ITMI20071140A1 - Processo per la realizzazione di un dispositivo di memoria integrato su un substrato semiconduttore e comprendente celle di memoria a nanocristalli e transistori cmos. - Google Patents

Processo per la realizzazione di un dispositivo di memoria integrato su un substrato semiconduttore e comprendente celle di memoria a nanocristalli e transistori cmos. Download PDF

Info

Publication number
ITMI20071140A1
ITMI20071140A1 IT001140A ITMI20071140A ITMI20071140A1 IT MI20071140 A1 ITMI20071140 A1 IT MI20071140A1 IT 001140 A IT001140 A IT 001140A IT MI20071140 A ITMI20071140 A IT MI20071140A IT MI20071140 A1 ITMI20071140 A1 IT MI20071140A1
Authority
IT
Italy
Prior art keywords
layer
phase
process according
nanocrystals
sub
Prior art date
Application number
IT001140A
Other languages
English (en)
Inventor
Alfonso Maurelli
Original Assignee
St Microelectronics Srl
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by St Microelectronics Srl filed Critical St Microelectronics Srl
Priority to IT001140A priority Critical patent/ITMI20071140A1/it
Priority to US12/129,014 priority patent/US7910978B2/en
Publication of ITMI20071140A1 publication Critical patent/ITMI20071140A1/it

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Ceramic Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Non-Volatile Memory (AREA)

Description

TITOLO
’rocesso per la realizzazione di un dispositivo di memoria integrato su un substrato semiconduttore e imprendente celle di memoria a nanocristalli e transistori CMOS.
Domanda di brevetto per invenzione industriale dal titolo:
"Processo per la realizzazione di un dispositivo di memoria integrato su un substrato semiconduttore e comprendente celle di memoria a nanocristalli e transistori CMOS"
DESCRIZIONE
Campo di applicazione
La presente invenzione si riferisce ad un processo per la realizzazione di un dispositivo di memoria integrato su un substrato semiconduttore e comprendente celle di memoria a nanocristalli e transistori CMOS.
Più specificatamente l’invenzione si riferisce ad un processo che comprende almeno:
una prima fase atta a realizzare superiormente ad un substrato semiconduttore un primo strato di dielettrico;
- una seconda fase atta a realizzare superiormente a detto primo strato di dielettrico uno strato di nanocristalli comprendente una pluralità di nanocristalli;
- una terza fase atta a realizzare superiormente a detto strato di nanocristalli un secondo strato di dielettrico;
- una quarta fase di mascheratura ed attacco atta a rimuovere il secondo strato di dielettrico, lo strato di nanocristalli e il primo strato di dielettrico per formare sul substrato semiconduttore un’area di memoria a nanocristalli ed un’area di circuiteria di detto dispositivo di memoria; e
- una quinta fase di ossidazione atta a formare sull’area di circuiteria almeno un ossido di gate per almeno uno dei transistori CMOS di detto dispositivo di memoria.
La presente invenzione si riferisce altresì ad un dispositivo di memoria integrato su semiconduttore e comprendente celle di memoria a nanocristalli e transistori CMOS.
Arte nota
Come ben noto, i dispositivi semiconduttori sono stati caratterizzati, negli ultimi anni, da un fenomeno di continue riduzioni delle loro dimensioni complessive affiancato dalla richiesta di un continuo aumento della densità di integrazione delle strutture elementari a transistore comprese in tali dispositivi.
Attualmente, si ha l’esigenza di realizzare dispositivi di memoria su semiconduttori aventi dimensioni submicrometriche integrando celle di memoria non volatile, ad esempio celle a gate flottante, con una circuiteria comprendente strutture elementari a transistore di tipo CMOS.
Tuttavia, mentre strutture elementari a transistore di tipo CMOS completamente submicrometriche sono oggi una realtà già presente nel mercato, è ancora sentita la necessità di progettare opportunamente celle di memoria a dimensioni ridotte.
Una tradizionale cella di memoria a gate flottante è schematicamente rappresentata in figura 1 ed indicata complessivamente con 1. Nel concetto tradizionale, la cella di memoria 1 , chiamata anche a doppio poly, è formata al di sopra di un substrato di silicio 2 e prevede la sovrapposizione, su un primo strato di dielettrico che per convenzione e similitudine con celle di memoria analoghe è chiamato anche strato tunnel, di due strati di polisilicio 3 e 5, intervallati da un ulteriore strato di dielettrico 4.
In particolare, in una tale cella di memoria 1 a doppio poly, il primo strato di polisilicio 3 definisce una gate flottante della cella e, durante il funzionamento, consente di immagazzinare cariche elettriche atte a definire lo stato della cella di memoria 1, in particolare uno stato logico Θ o 1.
Durante il processo di integrazione con transistori CMOS submicrometrici, le celle di memoria 1 a doppio poly presentano tuttavia alcuni inconvenienti.
Da un lato l’esigenza di creare celle di memoria a dimensioni submicrometriche si scontra con le dimensioni attuali delle celle di memoria a doppio poly che hanno raggiunto i loro minimi fisici pur rimanendo troppo elevate per applicazioni submicrometriche.
Dall’altro lato è fortemente sentita l’esigenza di integrare i processi realizzativi attuali delle celle di memoria con i processi realizzativi dei transistori CMOS submicrometrici.
Una soluzione nota atta a ridurre le dimensioni delle celle di memoria è rappresentata dall’introduzione nella cella stessa di nanocristalli a realizzare una cella di memoria cosiddetta a nanocristalli.
In particolare, in tali celle di memoria a nanocristalli, i nanocristalli immagazzinano cariche elettriche analogamente alla gate flottante delle celle di memoria a doppio poly. Le celle di memoria a nanocristalli sostituiscono quindi uno degli strati di polisilicio con uno strato comprendente una pluralità di nanocristalli.
Una soluzione nota per realizzare celle di memoria a nanocristalli è descritta ad esempio nella domanda di brevetto statunitense No. US 2004/0232478, dove si descrive come, superiormente ad un substrato, sono realizzati un primo ed un secondo strato di ossido di silicio, ciascuno contenente una pluralità di nanocristalli, tali strati di ossido essendo intervallati da uno strato di dielettrico intermedio, quale ad esempio uno strato di nitruro.
Realizzazioni siffatte di celle di memoria, pur soddisfacendo all’esigenza di ridurre le dimensioni fisiche delle celle di memoria, presentano alcuni inconvenienti.
In particolare, lo strato di nitruro presente nelle celle di memoria siffatte per le specifiche caratteristiche fisiche, può agire a sua volta come una trappola di cariche elettriche, divenendo esso stesso una ulteriore iloating gate per la cella di memoria.
Inoltre, durante il processo di integrazione con transistori CMOS submicrometrici, le ossidazioni successive alla deposizione del nitruro possono, in alcune implementazioni, alterare lo spessore dello strato di nitruro, che, non essendo controllabile con precisione, potrebbe essere fonte di errore durante il funzionamento del dispositivo di memoria così ottenuto. In particolare, lo strato di nitruro potrebbe generare errori sia durante rimmagazzinamento delle cariche elettriche nelle celle di memoria, in fase di programmazione delle celle stesse, sia durante la lettura delle cariche contenute e quindi dell’effettivo stato di tali celle.
Ulteriori soluzioni di celle di memoria a nanocristalli sono state proposte ed illustrate ad esempio nel brevetto statunitense No. US 5,714,766 e nel brevetto statunitense No. US 6,784,103. In tali documenti viene descritto come i nanocristalli sono inglobati in uno strato semiconduttore realizzato tra due strati di ossido ad esempio ossido di silicio.
Una ulteriore cella di memoria a nanocristalli è illustrata nella domanda di brevetto statunitense No. US 2006/0046384 e comprende una pluralità di nanocristalli inglobati in uno strato dielettrico atto a definire una gate di controllo, superiormente ad uno strato dielettrico di tunnel.
Le celle di memoria a nanocristalli così realizzate, pur consentendo di ridurre le dimensioni delle celle di memoria evitando nel contempo la presenza di uno strato di nitruro, presentano tuttavia alcuni inconvenienti durante i processi di integrazione con transistori CMOS per realizzare dispositivi di memoria chiamati anche ad alta complessità.
In particolare, in tali dispositivi di memoria ad alta complessità, le celle di memoria a nanocristalli sono integrate con transistori CMOS ultra submicrometrici.
Come ben noto ai tecnici del settore, i relativi processi di integrazione prevedono di differenziare gli ossidi di gate dei transistori CMOS submicrometrici sottoponendo il substrato a ripetuti trattamenti termici a temperature elevate, impiegando ad esempio la tecnica In Situ Steam Generation, nota anche con l’acronimo ISSG.
Purtroppo, eventuali nanocristalli presenti nelle celle di memoria, quando esposti a temperature elevate, tendono a disporsi in maniera casuale e a addensarsi in maniera anomala e questo comporta irregolarità ed anomalie che inficiano le caratteristiche tecniche delle celle di memoria a nanocristalli così ottenute, deteriorando<'>conseguentemente le prestazioni del dispositivo di memoria nel suo complesso.
Il brevetto statunitense No. US 6,958,265 propone di realizzare dispositivi a semiconduttore con celle di memoria a nanocristalli impiegando superiormente ai nanocristalli uno strato barriera ossidante posto per inibire l’ossidazione dei nanocristalli durante il processo di integrazione del dispositivo, in particolare durante i trattamenti termici impiegati per la realizzazione degli ossidi di gate.
Tuttavia tale procedimento prevede di realizzare mediante una specifica fase di ossidazione a vapore ossidi di gate spessi per i transistori CMOS contenuti nel dispositivo ed ossidare parzialmente un corrispondente strato barriera. E’ quindi necessario prevedere una fase finale di rimozione di tale strato barriera.
Il problema tecnico che sta alla base della presente invenzione è quello di escogitare un processo per la realizzazione di un dispositivo di memoria integrato su semiconduttore che consenta in modo semplice ed ottimale di integrare celle di memoria a nanocristalli con transistori CMOS di tipo submicrometrico in modo da superare le limitazioni e gli inconvenienti che tuttora affliggono i dispositivi realizzati secondo la tecnica nota.
Sommario dell' invenzione
L’idea di soluzione che sta alla base della presente invenzione è quella di utilizzare un opportuno strato protettivo che consente di riparare i nanocristalli delle celle di memoria durante diverse fasi del processo di realizzazione del dispositivo di memoria, in particolare durante i trattamenti termici che intervengono nella realizzazione dei transistori CMOS contenuti in tale dispositivo, non essendo tuttavia richiesta una eliminazione di tale strato alla fine del processo produttivo.
Sulla base di tale idea di soluzione il problema tecnico è risolto da un processo per la realizzazione di un dispositivo integrato su semiconduttore e comprendente celle di memoria a nanocristalli e transistori CMOS submicrometrici. In particolare, tale processo comprende almeno:
- una prima fase atta a realizzare, superiormente a detto substrato, un primo strato di dielettrico;
- una seconda fase atta a realizzare, superiormente a detto primo strato di dielettrico, uno strato di nanocristalli comprendente una pluralità di nanocristalli;
- una terza fase atta a realizzare, superiormente a detto strato di nanocristalli, un secondo strato di dielettrico;
- una quarta fase di mascheratura ed attacco atta a rimuovere detto secondo strato di dielettrico, detto strato di nanocristalli e detto primo strato di dielettrico per definire, su detto substrato, un’area di memoria a nanocristalli, un’area di circuiteria; e
- una quinta fase di ossidazione atta a formare su detta area di circuiteria almeno un ossido di gate per almeno uno di detti transistori CMOS;
ed essendo caratterizzato dal fatto che detta terza fase comprende almeno una fase di deposizione controllata atta a definire almeno uno strato di nitruro avente imo spessore iniziale, detto spessore iniziale essendo tale da consentire una conversione completa di detto strato di nitruro in uno strato di ossido alla fine di detta quinta fase di ossidazione a formare detto secondo strato di dielettrico.
Le caratteristiche ed i vantaggi del processo di realizzazione di un dispositivo di memoria realizzato secondo l'invenzione risulteranno dalla descrizione, fatta qui di seguito, di un. suo esempio di realizzazione dato a titolo indicativo e non limitativo con riferimento ai disegni allegati.
Breve descrizione dei disegni
In tali disegni:
la Figura 1 mostra schematicamente una sezione di una cella di memoria di tipo noto;
la Figura 2 mostra schematicamente una sezione di una cella di memoria a nanocristalli realizzata secondo la presente invenzione;
le Figure 3-8 mostrano un dispositivo di memoria integrato su semiconduttore secondo la presente invenzione in differenti fasi del suo processo di realizzazione.
Descrizione dettagliata
Con riferimento a tali figure, ed in particolare all’esempio di figura 8, è mostrata schematicamente una vista in sezione ed in scala ingrandita di un dispositivo 200 di memoria integrato su semiconduttore .
Il dispositivo 200 di memoria comprende almeno una cella di memoria a nanocristalli 100, in un’area di memoria 105, ed una pluralità di transistori CMOS 120, 130, 140 che, realizzati in un’area di circuì teria 110, definiscono una circuiteria di comando e controllo per la cella di memoria a nanocristalli 100, come schematicamente illustrato in Figura 8.
Nella presente forma di realizzazione, il dispositivo 200 di memoria è realizzato in modo da garantire prestazioni di pura logica rispondenti a specifiche richieste ed in tal caso la circuiteria presenta transistori CMOS ottimizzati per tali prestazioni.
In particolare, nella presente forma di realizzazione, data a titolo indicativo e non limitativo, l’area di circuiteria 110, posta accanto all’area di memoria 105, presenta un primo transistore 120, un secondo transistore 130 ed un terzo transistore 140 che hanno rispettivamente tre diversi spessori di ossido di gate 150, 160, 170 ottimizzati per la realizzazione di diverse funzioni. Le considerazioni di seguito fatte sono ovviamente estendibili ad un numero qualsivoglia di celle di memoria a nanocristalli e di transistori di circuiteria presenti nel dispositivo di memoria, nonché a transistori aventi diverse conformazioni rispetto a quelle illustrate a titolo indicativo.
Le fasi di processo e le strutture descritte di seguito per la realizzazione del dispositivo 200 di memoria non formano un flusso completo di processo. La presente invenzione può essere messa in pratica insieme a tecniche di fabbricazione dei circuiti integrati,, attualmente usate nel settore; di seguito sono incluse solo quelle fasi del processo che sono necessarie per la comprensione della presente invenzione.
Inoltre, le figure che rappresentano viste schematiche di porzioni del dispositivo integrato durante la sua fabbricazione non sono disegnate in scala, ma sono invece disegnate in modo da enfatizzare le caratteristiche importanti dell’invenzione.
Con riferimento alle figure allegate ed in particolare alle figure 3-8, analizziamo qui di seguito le fasi del processo secondo l’invenzione che portano alla realizzazione del dispositivo 200 di memoria.
Seguendo alcune fasi standard di un processo per la realizzazione di un dispositivo di memoria, a partire da un substrato 20 semiconduttore si realizzano opportune regioni ed aree atte alla formazione di celle di memoria secondo le specifiche di progetto.
Tali fasi non verranno di seguito descritte, non essendo rilevanti per la presente invenzione.
Secondo la presente invenzione, il processo prevede, in particolare, una prima fase atta a realizzare, superiormente al substrato 20, un primo strato di dielettrico 30. Il primo strato di dielettrico 30, per convenzione e similitudine con celle di memoria analoghe, è chiamato anche strato tunnel.
In particolare, il primo strato di dielettrico o strato tunnel 30 è un ossido e la prima fase può prevedere una crescita dell’ossido o una sua deposizione.
Il processo prevede quindi una seconda fase atta a realizzare, superiormente allo strato tunnel 30, uno strato di nanocristalli 40 comprendente una pluralità di nanocristalli 45.
La realizzazione della pluralità di nanocristalli 45 può avvenire per deposizione secondo un qualunque metodo di tipo noto oppure per accrescimento secondo un processo tradizionale in forno o mediante un processo epitassiale .
Ulteriormente, il processo secondo la presente invenzione comprende una terza fase atta a realizzare, superiormente allo strato di nanocristalli 40, un secondo strato di dielettrico 50.
Secondo la presente forma di realizzazione, la terza fase del processo prevede una fase di deposizione di un sottile strato di ossido 51, superiormente allo strato di nanocristalli 40.
Vantaggiosamente, secondo la presente invenzione, la terza fase prevede inoltre almeno una fase di deposizione controllata atta a definire almeno uno strato di nitruro 52 avente uno spessore iniziale T.
In tal modo, secondo la presente invenzione, il secondo strato di dielettrico 50 comprende un sottile strato di ossido 51, evidenziato in figura 3, coperto dallo strato di nitruro 52.
Opportunamente, lo spessore iniziale T dello strato di nitruro 52 del secondo strato di dielettrico 50 è funzione dello spessore degli ossidi di gate 150, 160, 170, che verranno accresciuti in corrispondenza dell’area di circuiteria 110, come meglio sarà descritto in seguito.
Il processo, secondo la presente invenzione, prevede quindi una quarta fase di mascheratura ed attacco atta a rimuovere il secondo strato di dielettrico 50, lo strato di nanocristalli 40 e il primo strato di dielettrico 30 per formare sul substrato 20 l’area di memoria a nanocristalli 105, atta a comprendere le celle di memoria a nanocristalli 100, e l’area di circuiteria 110, atta a comprendere i transistori CMOS di comando e controllo, come evidenziato in figura 4.
Secondo la presente forma di realizzazione, il processo prevede quindi una quinta fase di ossidazione atta a formare, sull’area di circuiteria 110, almeno un ossido di gate 150, 160, 170 per almeno un corrispondente transistore CMOS.
In particolare, secondo la presente forma di realizzazione, la quinta fase di ossidazione prevede almeno una preliminare sottofase atta a realizzare un ossido di gate 150 preliminare, come evidenziato in figura 5, per il rispettivo primo transistore 120. Ancor più in particolare, il primo transistore 120 è un transistore del tipo High Voltage e l’ossido di gate 150 preliminare avrà un primo spessore DI elevato, ad esempio tale da permettere al primo transistore 120 di funzionare con tensioni elevate, in particolare pari a 10V.
Inoltre, la quinta fase di ossidazione prevede una prima sottofase atta a realizzare un primo ossido di gate 160 submicrometrico, come evidenziato in figura 6, per il secondo transistore 130. Il secondo transistore 130 ha un secondo ossido di gate 160 con un secondo spessore D2 inferiore al primo spessore DI, ad esempio tale da permettere al secondo transistore 130 di funzionare con tensioni di media intensità, ad esempio pari a 3,3 V.
Infine, la quinta fase di ossidazione prevede una seconda sottofase atta a realizzare un secondo ossido di gate 170 submicrometrico, come evidenziato in figura 7, per il terzo transistore 140.
Nella presente forma di realizzazione il terzo transistore 140 è del tipo Low Voltage ed il terzo ossido 170 ha un terzo spessore D3 inferiore al primo ed al secondo spessore, Di e D2, tale ad esempio da permettere al terzo transistore 140 di funzionare con tensioni di bassa intensità, in particolare pari a 1,2 V.
Naturalmente, a seconda delle specifiche di progetto del dispositivo 200 semiconduttore, gli spessori degli ossidi di gate avranno dimensioni diverse in funzione dei rispettivi transistori CMOS.
E’ opportuno notare che, vantaggiosamente, secondo la presente invenzione, durante la quinta fase di ossidazione lo strato di nitruro 52 protegge opportunamente i nanocristalli 45 presenti nello strato di nanocristalli 40, preservandone in particolare le dimensioni e le disposizioni; in tal modo lo strato di nitruro 52 diviene uno strato barriera o protettivo per i nanocristalli 45.
Opportunamente, infatti, un adeguato dimensionamento dello spessore iniziale T dello strato di nitruro 52 ed un adeguato utilizzo delle tecniche di ossidazioni in uso per la formazione degli ossidi di gate nell’area di circuiteria 110, consentono di ottenere alla fine della quinta fase di ossidazione, superiormente allo strato di nanocri stalli 40, uno strato di ossido 70.
Vantaggiosamente lo strato di nitruro 52 durante la quinta fase di ossidazione si converte completamente nello strato di ossido 70.
Opportunamente, quindi, alla fine della quinta fase di ossidazione, l’area di memoria 105 così ottenuta non presenta strati di nitruro essendo gli stessi completamente trasformati in ossido.
Secondo la presente forma di realizzazione, la preliminare sottofase comprende una operazione di ossidazione che prevede trattamenti termici prolungati in forni, atti a far crescere nell’area di circuiteria 1 10, utilizzando anche una opportuna maschera, l’ossido di gate 150 preliminare, avente un predefinito spessore, in particolare pari al primo spessore DI ed avente valore elevato, in particolare maggiore del secondo e del terzo spessore, D2 e D3.
L’operazione di ossidazione comporta trattamenti termici con l’impiego di forni di tipo noto.
Durante la preliminare sottofase, ossia durante tale operazione di ossidazione, lo strato di nitruro 52 rimane sostanzialmente integro ossia non è intaccato.
Inoltre, durante la preliminare sottofase della quinta fase di ossidazione, lo strato di nitruro 52 realizza una barriera di protezione per lo strato di nanocristalli 40 sottostante. In tal modo i nanocristalli 45 rimangono intatti sia nella loro disposizione sia nel loro spessore. Lo strato di nitruro 52 definisce quindi uno strato protettivo per i nanocristalli 45.
La prima sottofase e la seconda sottofase del procedimento secondo la presente forma di realizzazione prevedono di impiegare tecniche, quali ad esempio la tecnica In Situ Steam Generation nota anche con Tacronimo ISSG, che consentono la realizzazione di ossidi submicrometrici di alta qualità e di spessori ultra controllati, necessari per ottenere transistori CMOS submicrometrici.
Durante la prima e la seconda sottofase della quinta fase di ossidazione, lo strato di nitruro 52 è anch’esso ossidato. In particolare, come evidenziato in figura 6, alla fine della prima sottofase, una volta che il primo ossido di gate 160 è ottenuto, si ha una parziale trasformazione dello strato di nitruro 52 in una prima porzione 71 di ossido.
Vantaggiosamente, secondo la presente forma di realizzazione, successivamente alla prima sottofase, della quinta fase di ossidazione, lo strato di nitruro 52 comprende la prima porzione 71 trasformata in ossido, la quale presenta un primo spessore Tl, ed una seconda porzione 72 di nitruro la quale presenta un secondo spessore T2. In particolare, il primo spessore Tl ed il secondo spessore T2 hanno un valore che è funzione dello spessore del primo ossido di gate 160 submicrometrico, della tecnica utilizzata e del tempo impiegato per ottenere tale ossido submicrometrico.
Opportunamente, durante la prima sottofase della quinta fase di ossidazione lo strato di nitruro 52 definisce per i nanocristalli 45 lo strato barriera salvaguardando i nanocristalli 45 da eventuali inopportune modificazioni a seguito dei trattamenti termici utilizzati. Anche durante la prima sottofase della quinta fase di ossidazione i nanocristalli 45 rimarranno così immutati, sia per quanto riguarda la loro disposizione airinterno dello strato di nanocristalli 40, sia per quanto riguarda le loro dimensioni.
Vantaggiosamente, secondo la presente forma di realizzazione, durante la seconda sottofase della quinta fase di ossidazione, in particolare impiegando tecniche quali la tecnica ISSG per realizzare il terzo strato di ossido 170, la seconda porzione 72 di nitruro si trasforma completamente in ossido.
Opportunamente quindi, secondo la presente invenzione, lo strato di nitruro 52 di spessore iniziale T si trasforma completamente al termine della seconda sottofase della quinta fase di ossidazione in uno strato di ossido 70.
In tal modo, l’area di memoria 105 così ottenuta non presenta alla fine della quinta fase alcun strato di nitruro il quale, in altre parole, è mutato completamente in uno strato di ossido 70.
Durante tale seconda sottofase, i nanocristalli 45 sono opportunamente riparati dallo strato di nitruro e, in particolare, dalla seconda porzione 72 di nitruro, almeno fino alla completa trasformazione dello strato di nitruro 52 nello strato di ossido 70.
E’ bene notare che lo strato di ossido 70 così ottenuto può presentare uno spessore finale S diverso dallo spessore iniziale T dello strato di nitruro 52 originariamente realizzato.
Vantaggiosamente, secondo la presente invenzione, grazie alla fase di deposizione controllata, lo strato di nitruro 52 presenta un opportuno spessore iniziale T dimensionato in modo tale che, a seconda dei trattamenti impiegati e degli spessori di ossidi di gate dei transistori CMOS .-submicrometrici da ottenere, alla fine della quinta fase di ossidazione tutto lo strato di nitruro 52 sia trasformato, ossia convertito, in uno strato di ossido 70.
A questo punto è possibile continuare il processo con le usuali fasi le quali, in particolare come evidenziato in figura 8, prevedono una sesta fase atta a definire opportunamente un secondo strato di polisilicio per realizzare le gate di controllo della cella di memoria e dei transistori CMOS, nonché una settima fase atta a separare opportunamente e a definire almeno una cella di memoria 100 nell’area di memoria 105 nonché singoli transistori CMOS nell’area di circuiteria 110, secondo le specifiche di progetto, in particolare realizzando le gate di controllo della cella di memoria, indicata con 60, e dei transistori CMOS, indicate con 60A, 60B e 60C.
Nel caso in cui le specifiche di progetto per il dispositivo semiconduttore comportino una circuiteria di comando e controllo comprendente un numero diverso di transistori CMOS, mediante la fase di deposizione controllata è possibile effettuare una calibratura opportuna dello spessore iniziale T dello strato di nitruro 52, consentendo di garantire una completa trasformazione dello strato di nitruro 52 nello strato di ossido 70 alla fine delia quinta fase di ossidazione.
In particolare quindi, secondo la presente invenzione, la quinta fase di ossidazione comprende almeno una sottofase finale attuata mediante tecnologia opportuna (ISSG, per esempio) che consente la formazione di un ossido di gate submicrometrico di un rispettivo transistore CMOS submicrometrico, e contemporaneamente consente di trasformare uno strato di nitruro 52 presente nelle celle di memoria a nanocristalli in uno strato di ossido 70.
Vantaggio principale della presente invenzione è quello di ottenere un procedimento semplice ed ottimale che consente di realizzare dispositivi di memoria a nanocristalli affidabili e precisi integrando celle di memoria a nanocristalli con transistori CMOS submicrometrici.
Altro notevole vantaggio del processo secondo la presente invenzione è che mediante una semplice taratura dello spessore iniziale T dello strato di nitruro 52 presente nell’area di memoria a nanocristalli è possibile salvaguardare le dimensioni e la densità dei nanocristalli 45 dai trattamenti termici durante le fasi di ossidazione, in particolare di tipo ISSG, per la realizzazione degli ossidi di gate dei transistori CMOS nell’area di circuiteria.
Un ulteriore vantaggio della presente invenzione è legato al fatto che il processo non richiede fasi aggiuntive rispetto ai processi di tipo noto.

Claims (16)

  1. RIVENDICAZIONI 1. Processo per la realizzazione di un dispositivo di memoria (200) integrato su un substrato semiconduttore (20) e comprendente almeno una cella di memoria a nanocristalli (100) e transistori CMOS (120, 130, 140), il processo comprendendo almeno: - una prima fase atta a realizzare, superiormente a detto substrato (20), un primo strato di dielettrico (30); - una seconda fase atta a realizzare, superiormente a detto primo strato di dielettrico (30), uno strato di nanocristalli (40) comprendente una pluralità di nanocristalli (45); - una terza fase atta a realizzare, superiormente a detto strato di nanocristalli (40), un secondo strato di dielettrico (50); - una quarta fase di mascheratura ed attacco atta a rimuovere detto secondo strato di dielettrico (50), detto strato di nanocristalli (40) e detto primo strato di dielettrico (30) per definire su detto substrato (20) un’area di memoria a nanocristalli (105) ed un’area di circuiteria (HO); e - una quinta fase di ossidazione atta a formare su detta area di circuiteria (110) almeno un ossido di gate (150, 160, 170) per almeno uno di detti transistori CMOS (120, 130,140); ed essendo caratterizzato dal fatto che detta terza fase comprende almeno una fase di deposizione controllata atta a definire almeno uno strato di nitruro (52) avente uno spessore iniziale (T), detto spessore iniziale (T) essendo tale da consentire una trasformazione completa di detto strato di nitruro (52) in uno strato di ossido (70) alla fine di detta quinta fase di ossidazione a formare detto secondo strato di dielettrico (50).
  2. 2. Processo secondo la rivendicazione 1 caratterizzato dal fatto che detta quinta fase di ossidazione comprende almeno una prima sottofase atta a realizzare in detta area di circuiteria (110) almeno un primo ossido di gate (160) submicrometrico e che dopo detta almeno una prima sottofase detto strato di nitruro (52) presenta almeno una prima porzione (71) trasformata in ossido.
  3. 3. Processo secondo la rivendicazione 2 caratterizzato dal fatto che detta quinta fase di ossidazione comprende una seconda sottofase atta a realizzare in detta area di circuiteria (110) un secondo ossido di gate (170) submicrometrico e che dopo detta seconda sottofase detto strato di nitruro (52) è completamente trasformato in detto strato di ossido (70).
  4. 4. Processo secondo la rivendicazione 3 caratterizzato dal fatto che detta quinta fase di ossidazione comprende almeno una preliminare sottofase atta a realizzare in detta area di circuiteria (110) un ossido di gate (150) preliminare e che dopo detta almeno una preliminare sottofase detto strato di nitruro (52) presenta detto spessore iniziale (T).
  5. 5. Processo secondo una qualsiasi delle rivendicazioni precedenti, caratterizzato dal fatto che detta terza fase comprende, preliminarmente a detta almeno una fase di deposizione controllata, una fase di deposizione di un sottile strato di ossido (51).
  6. 6. Processo secondo una qualsiasi delle rivendicazioni precedenti, caratterizzato dal fatto che detta prima fase comprende una fase di crescita di uno strato di ossido a definire detto primo strato di dielettrico (30).
  7. 7. Processo secondo una qualsiasi delle rivendicazioni da 1 a 5, caratterizzato dal fatto che detta prima fase comprende una fase di deposizione di uno strato di ossido a definire detto primo strato di dielettrico (30).
  8. 8. Processo secondo una qualsiasi delle rivendicazioni precedenti, caratterizzato dal fatto che detta seconda fase comprende una fase di crescita in forno di detto strato di nanocristalli (40).
  9. 9. Processo secondo una qualsiasi delle rivendicazioni precedenti, caratterizzato dal fatto che detta seconda fase comprende una fase di crescita epitassiale per la realizzazione di detto strato di nanocristalli (40).
  10. 10. Processo secondo una qualsiasi delle rivendicazioni precedenti, caratterizzato dal fatto che detta seconda fase comprende una fase di deposizione di detto strato di nanocristalli (40).
  11. 11 . Processo secondo una qualsiasi delle rivendicazioni precedenti, caratterizzato dal fatto che detta fase di deposizione controllata di detta terza fase realizza un secondo strato di dielettrico (50) avente uno spessore iniziale (T) che è funzione dello spessore di detti ossidi di gate (150, 160, 170) di detti transistori CMOS (120, 130, 140) in detta area di circuì teria (110).
  12. 12. Processo secondo una qualsiasi delle rivendicazioni presedenti, caratterizzato dal fatto che detta quinta fase di ossidazione realizza almeno uno ossido di gate (160, 170) submicrometrico impiegando una tecnica ISSG e che detto spessore iniziale (T) di detto strato di nitruro (52) è funzione di detto ossido di gate (160, 170) submicrometrico .
  13. 13. Processo secondo una qualsiasi delle rivendicazioni precedenti, caratterizzato dal fatto che, all'interno della detta quinta fase di ossidazione, detta prima sottofase impiega una tecnica ISSG.
  14. 14. Processo secondo una qualsiasi delle rivendicazioni precedenti, caratterizzato dal fatto che, all'interno della detta quinta fase di ossidazione, detta seconda sottofase impiega una tecnica ISSG.
  15. 15, Processo secondo una qualsiasi delle rivendicazioni precedenti, caratterizzato dal fatto di comprendere ulteriormente una sesta fase atta a definire opportunamente un secondo strato di polisilicio per realizzare le gate di controllo di detta almeno una cella di memoria (100) e di detti transistori CMOS (120, 130, 140), nonché una settima fase atta a separare opportunamente e a definire detta almeno una cella di memoria (100) in detta area di memoria (105) nonché detti singoli transistori CMOS (120, 130, 140) in detta area di circuiteria (110), in particolare realizzando rispettive gate di controllo (60, 60A, 60B, 60C).
  16. 16. Dispositivo (200) di memoria integrato su un substrato semiconduttore (20) caratterizzato dal fatto di essere realizzato mediante uno o più delle rivendicazioni precedenti.
IT001140A 2007-06-04 2007-06-04 Processo per la realizzazione di un dispositivo di memoria integrato su un substrato semiconduttore e comprendente celle di memoria a nanocristalli e transistori cmos. ITMI20071140A1 (it)

Priority Applications (2)

Application Number Priority Date Filing Date Title
IT001140A ITMI20071140A1 (it) 2007-06-04 2007-06-04 Processo per la realizzazione di un dispositivo di memoria integrato su un substrato semiconduttore e comprendente celle di memoria a nanocristalli e transistori cmos.
US12/129,014 US7910978B2 (en) 2007-06-04 2008-05-29 Process for manufacturing a memory device integrated on a semiconductor substrate and comprising nanocrystal memory cells and CMOS transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
IT001140A ITMI20071140A1 (it) 2007-06-04 2007-06-04 Processo per la realizzazione di un dispositivo di memoria integrato su un substrato semiconduttore e comprendente celle di memoria a nanocristalli e transistori cmos.

Publications (1)

Publication Number Publication Date
ITMI20071140A1 true ITMI20071140A1 (it) 2008-12-05

Family

ID=40087145

Family Applications (1)

Application Number Title Priority Date Filing Date
IT001140A ITMI20071140A1 (it) 2007-06-04 2007-06-04 Processo per la realizzazione di un dispositivo di memoria integrato su un substrato semiconduttore e comprendente celle di memoria a nanocristalli e transistori cmos.

Country Status (2)

Country Link
US (1) US7910978B2 (it)
IT (1) ITMI20071140A1 (it)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7871886B2 (en) * 2008-12-19 2011-01-18 Freescale Semiconductor, Inc. Nanocrystal memory with differential energy bands and method of formation
US10622449B2 (en) 2012-04-05 2020-04-14 X-Fab Semiconductor Foundries Gmbh Method of fabricating a tunnel oxide layer and a tunnel oxide layer for a semiconductor device
US9627213B2 (en) 2012-04-05 2017-04-18 X-Fab Semiconductor Foundries Ag Method of fabricating a tunnel oxide layer and a tunnel oxide layer for a semiconductor device
US8994006B2 (en) 2012-10-02 2015-03-31 International Business Machines Corporation Non-volatile memory device employing semiconductor nanoparticles
US20160049303A1 (en) * 2014-08-12 2016-02-18 Freescale Semiconductor, Inc. Method for forming a memory structure having nanocrystals
US9929007B2 (en) * 2014-12-26 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. e-Flash Si dot nitrogen passivation for trap reduction

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5576573A (en) * 1995-05-31 1996-11-19 United Microelectronics Corporation Stacked CVD oxide architecture multi-state memory cell for mask read-only memories
US5714766A (en) * 1995-09-29 1998-02-03 International Business Machines Corporation Nano-structure memory device
US7012297B2 (en) * 2001-08-30 2006-03-14 Micron Technology, Inc. Scalable flash/NV structures and devices with extended endurance
KR100973282B1 (ko) * 2003-05-20 2010-07-30 삼성전자주식회사 나노 결정층을 구비하는 소노스 메모리 장치
US6784103B1 (en) * 2003-05-21 2004-08-31 Freescale Semiconductor, Inc. Method of formation of nanocrystals on a semiconductor structure
US6958265B2 (en) * 2003-09-16 2005-10-25 Freescale Semiconductor, Inc. Semiconductor device with nanoclusters
KR100615093B1 (ko) * 2004-08-24 2006-08-22 삼성전자주식회사 나노크리스탈을 갖는 비휘발성 메모리 소자의 제조방법

Also Published As

Publication number Publication date
US20080296658A1 (en) 2008-12-04
US7910978B2 (en) 2011-03-22

Similar Documents

Publication Publication Date Title
ITMI20071140A1 (it) Processo per la realizzazione di un dispositivo di memoria integrato su un substrato semiconduttore e comprendente celle di memoria a nanocristalli e transistori cmos.
KR101904413B1 (ko) 스페이서 이중 패턴화를 위한 자기 정렬 낸드 플래시 선택 게이트 워드라인
TWI517297B (zh) 具有多晶矽層間電荷捕捉結構之浮動閘極記憶體裝置
KR101402131B1 (ko) 수직 채널 메모리, 이의 제조 방법 및 이를 이용하는 구동방법
CN1842909B (zh) 具有纳米簇的半导体器件
US6025228A (en) Method of fabricating an oxynitride-capped high dielectric constant interpolysilicon dielectric structure for a low voltage non-volatile memory
JP2010147464A (ja) シングルゲート構造の半導体メモリー素子
US20060038220A1 (en) Semiconductor memory device comprising memory cells with floating gate electrode and method of production
CN110391240A (zh) 存储器元件及其制造方法
US20080001209A1 (en) Non-volatile memory device and method of manufacturing the non-volatile memory device
JP5044443B2 (ja) 半導体装置およびその製造方法
KR100785015B1 (ko) 실리콘 나노 결정을 플로팅 게이트로 구비하는 비휘발성메모리 소자 및 그 제조방법
JP2006245589A (ja) 物性変換層を利用したトランジスタと、その動作及び製造方法
KR20070119944A (ko) 실리콘 나노 결정 형성 방법 및 이 방법이 적용된 메모리소자의 제조 방법
US20050184331A1 (en) Space process to prevent the reverse tunneling in split gate flash
CN105449002B (zh) 改进的双掺杂浮栅晶体管
JPS61216482A (ja) 不揮発性半導体記憶装置
US6066875A (en) Method of fabricating split-gate source side injection flash EEPROM array
WO2017100745A1 (en) Method of forming a polysilicon sidewall oxide spacer in a memory cell
CN100452356C (zh) 非挥发性存储器及其制造方法与操作方法
CN105655337B (zh) 存储元件及其操作方法
KR100665835B1 (ko) 스플리트 게이트형 플래시 메모리 소자 제조방법
KR100635199B1 (ko) 플래쉬 메모리 소자 및 그의 제조방법
ITMI982334A1 (it) Cella di memoria di tipo eeprom con soglia regolata mediante impianto e procedimeento per la sua fabbricazione.
US6887756B2 (en) Method of forming flash memory with protruded floating gate