JP2006210555A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2006210555A
JP2006210555A JP2005019293A JP2005019293A JP2006210555A JP 2006210555 A JP2006210555 A JP 2006210555A JP 2005019293 A JP2005019293 A JP 2005019293A JP 2005019293 A JP2005019293 A JP 2005019293A JP 2006210555 A JP2006210555 A JP 2006210555A
Authority
JP
Japan
Prior art keywords
gate electrode
gate
insulating film
semiconductor device
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005019293A
Other languages
English (en)
Other versions
JP4473741B2 (ja
JP2006210555A5 (ja
Inventor
Atsuhiro Kinoshita
下 敦 寛 木
Yoshinori Tsuchiya
屋 義 規 土
Junji Koga
賀 淳 二 古
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2005019293A priority Critical patent/JP4473741B2/ja
Priority to US11/211,746 priority patent/US20060163662A1/en
Priority to CNB2006100066428A priority patent/CN100448008C/zh
Publication of JP2006210555A publication Critical patent/JP2006210555A/ja
Priority to US12/193,668 priority patent/US20080308877A1/en
Publication of JP2006210555A5 publication Critical patent/JP2006210555A5/ja
Priority to US12/618,402 priority patent/US8357580B2/en
Application granted granted Critical
Publication of JP4473741B2 publication Critical patent/JP4473741B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28105—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor next to the insulator having a lateral composition or doping variation, or being formed laterally by more than one deposition step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H01L21/32155—Doping polycristalline - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66651—Lateral single gate silicon transistors with a single crystalline channel formed on the silicon substrate after insulating device isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】 異なるゲート長またはゲート幅を有し、フルシリサイド化されたゲート電極を備えた半導体装置を提供する。
【解決手段】 半導体装置１００は、半導体基板５と、半導体基板上に形成された第１のゲート絶縁膜５１と、半導体基板上に形成された第２のゲート絶縁膜５２と、第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極１１と、第２のゲート絶縁膜上に形成され、フルシリサイド化された第２のゲート電極１２であって、半導体基板の表面を占める面積が第１のゲート電極よりも大きく、なおかつ、第１のゲート電極よりも厚みが薄い第２のゲート電極１２とを備えている。
【選択図】 図１

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
ＣＭＩＳデバイスを高性能化するために、素子の微細化が進んでいる。素子の微細化に伴い、ゲート酸化膜が薄膜化されている。ゲート電極がポリシリコンからなる場合、ゲート酸化膜の薄膜化により、ゲート電極がスイッチング時に空乏化する問題が生じる。ゲート酸化膜が１ｎｍを下回ると、ゲート酸化膜の容量に対してゲート電極の空乏化容量は３０％に達してしまう。
この問題に対処するために、ポリシリコンからなるゲート電極に代えて、金属からなるゲート電極を用いる技術が提案されている。例えば、ゲート電極を完全にシリサイド化するＦＵＳＩ（Fully-Silicide Gate）技術がある（非特許文献１）。
しかし、様々なゲート長またはゲート幅を有するゲート電極が同一の半導体基板上に設けられている場合、総てのゲート電極をフルシリサイド化することは困難であることが知られている(非特許文献２)。ゲート長またはゲート幅の小さいゲート電極は、逆細線効果によりフルシリサイド化しやすいが、逆に、ゲート長またはゲート幅の大きいゲート電極は、フルシリサイド化し難いという傾向がある。特に、ニッケルは、ゲート電極とサイドウォールとの界面での拡散係数が速いので、ニッケルシリサイドを形成する際に、逆細線効果が顕著に生じる。フルシリサイド化されたゲート電極およびフルシリサイド化されていないゲート電極が同一チップ上にあると、半導体装置の動作がばらつくという問題が生じる。
各ゲート電極に適合したシリサイド工程を繰り返すことによって、ゲート長またはゲート幅の異なるゲート電極をフルシリサイド化することは可能である。しかし、このような手法は、製造プロセスを煩雑化し、製造期間を長期化させる。その結果、半導体装置がコスト高になる。
M. Kakumu et al., VLSI Tech. Dig. (1984), p. 30 J. Kedzierski et al., IEDM Tech. Dig. (2003))
そこで、異なるゲート長またはゲート幅を有するゲート電極をフルシリサイド化した半導体装置を提供する。さらに、ゲート長またはゲート幅に依存することなく、ゲート電極を簡単にフルシリサイド化する半導体装置の製造方法を提供する。
本発明に係る実施形態に従った半導体装置は、半導体基板と、前記半導体基板上に形成された第１のゲート絶縁膜と、前記半導体基板上に形成された第２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極と、前記第２のゲート絶縁膜上に形成され、フルシリサイド化された第２のゲート電極であって、ゲート長またはゲート幅が前記第１のゲート電極よりも大きく、なおかつ、厚みが前記第１のゲート電極よりも薄い第２のゲート電極とを備えている。
本発明に係る他の実施形態に従った半導体装置は、半導体基板と、前記半導体基板上に形成された第１のゲート絶縁膜と、前記半導体基板上に形成された第２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極と、前記第２のゲート絶縁膜上に形成された複数のサブゲート電極を含み、ゲート長またはゲート幅が前記第１のゲート電極よりも大きい第２のゲート電極とを備え、前記複数のサブゲート電極がフルシリサイド化されている。
本発明に係るさらに他の実施形態に従った半導体装置は、半導体基板と、前記半導体基板上に形成された第１のゲート絶縁膜と、前記半導体基板上に形成された第２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極と、前記第２のゲート絶縁膜上に形成され、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きく、フルシリサイド化された第２のゲート電極と、前記第２のゲート電極内に含まれた粒子とを備えている。
本発明に係る実施形態に従った半導体装置の製造方法は、第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第２の表面領域上に半導体領域をエピタキシャル成長させ、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、並びに、前記第２のゲート絶縁膜上に、前記第１のゲート電極と高さが等しく前記第１のゲート電極よりも幅が広い第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備する。
本発明に係る他の実施形態に従った半導体装置の製造方法は、第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第１の表面領域をエッチングし、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、並びに、前記第２のゲート絶縁膜上に、前記第１のゲート電極と高さが等しく前記第１のゲート電極よりも幅が広い第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極の両側に形成されたソース・ドレイン拡散層またはシリサイド電極を層間絶縁膜で被覆し、
前記層間絶縁膜を研磨することによって前記第１のゲート電極の上面および前記第２のゲート電極の上面を露出させ、
前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備している。
本発明に係る他の実施形態に従った半導体装置の製造方法は、第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１および第２のゲート絶縁膜上にゲート電極材料を堆積し、
前記第１のゲート絶縁膜上のゲート電極材料をエッチングして第１のゲート電極を形成するとともに、前記第２のゲート絶縁膜上のゲート電極材料をエッチングして、前記第２のゲート絶縁膜上に並列する複数のサブゲート電極を含み、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きい第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備する。
本発明に係るさらに他の実施形態に従った半導体装置の製造方法は、第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１および第２のゲート絶縁膜上にゲート電極材料を堆積し、
前記第２のゲート絶縁膜上の前記ゲート電極材料に酸素を注入し、
前記ゲート電極材料を熱処理することによって、前記第２のゲート絶縁膜上の前記ゲート電極材料内に粒子を形成し、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、並びに、前記第２のゲート絶縁膜上に前記第１のゲート電極よりも幅が広い第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備する。
本発明による半導体装置は、異なるゲート長またはゲート幅を有しかつフルシリサイド化されたゲート電極を備えている。
本発明による半導体装置の製造方法は、ゲート長またはゲート幅に依存することなく、ゲート電極を簡単にフルシリサイド化することができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、ｐ型半導体の構成要素をｎ型半導体に代え、かつ、ｎ型半導体の構成要素をｐ型半導体に代えてもよい。
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った半導体装置１００の断面図である。図では、互いにゲート長の異なる２つのＭＩＳトランジスタ１０１および１０２が示されている。ＭＩＳトランジスタ１０１および１０２のゲート幅は等しいものとする。また、ＭＩＳトランジスタ１０１および１０２は、ｐ型トランジスタまたはｎ型トランジスタのいずれでもよい。第１の実施形態では、ゲート電極の厚みを制御することによって、ゲート長の異なる複数のゲート電極をフルシリサイド化する。
半導体装置１００は、半導体基板５と、ソース・ドレインシリサイド層１０と、ＳＴＩ（Shallow Trench Isolation）２０と、サイドウォール３０と、ソース・ドレイン拡散層４０と、第１のゲート絶縁膜５１と、第２のゲート絶縁膜５２と、第１のゲート電極１１と、第２のゲート電極１２とを備えている。
ＳＴＩ２０は、トランジスタ１０１とトランジスタ１０２との間を素子分離している。第１のゲート絶縁膜５１および第２のゲート絶縁膜５２は、半導体基板５の表面上に形成されている。第１のゲート電極１１は、第１のゲート絶縁膜５１上に形成されている。第２のゲート電極１２は、第２のゲート絶縁膜５２上に形成されている。
第２のゲート電極１２のゲート長は第１のゲート電極１１のゲート長よりも長く、かつ、第２のゲート電極１２のゲート幅は第１のゲート電極１１のゲート幅と等しい。従って、半導体基板５の表面上方から見た場合に、第２のゲート電極１２の表面積は、第１のゲート電極１１の表面積よりも大きい。換言すると、第２のゲート電極１２が半導体基板５の表面を占める面積は、第１のゲート電極１１のそれよりも大きい。また、第１のゲート電極１１の厚みは、第２のゲート電極１２の厚みよりも厚い。これは、第１のゲート電極１１の抵抗が第２のゲート電極１２の抵抗よりも著しく高くなることを防止するためである。
半導体基板５は、例えば、p型シリコン基板である。第１および第２のゲート絶縁膜５１および５２の膜厚は、例えば、２ｎｍ以下であることが好ましい。第１および第２のゲート絶縁膜５１および５２は、例えば、シリコン酸化膜でよい。第１および第２のゲート絶縁膜５１および５２は、シリコン酸化膜よりも誘電率が高い高誘電体絶縁膜でもよい。第１および第２のゲート絶縁膜５１および５２は、例えば、Ｓｉ３Ｎ４，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，Ｌａ２Ｏ５，ＣｅＯ２，ＺｒＯ２，ＨｆＯ２，ＳｒＴｉＯ３，Ｐｒ２Ｏ３等のいずれかでもよい。第１および第２のゲート絶縁膜５１および５２は、ＺｒシリケートやＨｆシリケートのようにシリコン酸化物に金属イオンを混合させた材料でもよく、これらの材料を組み合わせたものでもよい。第１および第２のゲート絶縁膜５１および５２は、ＨｆＳｉＯＮのように高誘電体絶縁膜に窒素を混合させた材料でもよい。高誘電体絶縁膜に窒素を混合させることにより、ゲート絶縁膜の耐熱性が向上するので、ゲート電極構造の製造が容易となる。
ゲート電極１１および１２は、例えば、ニッケルシリサイドからなる。第１のゲート電極１１のゲート長は約３０ｎｍであり、第２のゲート電極１２のゲート長は約１００ｎｍである。第１のゲート電極１１の膜厚（高さ）は、約５０ｎｍであり、第２のゲート電極１２の膜厚（高さ）は、約２０ｎｍである。
逆細線効果は、ゲート長が５０ｎｍ以下の場合に生じることが報告されている。従って、第１のゲート電極のゲート長は５０ｎｍよりも短く、第２のゲート電極のゲート長は５０ｎｍよりも長ければよい。
ソース・ドレイン層４０は、第１および第２のゲート電極１１および１２を挟むように形成されている。ソース・ドレイン層４０は、例えば、高濃度のｎ型半導体である。ニッケルシリサイド層１０は、ソース・ドレイン層４０の上部に形成されている。ニッケルシリサイド層１０は、ニッケルシリサイドからなり、ソース・ドレイン層４０とソース・ドレイン電極（図示せず）とを低抵抗で接続する。
サイドウォール３０は、第１のゲート電極１１および第２のゲート電極１２のそれぞれの側壁に隣接して形成されている。サイドウォール３０は、例えば、シリコン酸化膜またはシリコン窒化膜からなる。
このように、本実施形態による半導体装置１００は、互いに異なるゲート長を有しており、尚且つ、フルシリサイド化された複数のゲート電極を備えている。
図２から図５は、第１の実施形態に従った半導体装置１００の製造方法の流れを示す断面フロー図である。図２から図５を参照して、半導体装置１００の製造方法を説明する。
図２に示すように、第１の表面領域Ｒ１および第２の表面領域Ｒ２を有する半導体基板５を準備する。次に、素子分離領域にトレンチを形成し、そのトレンチにシリコン酸化膜を充填する。これによりＳＴＩ２０が形成される。次に、フォトリソグラフィ技術を用いて、第１の表面領域Ｒ１を、例えば窒化珪素からなるハードマスク材７２で被覆し、第２の表面領域Ｒ２のみを露出させる。次に、シリコン熱酸化膜およびポリシリコン膜を連続的に形成する。このとき、ポリシリコン膜の堆積膜厚は、約２０ｎｍである。続いて、フォトリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、第２のゲート絶縁膜５２および第２のゲート電極６２が形成される。このとき、スリミング技術を用いて第２のゲート電極６２を微細加工し、第２のゲート電極６２のゲート長を約１００ｎｍにする。その後、ハードマスク材７２を例えば熱燐酸などで除去する。
図３に示すように、次に、フォトリソグラフィ技術を用いて、第２の表面領域Ｒ２を、例えば窒化珪素からなるハードマスク材７１で被覆し、第１の表面領域Ｒ１のみを露出させる。続いて、第１のゲート絶縁膜５１および第１のゲート電極６１が、第２のゲート絶縁膜５２および第２のゲート電極６２と同様の工程を経て形成される。但し、第１のゲート電極６１を形成する際のポリシリコン膜の堆積膜厚は、約５０ｎｍである。また、第１のゲート電極６１のゲート長は約３０ｎｍにする。尚、この時点で、第１および第２のゲート電極は、シリサイドではなく、ポリシリコンからなる。よって、第１および第２のゲート電極の参照番号をそれぞれ６１および６２としている。その後、ハードマスク材７１を例えば熱燐酸を用いて除去する。
次に、図４に示すように、第１および第２のゲート電極６１および６２のそれぞれの側壁にサイドウォール３０を形成する。次に、ソース・ドレイン拡散層４０を形成する。ソース・ドレイン拡散層４０を形成するために、イオン注入またはプラズマドーピングを用いてよい。続いて、半導体基板５の全面にニッケルを堆積する。このとき、ニッケル膜の膜厚は、約１２ｎｍである。
第２のゲート電極６２のゲート長が逆細線効果を得られないほどに長い場合、第２のゲート電極６２をフルシリサイド化するために必要なニッケル膜の膜厚は、第２のゲート電極６２のポリシリコンの厚みの約０．５５倍以下である。即ち、ニッケル膜の膜厚は、第２のゲート電極６２のポリシリコンの厚みのほぼ半分以下でよい。従って、本実施形態では、ニッケル膜の膜厚は、約１２ｎｍでよい。
次に、４５０℃で６０秒間ランプアニールを実行する。このとき、図５に示すように、第１のゲート電極６１は、逆細線効果によってフルシリサイド化される。第２のゲート電極６２は、膜厚が十分に薄いのでフルシリサイド化される。このように、フルシリサイド化された第１および第２のゲート電極１１および１２が形成される。これと同時に、ソース・ドレインシリサイド層１０を形成してもよい。
アニール工程において、ニッケルは、第１のゲート電極６１とサイドウォール３０との界面を速やかに拡散する。それによって、第１のゲート電極６１は、その底部までフルシリサイド化される。この現象を“逆細線効果”という。
第１の実施形態は、同一半導体基板５上において、ゲート長の異なる複数のゲート電極を同一工程でフルシリサイド化することができる。
（第２の実施形態）
図６は、本発明に係る第２の実施形態に従った半導体装置２００の断面図である。第２の実施形態において、ＭＩＳトランジスタ１０２は、半導体基板５上に形成された半導体領域９０に形成されている。従って、第２のゲート電極１２の底面は、第１のゲート電極１１の底面よりも半導体基板５の表面７から高い位置にある。これにより、第２のゲート電極１２の上面を第１のゲート電極１１の上面と同じ高さにし、尚且つ、第２のゲート電極１２の厚みを第１のゲート電極１１の厚みよりも薄くすることができる。第２の実施形態におけるその他の構成は、第１の実施形態の構成と同様でよい。
半導体領域９０は、例えば、シリコン単結晶からなる。半導体領域９０の厚みは、第１のゲート電極１１の厚みと第２のゲート電極１２の厚みとの差でよい。例えば、第１のゲート電極１１の厚みが１００ｎｍであり、第２のゲート電極１２の厚みが４０ｎｍであるとすると、半導体領域９０の厚みは６０ｎｍである。
第２のゲート電極１２の上面と第１のゲート電極１１の上面とを同じ高さにすることによって、半導体装置２００の製造においてＣＭＰ（Chemical-Mechanical Polishing）を容易に実行することができる。
図７から図１０は、第２の実施形態に従った半導体装置２００の製造方法の流れを示す断面フロー図である。図７から図１０を参照して、半導体装置２００の製造方法を説明する。
まず、フォトリソグラフィ技術およびシリコン単結晶の選択エピタキシャル成長法を用いて、図７に示すように、半導体基板５の第２の表面領域Ｒ２に半導体領域９０を形成する。半導体領域９０の厚みは、例えば、約６０ｎｍである。
次に、第１の実施形態と同様にＳＴＩ２０を形成する。次に、シリコン熱酸化膜５１、５２およびポリシリコン膜６０を連続的に形成する。続いて、ＣＭＰを用いて、ポリシリコン膜６０の表面を平坦化する。これにより、第１および第２のゲート電極６１および６２の上面の高さを等しくすることができる。
図８に示すように、次に、ＲＩＥ法およびスリミング技術を用いて、第１のゲート電極６１および第２のゲート電極６２を形成する。第１のゲート電極６１のゲート長は約３０ｎｍでよい。第２のゲート電極６２のゲート長は約１００ｎｍでよい。第１のゲート電極１１の厚みは、例えば、１００ｎｍであり、第２のゲート電極１２の厚みは、例えば、４０ｎｍである。
図９に示すように、次に、第１の実施形態と同様に、サイドウォール３０およびソース・ドレイン拡散層４０を形成する。半導体基板５の全面にニッケルを堆積する。このとき、ニッケル膜の膜厚は、約８ｎｍである。続いて、ランプアニールによって、ソース・ドレイン層４０の上部にソース・ドレインシリサイド層１０を形成する。このとき、第１および第２のゲート電極の上部もシリサイド化される。
次に、層間絶縁膜９２を半導体基板５の全面に堆積する。層間絶縁膜９２は、例えば、ＢＰＳＧである。続いて、ＣＭＰを用いて、層間絶縁膜９２を平坦化し、第１および第２のゲート電極の上面を露出させる。
次に、半導体基板５の全面にニッケル膜８０を堆積する。上述のとおり、第１および第２のゲート電極６１および６２の上部は或る程度シリサイド化されるので、ニッケル膜８０の厚みは、第１の実施形態におけるニッケル膜よりも薄くてよい。よって、ニッケル膜の膜厚は、約２０ｎｍでよい。続いて、４５０℃で６０秒間ランプアニールを実行する。このとき、図１０に示すように、第１のゲート電極６１は、逆細線効果によってフルシリサイド化される。第２のゲート電極６２は、膜厚が十分に薄いのでフルシリサイド化される。
第２の実施形態では、層間絶縁膜９２でソース・ドレイン層４０を被覆したまま、第１および第２のゲート電極６１および６２の上面を露出させることができる。よって、ソース・ドレインシリサイド層１０のシリサイド化工程と、第１および第２のゲート電極１１および１２のシリサイド化工程とを別工程で実行することができる。
第２の実施形態では、半導体領域９０によって第２のゲート電極１２の底面の位置を嵩上げし、これにより、第１および第２のゲート電極１１および１２の各上面の高さを等しくした。代替的に、第１の表面領域Ｒ１の半導体基板５をエッチングすることによって、第１のゲート電極１１の底面の位置を低下させてもよい。この手法を用いても、第１および第２のゲート電極１１および１２の各上面の高さを等しくすることができる。
さらに、これら手法を組合せて、半導体領域９０によって第２のゲート電極１２の底面を嵩上げし、尚且つ、第１のゲート電極１１の高さの位置を低下させてもよい。
（第３の実施形態）
図１１は、本発明に係る第３の実施形態に従った半導体装置３００の断面図である。第３の実施形態において、第２のゲート電極１２は、複数のサブゲート電極３０１と、電極間絶縁膜３０２とを含む。複数のサブゲート電極３０１は、第２のゲート絶縁膜上に並列に形成されている。電極間絶縁膜３０２は、隣り合うサブゲート電極３０１の間に設けられている。よって、サブゲート電極３０１および電極間絶縁膜３０２は、交互に設けられており、それによって、断面または上面においてストライプ状に見える。
第１のゲート電極１１のゲート長は、例えば、２０ｎｍである。第２のゲート電極１２のゲート長は、例えば、１２０ｎｍである。サブゲート電極３０１の幅は、例えば、２０ｎｍである。電極間絶縁膜３０２の幅は、例えば、５ｎｍである。第３の実施形態では、サブゲート電極３０１は５つ設けられており、電極間絶縁膜３０２はこれらのサブゲート電極３０１の間に４つ設けられている。第１のゲート電極１１および第２のゲート電極１２の高さは、両方とも、例えば、５０ｎｍである。
第３の実施形態の他の構成は、第１の実施形態の構成と同様でよい。
第３の実施形態では、第１および第２のゲート電極１１および１２の両方において逆細線効果が生じる。従って、第２のゲート電極１２の厚みが第１のゲート電極１１の厚みと等しい場合であっても、第１および第２のゲート電極１１および１２の両方をフルシリサイド化することができる。
図１２から図１５は、第３の実施形態に従った半導体装置３００の製造方法の流れを示す断面フロー図である。図１２から図１５を参照して、半導体装置３００の製造方法を説明する。
図１２に示すように、まず、第１の実施形態と同様にＳＴＩ２０を形成する。次に、シリコン熱酸化膜５１、５２およびポリシリコン膜６０を連続的に形成する。このとき、ポリシリコン膜の堆積膜厚は、約５０ｎｍである。
図１３に示すように、次に、フォトリソグラフィ技術およびＲＩＥ法を用いて、第１のゲート電極６１およびサブゲート電極３５１が形成される。このとき、スリミング技術を用いて第１のゲート電極６１およびサブゲート電極３５１を微細加工し、これらの幅を約２０ｎｍにする。隣り合うサブゲート電極３５１の間隔は、５ｎｍである。このように、第１のゲート電極６１およびサブゲート電極３５１のそれぞれのチャネル長方向の幅を等しくすることによって、第１のゲート電極６１およびサブゲート電極３５１のエッチングが容易になる。
次に、絶縁材料３１を半導体基板５の全面に堆積する。絶縁材料３１は、例えば、シリコン酸化膜である。次に、ＲＩＥ法を用いて、絶縁材料３１をエッチングする。このとき、図１４に示すように、サイドウォール３０が形成されるとともに、電極間絶縁膜３０２がサブゲート電極３５１間に形成される。
次に、ソース・ドレイン層４０が第１の実施形態と同様に形成される。次に、図１４に示すように、ニッケル膜８０を半導体基板５の全面に堆積する。ニッケル膜８０の厚みは、約１２ｎｍでよい。
続いて、４５０℃で６０秒間ランプアニールを実行する。このとき、図１５に示すように、第１のゲート電極６１および複数のサブゲート電極３５１は、逆細線効果によってフルシリサイド化される。これにより、フルシリサイド化された第１のゲート電極１１およびサブゲート電極３０１を得ることができる。
このように、第３の実施形態では、第１および第２のゲート電極１１および１２はともに逆細線効果によってフルシリサイド化される。これにより、第１および第２のゲート電極１１および１２のそれぞれの厚みを等しくすることができる。その結果、第１および第２のゲート電極１１および１２の形成工程を共通化することができる。
尚、複数のサブゲート電極３０１は、パッド等によって電気的に接続されている。また、隣り合うサブゲート電極３０１の間隔は、約５ｎｍと非常に狭いので、ＭＩＳトランジスタ１０２の動作時にチャネルが途切れることは無い。
（第４の実施形態）
図１６は、本発明に係る第４の実施形態に従った半導体装置４００の断面図である。第４の実施形態において、第２のゲート電極１２は、隣り合うサブゲート電極３０１の間の第２のゲート絶縁膜上にシリサイド層４０１を有する。シリサイド層４０１は、例えば、ニッケルシリサイドである。シリサイド層４０１の厚みは、例えば、５ｎｍである。第４の実施形態の他の構成は、第３の実施形態の構成と同様でよい。
第４の実施形態において、シリサイド層４０１が第２のゲート絶縁膜５２の近傍に均一に形成されている。これにより、第２のゲート電極１２の仕事関数の制御性が向上する。さらに第４の実施形態は、第３の実施形態と同様の効果を有する。
第４の実施形態の第１の製造方法は、第３の実施形態の製造方法とほぼ同様でよい。図１２から図１３において、ポリシリコン膜６０をエッチングすると、第１のゲート電極６１が形成された時点においては、サブゲート電極３５１間にポリシリコンがまだ残存する。第３の実施形態では、さらにエッチングを続行することによって、サブゲート電極３５１間のポリシリコンを除去する。しかし、第４の実施形態では、サブゲート電極３５１間にポリシリコンを残存させた状態でエッチングを停止する。さらに、この残存したポリシリコンをサブゲート電極３５１と同時にシリサイド化することによって、シリサイド層４０１を得ることができる。
図１７から図２０は、半導体装置４００の第２の製造方法の流れを示す断面フロー図である。図１７から図２０を参照して、半導体装置４００の第２の製造方法を説明する。
図１７に示すように、まず、第１の実施形態と同様にＳＴＩ２０を形成する。次に、シリコン熱酸化膜５１、５２を形成する。次に、フォトリソグラフィ技術およびＲＩＥ法を用いて、第１の表面領域をマスクし、第２の表面領域を露出させる。続いて、ＣＶＤによりシリサイド層４０１を約５ｎｍ堆積する。次に、ＬＰＣＶＤによりポリシリコン膜６０を堆積する。このとき、ポリシリコン膜の堆積膜厚は、約５０ｎｍである。その後、ポリシリコン膜６０の表面をＣＭＰで平坦化してもよい。
図１８に示すように、次に、第１のゲート電極６１およびサブゲート電極３５１を形成する。このとき、第１のゲート電極６１およびサブゲート電極３５１は、それぞれ個別の工程で形成される必要がある。これは、第１のゲート電極６１の厚みとサブゲート電極３５１の厚みが異なるため、それぞれのエッチング量が異なるからである。
例えば、まず、フォトリソグラフィ技術を用いて、第２の表面領域Ｒ２をマスクし、第１の表面領域Ｒ１を露出させる。第１のゲート絶縁膜５１をエンドポイントとしてＲＩＥを実行し、第１の表面領域Ｒ１のポリシリコン膜６０をエッチングする。これにより、第１のゲート電極６１が形成される。次に、フォトリソグラフィ技術を用いて、第１の表面領域Ｒ１をマスクし、第２の表面領域Ｒ２を露出させる。次に、シリサイド層４０１をエンドポイントとしてＲＩＥを実行し、第２の表面領域Ｒ２のポリシリコン膜６０をエッチングする。これにより、サブゲート電極３５１が形成される。
次に、絶縁材料３１を半導体基板５の全面に堆積する。絶縁材料３１は、例えば、シリコン酸化膜である。次に、ＲＩＥ法を用いて、絶縁材料３１をエッチングする。このとき、図１９に示すように、サイドウォール３０が形成されるとともに、電極間絶縁膜３０２がサブゲート電極３５１間に形成される。
次に、ソース・ドレイン層４０が第１の実施形態と同様に形成される。さらに、ニッケル膜８０を半導体基板５の全面に堆積する。ニッケル膜８０の厚みは、約１２ｎｍでよい。
続いて、４５０℃で６０秒間ランプアニールを実行する。このとき、図２０に示すように、第１のゲート電極６１および複数のサブゲート電極３５１は、逆細線効果によってフルシリサイド化される。これにより、フルシリサイド化された第１のゲート電極１１およびサブゲート電極３０１を得ることができる。
このように、第３の実施形態では、第１および第２のゲート電極１１および１２はともに逆細線効果によってフルシリサイド化される。さらに、複数のサブゲート電極３０１は、シリサイド層４０１によって電気的に接続されている。
第２の製造方法によれば、第２のゲート電極１２内の複数のサブゲート電極３０１を第２のゲート絶縁膜５２上で確実に電気的に接続することができる。これにより、第２のゲート電極１２の仕事関数の制御性が向上する。
（第５の実施形態）
図２１は、本発明に係る第５の実施形態に従った半導体装置５００の断面図である。第５の実施形態では、第２のゲート電極１２が２層構造を有し、さらに、第１のゲート電極１１の底面の位置が半導体領域５０２によって嵩上げされている。
第２のゲート電極１２の下部には、シリサイド層５０１が第２のゲート絶縁膜５２上に設けられている。第２のゲート電極１２の上部には、サブゲート電極３０１および電極間絶縁膜３０２が設けられている。サブゲート電極３０１がシリサイド層５０１上に設けられているので、サブゲート電極３０１および第１のゲート電極１１の各上面の高さを等しくするために、第１の表面領域Ｒ１の半導体基板５上に半導体領域５０２が設けられている。
半導体領域５０２の厚みは、シリサイド層５０１の厚みとほぼ等しい。これにより、第１のゲート電極１１の厚みはサブゲート電極３０１の厚みと等しくすることができる。その結果、第１のゲート電極１１およびサブゲート電極３０１は、同一工程において同時に形成することができる。
第５の実施形態の他の構成は、第４の実施形態の構成と同様でよい。第５の実施形態は、第４の実施形態と同様の効果を有する。
図２２から図２５は、半導体装置５００の製造方法の流れを示す断面フロー図である。図２２から図２５を参照して、半導体装置５００の製造方法を説明する。
図２２に示すように、まず、フォトリソグラフィ技術およびＲＩＥ法を用いて、第１の表面領域をマスクし、第２の表面領域を露出させる。続いて、ＣＶＤによりシリサイド層４０１を約５ｎｍ堆積する。次に、第１の実施形態と同様にＳＴＩ２０を形成する。次に、シリコン熱酸化膜５１、５２およびポリシリコン膜６０を連続的に形成する。ポリシリコン膜６０の表面が平坦でない場合には、ポリシリコン膜６０の表面をＣＭＰで平坦化する。
図２３に示すように、次に、フォトリソグラフィ技術およびＲＩＥ法を用いて、第１のゲート電極６１およびサブゲート電極３５１が形成される。このとき、第１のゲート絶縁膜５１が露出し、かつ、第２のゲート絶縁膜５２上にポリシリコンが残存しているときに、エッチングを停止する。これにより、第２のゲート絶縁膜５２上にポリシリコン層６３を残存させることができる。本実施形態の方法によれば、半導体基板５の表面からの高さが等しい第１のゲート電極６１およびサブゲート電極３５１を同時に形成することができる。
次に、絶縁材料３１を半導体基板５の表面全体に堆積する。絶縁材料３１は、例えば、シリコン酸化膜である。次に、ＲＩＥ法を用いて、絶縁材料３１をエッチングする。このとき、図２４に示すように、サイドウォール３０が形成されるとともに、電極間絶縁膜３０２がサブゲート電極３５１間に形成される。
次に、ソース・ドレイン層４０が第１の実施形態と同様に形成される。さらに、ニッケル膜８０を半導体基板５の全面に堆積する。
続いて、４５０℃で６０秒間ランプアニールを実行する。このとき、図２５に示すように、第１のゲート電極６１、複数のサブゲート電極３５１およびポリシリコン層６３は、逆細線効果によってフルシリサイド化される。これにより、フルシリサイド化された第１のゲート電極１１、サブゲート電極３０１およびシリサイド層４０１を得ることができる。
第５の実施形態は、第１のゲート電極６１およびサブゲート電極３５１を同時に形成することができるとともに、第２のゲート電極１２内の複数のサブゲート電極３０１を第２のゲート絶縁膜５２上で確実に電気的に接続させることができる。これにより、第２のゲート電極１２の仕事関数の制御性が向上する。
（第６の実施形態）
図２６は、本発明に係る第６の実施形態に従った半導体装置６００の断面図である。第６の実施形態では、絶縁粒子６０１が第２のゲート電極１２内に設けられている。また、第２のゲート電極１２の厚み（高さ）は、第１のゲート電極１１のそれと同じでよい。例えば、第１および第２のゲート電極１１および１２の厚みは、５０ｎｍである。第６の実施形態の他の構成は、第１の実施形態の構成と同様でよい。
第２のゲート電極１２のゲート長が１００ｎｍであり、第２のゲート電極１２の厚みが５０ｎｍであるとすると、絶縁粒子６０１の直径は、５ｎｍ〜１０ｎｍである。絶縁粒子６０１は、例えば、シリコン酸化物からなる。
第２のゲート電極１２内に絶縁粒子６０１を設けることによって、第２のゲート電極１２の実質的な体積が小さくなる。これにより、第２のゲート電極１２において逆細線効果が促進される。従って、第１および第２のゲート電極１１および１２は、同時にフルシリサイド化することができる。さらに、第２のゲート電極１２の厚みは、第１のゲート電極１１の厚みと等しく比較的厚いので、ゲートとソース・ドレイン間の短絡現象に耐性がある。
図２７から図３０は、半導体装置６００の製造方法の流れを示す断面フロー図である。図２７から図３０を参照して、半導体装置６００の製造方法を説明する。
図２７に示すように、まず、第１の実施形態と同様にＳＴＩ２０を形成する。次に、シリコン熱酸化膜５１、５２およびポリシリコン膜６０を連続的に形成する。続いて、フォトリソグラフィ技術を用いて、第１の表面領域Ｒ１をフォトレジスト１２０で被覆し、第２の表面領域Ｒ２のみを露出させる。次に、第２の表面領域Ｒ２のポリシリコン膜６０に酸素をイオン注入する。このとき、第２のゲート絶縁膜５２にダメージを与えないように、酸素の注入エネルギーを比較的低くする必要がある。また、酸素イオンの加速電圧を制御して、第２のゲート絶縁膜５２に酸素イオンが均一に注入されるようにする。次に、約１０００℃で熱処理を行うことによって、絶縁粒子６０１が第２の表面領域Ｒ２のポリシリコン膜６０内に均一に形成される。
フォトレジスト１２０を除去した後に、ＲＩＥ法を用いて、ポリシリコン膜６０をエッチングする。これにより、図２８に示すように、第１のゲート電極６１および第２のゲート電極６２が同時に形成される。
図２９に示すように、次に、サイドウォール３０およびソース・ドレイン層４０が第１の実施形態と同様に形成される。さらに、ニッケル膜８０を半導体基板５の全面に堆積する。ニッケル膜８０の厚みは、約１２ｎｍである。続いて、４５０℃で６０秒間ランプアニールを実行する。第２のゲート電極６２は絶縁粒子６０１を含むので、第２のゲート電極６２の実質的な体積は小さくなる。これにより、図３０に示すように、第１のゲート電極６１だけでなく、第２のゲート電極６２も、逆細線効果によって同時にフルシリサイド化され得る。その結果、フルシリサイド化された第１および第２のゲート電極１１および１２を得ることができる。
（第７の実施形態）
図３１は、本発明に係る第７の実施形態に従った半導体装置７００の断面図である。第７の実施形態では、絶縁粒子６０１に代えて、空洞７０１が第２のゲート電極１２内に設けられている点で第６の実施形態と異なる。第７の実施形態の他の構成は、第６の実施形態の構成と同様でよい。
第２のゲート電極１２の密度は、空洞７０１を含むので、第１のゲート電極１１の密度の約半分である。第１のゲート電極１１の密度は、ニッケルシリサイドのバルクと等しく、例えば、４．５５×１０２０ｃｍ−３である。
図３２および図３３は、半導体装置７００の製造方法の流れを示す断面フロー図である。図３２および図３３を参照して、半導体装置７００の製造方法を説明する。
図３２に示すように、まず、第１の実施形態と同様にＳＴＩ２０を形成する。次に、シリコン熱酸化膜５１、５２およびポリシリコン膜６０を連続的に形成する。続いて、フォトリソグラフィ技術を用いて、第１の表面領域Ｒ１をフォトレジスト１２０で被覆し、第２の表面領域Ｒ２のみを露出させる。次に、ポリシリコン膜６０に対してポーラス・シリコン化プロセスを用いる。例えば、ポリシリコン膜６０をフッ化水素・過酸化水素混合液中に浸す。これにより、ポリシリコン膜６０がポーラス化され、空洞７０２が形成される。即ち、第２の表面領域Ｒ２のポリシリコン膜６０が多孔質化される。第２の表面領域Ｒ２のポリシリコン膜６０の密度は、第１の表面領域Ｒ１のポリシリコン膜６０の密度の半分程度にする。
フォトレジスト１２０を除去した後に、ＲＩＥ法を用いて、ポリシリコン膜６０をエッチングする。これにより、図３３に示すように、第１のゲート電極６１および第２のゲート電極６２が同時に形成される。
その後、第６の実施形態と同様に、サイドウォール３０およびソース・ドレイン層４０が形成される。さらに、ニッケル膜８０を半導体基板５の全面に堆積し、ランプアニールを実行する。第２のゲート電極６２は空洞７０１を含むので、第２のゲート電極６２の実質的な体積は小さくなる。これにより、第１のゲート電極６１だけでなく、第２のゲート電極６２も、逆細線効果によって同時にフルシリサイド化され得る。その結果、図３１に示すように、フルシリサイド化された第１および第２のゲート電極１１および１２を得ることができる。
一般に、ポリシリコンがシリサイド化されると膨張する。従って、シリサイド化後の第２のゲート電極１２内の空洞７０１は、実際には、シリサイド化前の第２のゲート電極６２内の空洞７０１よりも小さい。第７の実施形態は、第６の実施形態と同様の効果を有する。
（第８の実施形態）
図３４は、本発明に係る第８の実施形態に従った半導体装置８００の断面図である。第８の実施形態では、金属ソース・ドレイン層４５がソース・ドレイン拡散層の機能を兼ねている点で第１の実施形態と異なる。よって、半導体装置８００は、ソース・ドレイン拡散層４０を有しない。第８の実施形態の他の構成は、第１の実施形態の構成と同様でよい。
第８の実施形態は、第１の実施形態をショットキーＭＩＳトランジスタに適用した形態である。ｎ型ショットキーＭＩＳトランジスタにおいて、金属ソース・ドレイン層４５は、例えば、エルビウム（Ｅｒ）を代表とする希土類金属、あるいは、それらの金属を含むシリサイドからなる。エルビウム（Ｅｒ）を代表とする希土類金属は、電子に対してショットキー障壁の高さが低いからである。これにより、ソース−ドレイン間の抵抗が低くなる。
ｐ型ショットキーＭＩＳトランジスタにおいて、金属ソース・ドレイン層４５は、例えば、プラチナ（Ｐｔ）を代表とする貴金属、あるいは、それらの金属を含むシリサイドからなる。貴金属シリサイドは、正孔に対してショットキー障壁の高さが低いからである。
また、第１および第２のゲート電極１１および１２を、金属ソース・ドレイン層４５と同じ希土類金属を含むシリサイドで形成する。これにより、第１および第２のゲート電極１１および１２の仕事関数は、現在広くゲート電極として採用されているn型ポリシリコンの仕事関数と同程度になる。その結果、現在の回路設計を大きく変更する必要が無くなる。
（第９の実施形態）
図３５は、本発明に係る第９の実施形態に従った半導体装置９００の断面図である。第９の実施形態では、金属ソース・ドレイン層４５の周辺に高濃度層４７が設けられている点で第８の実施形態と異なる。高濃度層４７は、半導体装置９００が形成されているウェル拡散層または半導体基板５よりも不純物濃度が高い。また、高濃度層４７は、金属ソース・ドレイン層４５よりも薄い。高濃度層４７は、例えば、燐（Ｐ）、砒素（Ａｓ）またはボロン（Ｂ）を不純物として含む。本実施形態における望ましい形態としては、高濃度層４７は、不純物濃度が１０２０ｃｍ−３程度以上で、厚みが１０ｎｍ程度以下であることが望ましい。もしくは、高濃度層４７の不純物濃度が１０２０ｃｍ−３程度以上で、ゲート側壁３０の膜厚が１０ｎｍ程度以下であるようにしてもよい。また、第９の実施形態のその他の構成は、第８の実施形態の構成と同様でよいが、金属ソース−ドレイン層４５としてはコバルトシリサイド又はニッケルシリサイド等のミッドギャップメタルを用いることもできる。これは、高濃度層４７が、金属ソース・ドレイン層４５の周辺に設けられていることによって、ソース・ドレイン層と半導体基板５との間のショットキー障壁が小さくなるためである。
金属ソース・ドレイン層４５を形成するには、あらかじめ不純物をイオンインプランテーションなどで浅く打ち込み、金属をスパッタしてシリサイド化する。これにより、金属ソース・ドレイン層４５の部分に存在していた不純物がシリサイド化の間に金属ソース・ドレイン層４５の周辺に偏析する。例えばこの不純物の偏析によって、高濃度層４７を形成することができる。
第８および第９の実施形態は、第１から第７の実施形態のいずれにも適用することができる。
以上の実施形態は、ＳＯＩを用いた完全空乏型トランジスタや、ＦｉＮＦＥＴに代表される３次元デバイスに適用することができる。特に、ＦｉＮＦＥＴなどの３次元デバイスでは、ゲート電極構造がさらに複雑になるので、これらの実施形態は有効である。
（第１０の実施形態）
図３６は、本発明に係る第１０の実施形態に従った半導体装置１０００の断面図である。第１０の実施形態では、第１のゲート電極１１がＮｉ２Ｓｉからなる。また、第２のゲート電極１２の厚み（高さ）が第１のゲート電極１１と等しい。第２のゲート電極１２の厚みは、例えば、５０ｎｍである。第１０の実施形態のその他の構成は、第１の実施形態と同様でよい。
ゲート長の長い第２のゲート電極１２をフルシリサイド化すると、ゲート長の短い第１のゲート電極１１は逆細線効果によりＮｉ２Ｓｉになる。
仕事関数は、ニッケル成分が大きくなるのに従い大きくなる。よって、シリサイド化の工程において、ニッケル膜の膜厚を調節することによって仕事関数の制御が可能になる。例えば、５０ｎｍの第１および第２のゲート電極６１、６２上に５０ｎｍ以上のニッケル膜８０を堆積する。ニッケル膜８０の膜厚は、第１および第２のゲート電極６１、６２の厚み（高さ）と同等かそれ以上であることが好ましい。これにより、第２のゲート電極６２をＮｉＳｉ２にすることができ、第１のゲート電極６１をＮｉＳｉまたはＮｉ２Ｓｉにすることができるからである。
（第１１の実施形態）
図３７は、本発明に係る第１１の実施形態に従った半導体装置１１００の断面図である。第１１の実施形態では、第１のゲート電極１１は、Ｎｉ２Ｓｉ層１５およびＮｉ（ＳｉＧｅ）層１６の２層構造を有する。また、第２のゲート電極１２の厚み（高さ）は第１のゲート電極１１と等しい。第２のゲート電極１２の厚みは、例えば、５０ｎｍである。第１１の実施形態のその他の構成は、第１の実施形態と同様でよい。
第１１の実施形態では、第１のゲート電極１１のみに、ゲルマニウムを添加している。ゲルマニウムは、ポリシリコン層３１の代わりに多結晶ＳｉＧｅを用いるか、あるいは、ポリシリコン層３１にゲルマニウムをイオン注入すればよい。
第１１の実施形態によれば、シリサイド形成工程でゲルマニウムが、第１のゲート電極１１内において、第１のゲート絶縁膜５１へ向かって濃縮される。これにより、Ｎｉ（ＳｉＧｅ）層１６が第１のゲート絶縁膜５１上に形成される。これにより、逆細線効果を抑制することができる。
さらに、第１のゲート絶縁膜５１近傍におけるＮｉ（ＳｉＧｅ）層１６のゲルマニウム成分が６０％以上である場合、仕事関数は、ＮｉＳｉ（４．７ｅＶ）からＮｉＧｅ（５．２ｅＶ）の間で連続的に変化する。即ち、ゲルマニウム成分によるゲート電極の仕事関数が制御可能となる。
以上の実施形態において、チャネル領域にシリコンを用いているが、ＳｉＧｅ、Ｇｅおよび歪Ｓｉ等のシリコンよりもキャリア移動度の大きい材料を用いてもよい。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
本発明に係る第１の実施形態に従った半導体装置１００の断面図。 半導体装置１００の製造方法の流れを示す断面フロー図。 図２に続く断面フロー図。 図３に続く断面フロー図。 図４に続く断面フロー図。 本発明に係る第２の実施形態に従った半導体装置２００の断面図。 第２の実施形態に従った半導体装置２００の製造方法の流れを示す断面フロー図。 図７に続く断面フロー図。 図８に続く断面フロー図。 図９に続く断面フロー図。 本発明に係る第３の実施形態に従った半導体装置３００の断面図。 第３の実施形態に従った半導体装置３００の製造方法の流れを示す断面フロー図。 図１２に続く断面フロー図。 図１３に続く断面フロー図。 図１４に続く断面フロー図。 本発明に係る第４の実施形態に従った半導体装置４００の断面図。 半導体装置４００の第２の製造方法の流れを示す断面フロー図。 図１７に続く断面フロー図。 図１８に続く断面フロー図。 図１９に続く断面フロー図。 本発明に係る第５の実施形態に従った半導体装置５００の断面図。 半導体装置５００の製造方法の流れを示す断面フロー図。 図２２に続く断面フロー図。 図２３に続く断面フロー図。 図２４に続く断面フロー図。 本発明に係る第６の実施形態に従った半導体装置６００の断面図。 半導体装置６００の製造方法の流れを示す断面フロー図。 図２７に続く断面フロー図。 図２８に続く断面フロー図。 図２８に続く断面フロー図。 本発明に係る第７の実施形態に従った半導体装置７００の断面図。 半導体装置７００の製造方法の流れを示す断面フロー図。 図３２に続く断面フロー図。 本発明に係る第８の実施形態に従った半導体装置８００の断面図。 本発明に係る第９の実施形態に従った半導体装置９００の断面図。 本発明に係る第１０の実施形態に従った半導体装置１０００の断面図。 本発明に係る第１１の実施形態に従った半導体装置１１００の断面図。
符号の説明
１００ 半導体装置
１０１、１０２ ＭＩＳトランジスタ
５ 半導体基板
１０ ソース・ドレインシリサイド層
１１ 第１のゲート電極
１２ 第２のゲート電極
２０ ＳＴＩ
３０ サイドウォール
４０ ソース・ドレイン拡散層
５１ 第１のゲート絶縁膜
５２ 第２のゲート絶縁膜

Claims (20)

  1. 半導体基板と、
    前記半導体基板上に形成された第１のゲート絶縁膜と、
    前記半導体基板上に形成された第２のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極と、
    前記第２のゲート絶縁膜上に形成され、フルシリサイド化された第２のゲート電極であって、ゲート長またはゲート幅が前記第１のゲート電極よりも大きく、なおかつ、厚みが前記第１のゲート電極よりも薄い第２のゲート電極とを備えた半導体装置。
  2. 前記半導体基板の表面を基準として、前記第２のゲート電極の底面は、前記第１のゲート電極の底面よりも高い位置にあることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基板の表面を基準として、前記第２のゲート電極の上面は、前記第１のゲート電極の上面と等しい高さにあることを特徴とする請求項２に記載の半導体装置。
  4. 前記第２のゲート電極の底面から上面までの厚みは、前記第1のゲート電極の底面から上面までの厚みの半分以下であることを特徴とする請求項１に記載の半導体装置。
  5. 前記第１のゲート電極のゲート長またはゲート幅は、５０ｎｍ以下であり、前記第２のゲート電極のゲート長またはゲート幅は、５０ｎｍ以上であることを特徴とする請求項１に記載の半導体装置。
  6. ソースまたはドレイン層として作用する金属層をさらに備えたことを特徴とする請求項２に記載の半導体装置。
  7. 前記金属層の周囲に設けられ、前記半導体基板または前記半導体基板に形成されたウェル層よりも不純物濃度の高い高濃度層をさらに備えたことを特徴とする請求項６に記載の半導体装置。
  8. 半導体基板と、
    前記半導体基板上に形成された第１のゲート絶縁膜と、
    前記半導体基板上に形成された第２のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極と、
    前記第２のゲート絶縁膜上に形成された複数のサブゲート電極を含み、ゲート長またはゲート幅が前記第１のゲート電極よりも大きい第２のゲート電極とを備え、
    前記複数のサブゲート電極がフルシリサイド化されていることを特徴とする半導体装置。
  9. 前記第１のゲート電極の底面から上面までの厚みは、前記サブゲート電極の底面から上面までの厚みと等しいことを特徴とする請求項８に記載の半導体装置。
  10. 前記第１のゲート電極のゲート長またはゲート幅は、前記サブゲート電極のゲート長またはゲート幅と等しいことを特徴とする請求項８に記載の半導体装置。
  11. 前記第２のゲート電極は、隣り合う前記サブゲート電極の間の前記第２のゲート絶縁膜上に設けられたシリサイド層をさらに含むことを特徴とする請求項８に記載の半導体装置。
  12. 半導体基板と、
    前記半導体基板上に形成された第１のゲート絶縁膜と、
    前記半導体基板上に形成された第２のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極と、
    前記第２のゲート絶縁膜上に形成され、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きく、フルシリサイド化された第２のゲート電極と、
    前記第２のゲート電極内に含まれた粒子とを備えた半導体装置。
  13. 前記粒子は、絶縁材料または空洞からなることを特徴とする請求項１２に記載の半導体装置。
  14. 前記第２のゲート電極のうちシリサイドの体積は、前記第１のゲート電極のシリサイドの体積と等しいことを特徴とする請求項１２に記載の半導体装置。
  15. 前記第１のゲート電極は、Ｎｉ２Ｓｉからなり、
    前記第２のゲート電極は、ＮｉＳｉからなることを特徴とする請求項１２に記載の半導体装置。
  16. 前記第１のゲート電極はＮｉ２ＳｉおよびＮｉ（ＳｉＧｅ）の二層構造を有し、
    前記第２のゲート電極はＮｉＳｉからなることを特徴とする請求項１２に記載の半導体装置。
  17. 第１の表面領域および第２の表面領域を有する半導体基板を準備し、
    前記第２の表面領域上に半導体領域をエピタキシャル成長させ、
    前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
    前記第１のゲート絶縁膜上に第１のゲート電極を形成し、並びに、前記第２のゲート絶縁膜上に、前記第１のゲート電極と高さが等しく前記第１のゲート電極よりも幅が広い第２のゲート電極を形成し、
    前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
    前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備した半導体装置の製造方法。
  18. 第１の表面領域および第２の表面領域を有する半導体基板を準備し、
    前記第１の表面領域をエッチングし、
    前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
    前記第１のゲート絶縁膜上に第１のゲート電極を形成し、並びに、前記第２のゲート絶縁膜上に、前記第１のゲート電極と高さが等しく前記第１のゲート電極よりも幅が広い第２のゲート電極を形成し、
    前記第１のゲート電極および前記第２のゲート電極の両側に形成されたソース・ドレイン拡散層またはシリサイド電極を層間絶縁膜で被覆し、
    前記層間絶縁膜を研磨することによって前記第１のゲート電極の上面および前記第２のゲート電極の上面を露出させ、
    前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
    前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備した半導体装置の製造方法。
  19. 第１の表面領域および第２の表面領域を有する半導体基板を準備し、
    前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
    前記第１および第２のゲート絶縁膜上にゲート電極材料を堆積し、
    前記第１のゲート絶縁膜上のゲート電極材料をエッチングして第１のゲート電極を形成するとともに、前記第２のゲート絶縁膜上のゲート電極材料をエッチングして、前記第２のゲート絶縁膜上に並列する複数のサブゲート電極を含み、前記半導体基板の表面を占める面積が前記第１のゲート電極よりも大きい第２のゲート電極を形成し、
    前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
    前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備した半導体装置の製造方法。
  20. 第１の表面領域および第２の表面領域を有する半導体基板を準備し、
    前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
    前記第１および第２のゲート絶縁膜上にゲート電極材料を堆積し、
    前記第２のゲート絶縁膜上の前記ゲート電極材料に酸素を注入し、
    前記ゲート電極材料を熱処理することによって、前記第２のゲート絶縁膜上の前記ゲート電極材料内に粒子を形成し、
    前記第１のゲート絶縁膜上に第１のゲート電極を形成し、並びに、前記第２のゲート絶縁膜上に前記第１のゲート電極よりも幅が広い第２のゲート電極を形成し、
    前記第１のゲート電極および前記第２のゲート電極上に金属膜を堆積し、
    前記第１のゲート電極の全部および前記第２のゲート電極の全部をシリサイド化することを具備した半導体装置の製造方法。
JP2005019293A 2005-01-27 2005-01-27 半導体装置および半導体装置の製造方法 Active JP4473741B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2005019293A JP4473741B2 (ja) 2005-01-27 2005-01-27 半導体装置および半導体装置の製造方法
US11/211,746 US20060163662A1 (en) 2005-01-27 2005-08-26 Semiconductor device and method of manufacturing semiconductor device
CNB2006100066428A CN100448008C (zh) 2005-01-27 2006-01-27 半导体器件和用于制造半导体器件的方法
US12/193,668 US20080308877A1 (en) 2005-01-27 2008-08-18 Semiconductor device and method of manufacturing semiconductor device
US12/618,402 US8357580B2 (en) 2005-01-27 2009-11-13 Semiconductor device and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005019293A JP4473741B2 (ja) 2005-01-27 2005-01-27 半導体装置および半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2006210555A true JP2006210555A (ja) 2006-08-10
JP2006210555A5 JP2006210555A5 (ja) 2009-10-15
JP4473741B2 JP4473741B2 (ja) 2010-06-02

Family

ID=36695875

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005019293A Active JP4473741B2 (ja) 2005-01-27 2005-01-27 半導体装置および半導体装置の製造方法

Country Status (3)

Country Link
US (3) US20060163662A1 (ja)
JP (1) JP4473741B2 (ja)
CN (1) CN100448008C (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009101763A1 (ja) * 2008-02-12 2009-08-20 Panasonic Corporation 半導体装置及びその製造方法
JP2010512032A (ja) * 2006-12-05 2010-04-15 インターナショナル・ビジネス・マシーンズ・コーポレーション 完全かつ均一にシリサイド化されたゲート構造体及びそれを形成する方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4440080B2 (ja) * 2004-11-12 2010-03-24 株式会社東芝 半導体装置およびその製造方法
JP2007081249A (ja) * 2005-09-15 2007-03-29 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
CN1945852A (zh) * 2005-10-06 2007-04-11 松下电器产业株式会社 半导体装置及其制造方法
US20070090417A1 (en) * 2005-10-26 2007-04-26 Chiaki Kudo Semiconductor device and method for fabricating the same
JP2007173347A (ja) * 2005-12-20 2007-07-05 Renesas Technology Corp 半導体装置及びその製造方法
US20080237743A1 (en) * 2007-03-30 2008-10-02 Texas Instruments Incorporated Integration Scheme for Dual Work Function Metal Gates
US20080173950A1 (en) * 2007-01-18 2008-07-24 International Business Machines Corporation Structure and Method of Fabricating Electrical Structure Having Improved Charge Mobility
US7550808B2 (en) * 2007-01-18 2009-06-23 International Business Machines Corporation Fully siliciding regions to improve performance
US9934976B2 (en) * 2008-12-18 2018-04-03 Intel Corporation Methods of forming low interface resistance rare earth metal contacts and structures formed thereby
JP2010258124A (ja) * 2009-04-23 2010-11-11 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US8642371B2 (en) * 2011-04-06 2014-02-04 Shamsoddin Mohajerzadeh Method and system for fabricating ion-selective field-effect transistor (ISFET)
JP2014524673A (ja) * 2011-08-22 2014-09-22 １３６６ テクノロジーズ インク． シリコンウェーハを酸性ウェット化学エッチングする配合
US8629512B2 (en) 2012-03-28 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Gate stack of fin field effect transistor with slanted sidewalls
JP6100589B2 (ja) * 2012-04-13 2017-03-22 ルネサスエレクトロニクス株式会社 自己整合型ソース・ドレインコンタクトを有する半導体装置およびその製造方法
US8921178B2 (en) * 2012-05-16 2014-12-30 Renesas Electronics Corporation Semiconductor devices with self-aligned source drain contacts and methods for making the same
CN103854980B (zh) * 2012-11-29 2016-05-11 中国科学院微电子研究所 形成半导体器件替代栅的方法以及制造半导体器件的方法
CN108807274B (zh) * 2013-09-27 2023-04-28 英特尔公司 在共同衬底上具有不同功函数的非平面i/o和逻辑半导体器件
US9520500B1 (en) * 2015-12-07 2016-12-13 International Business Machines Corporation Self heating reduction for analog radio frequency (RF) device
US10096596B2 (en) 2015-12-15 2018-10-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure having a plurality of gate structures
US20220052041A1 (en) * 2020-08-12 2022-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6335254B1 (en) * 2000-08-09 2002-01-01 Micron Technology, Inc. Methods of forming transistors
JP2002141420A (ja) * 2000-10-31 2002-05-17 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR100495023B1 (ko) * 2000-12-28 2005-06-14 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법
US6372640B1 (en) * 2001-07-31 2002-04-16 Macronix International Co., Ltd. Method of locally forming metal silicide layers
JP2006511083A (ja) * 2002-12-20 2006-03-30 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 半導体装置の製造方法並びにそのような方法で得られる半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010512032A (ja) * 2006-12-05 2010-04-15 インターナショナル・ビジネス・マシーンズ・コーポレーション 完全かつ均一にシリサイド化されたゲート構造体及びそれを形成する方法
WO2009101763A1 (ja) * 2008-02-12 2009-08-20 Panasonic Corporation 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US8357580B2 (en) 2013-01-22
US20080308877A1 (en) 2008-12-18
CN1819200A (zh) 2006-08-16
JP4473741B2 (ja) 2010-06-02
US20100062575A1 (en) 2010-03-11
CN100448008C (zh) 2008-12-31
US20060163662A1 (en) 2006-07-27

Similar Documents

Publication Publication Date Title
JP4473741B2 (ja) 半導体装置および半導体装置の製造方法
US20200365736A1 (en) Method for Fabricating a Strained Structure and Structure Formed
US10741400B2 (en) Gate replacement structures in semiconductor devices
USRE45944E1 (en) Structure for a multiple-gate FET device and a method for its fabrication
US10714585B2 (en) Gate-all-around field-effect-transistor devices and fabrication methods thereof
TWI641135B (zh) 具有磊晶結構之鰭狀場效電晶體
JP2012099517A (ja) 半導体装置及び半導体装置の製造方法
JP5728444B2 (ja) 半導体装置およびその製造方法
JP2009032955A (ja) 半導体装置、およびその製造方法
TW201810675A (zh) 用於非平面電晶體之鎢閘極技術（四）
CN105470133B (zh) 半导体器件制造方法
WO2011134274A1 (zh) 一种不对称型源漏场效应晶体管的制备方法
TW201419547A (zh) 半導體裝置及其製造方法
JP2010010587A (ja) 半導体素子及び半導体素子の製造方法
JP3998665B2 (ja) 半導体装置およびその製造方法
JP2010135427A (ja) 半導体装置およびその製造方法
TWI793552B (zh) 半導體結構及其製造方法
US20100078654A1 (en) Semiconductor device and method of fabricating the same
TWI799177B (zh) 半導體裝置及其製造方法
WO2014012263A1 (zh) 半导体器件及其制造方法
JP2004247341A (ja) 半導体装置
CN115831752A (zh) 一种半导体器件及其制备方法
CN114122135A (zh) 半导体结构
TW201135927A (en) Semiconductor device having metal gate and manufacturing methd thereof
US20230069421A1 (en) Semiconductor Device and Methods of Manufacture

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090602

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090828

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091104

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091216

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100209

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100305

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130312

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4473741

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130312

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130312

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140312

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350