JP2008514016A5 - - Google Patents

Claims (24)

1. 電界効果トランジスタであって、
   ゲート誘電体層の上面に形成されたゲート電極を備え、前記ゲート誘電体層は単結晶シリコン・チャネル領域の上面上にあり、前記単結晶シリコン・チャネル領域はＧｅ含有層の上面上にあり、前記Ｇｅ含有層は単結晶シリコン基板の上面上にあり、前記Ｇｅ含有層は前記単結晶シリコン基板の前記上面上の第１誘電体層と第２誘電体層との間にある、
   電界効果トランジスタ。
2. 前記第１誘電体層が前記ゲート電極の第１側面の下に延び、前記第２誘電体層が、前記ゲート電極の反対側の第２側面の下に延びる、請求項１に記載の電界効果トランジスタ。
3. 前記第１誘電体層が、前記単結晶シリコン・チャネル領域の第１側面の下に延び、前記第２誘電体層が、前記単結晶シリコン・チャネル領域の反対側の第２側面の下に延びる、請求項１に記載の電界効果トランジスタ。
4. 前記単結晶シリコン・チャネル領域の両側面において前記単結晶シリコン・チャネル領域に各々が当接する、ポリシリコン・ソース領域及びポリシリコン・ドレイン領域をさらに含む、請求項１に記載の電界効果トランジスタ。
5. 前記第１誘電体層が、前記ポリシリコン・ソースの下に延び、前記第２誘電体層が、前記ポリシリコン・ドレインの下に延びる、請求項４に記載の電界効果トランジスタ。
6. 前記第１誘電体層が、前記ポリシリコン・ソースの下に延びず、前記第２誘電体層が、前記ポリシリコン・ドレインの下に延びない、請求項４に記載の電界効果トランジスタ。
7. 前記単結晶シリコン・チャネル領域の下の前記第１誘電体層の第１領域が、第１の厚さを有し、前記ポリシリコン・ソース領域の下の前記第１誘電体層の第２領域が、第２の厚さを有し、前記第１の厚さが前記第２の厚さより厚く、
   前記単結晶シリコン・チャネル領域の下の前記第２誘電体層の第１領域が、第１の厚さを有し、前記ポリシリコン・ドレイン領域の下の前記第２誘電体層の第２領域が、第２の厚さを有し、前記第１の厚さが前記第２の厚さより厚い、
   請求項５に記載の電界効果トランジスタ。
8. 前記ポリシリコン・ソース領域と前記単結晶シリコン・チャネル領域との間の単結晶シリコン・ソース領域と、
   前記ポリシリコン・ドレイン領域と前記単結晶シリコン・チャネル領域との間の単結晶シリコン・ドレイン領域と、
   をさらに含む、請求項４に記載の電界効果トランジスタ。
9. 前記単結晶シリコン・ソース領域及び前記単結晶シリコン・ドレイン領域の各々が、前記ゲート電極の下に延びる、請求項８に記載の電界効果トランジスタ。
10. 前記単結晶シリコン・チャネル領域の下の前記第１誘電体層の第１領域が、第１の厚さを有し、前記ポリシリコン・ソース領域の下の前記第１誘電体層の第２領域が、第２の厚さを有し、前記第１の厚さが前記第２の厚さより厚く、
    前記単結晶シリコン・チャネル領域の下の前記第２誘電体層の第１領域が、第１の厚さを有し、前記ポリシリコン・ドレイン領域の下の前記第２誘電体層の第２領域が、第２の厚さを有し、前記第１の厚さが前記第２の厚さより厚く、
    前記単結晶シリコン・ソース領域が、前記第１誘電体層の前記第１領域を超えて、前記ポリシリコン・ソース領域の中に延び、
    前記単結晶シリコン・ドレイン領域が、前記第２誘電体層の前記第１領域を超えて、前記ポリシリコン・ドレイン領域の中に延びる、
    請求項８に記載の電界効果トランジスタ。
11. 前記単結晶シリコン・ソース領域が、前記第１誘電体層の前記第１領域を超えて、前記単結晶シリコン・チャネル領域の中に延びず、
    前記単結晶シリコン・ドレイン領域が、前記第２誘電体層の前記第１領域を超えて、前記単結晶シリコン・チャネル領域の中に延びない、
    請求項１０に記載の電界効果トランジスタ。
12. 前記第１及び第２誘電体層の下面が、前記Ｇｅ含有層の下面を超えて、前記単結晶シリコン基板の中に延びる、請求項１に記載の電界効果トランジスタ。
13. 前記Ｇｅ含有層が、Ｘが、０．１５から０．５までに等しいＳｉ_{（１−Ｘ）}Ｇｅ_Ｘ、又は、Ｘが０．１５から０．５までに等しく、Ｙが０から０．１までに等しいＳｉ_{（１−Ｘ−Ｙ）}Ｇｅ_ＸＣ_Ｙを含む、請求項１に記載の電界効果トランジスタ。
14. 前記第１及び第２誘電体層が、前記チャネル領域の結晶格子内に応力を誘起する、請求項１に記載の電界効果トランジスタ。
15. 前記第１誘電体層と第２誘電体層の各々が、シリコン酸化物とゲルマニウム酸化物とを含む、請求項１に記載の電界効果トランジスタ。
16. 前記単結晶シリコン・チャネル領域の両側面において前記単結晶シリコン・チャネル領域に各々が当接する、Ｐドープ・ポリシリコン・ソース領域及びＰドープ・ポリシリコン・ドレイン領域と、
    前記ポリシリコン・ソース及び前記ポリシリコン・ドレインに当接する誘電体分離部と、
    をさらに含み、前記第１及び第２誘電体層が、それぞれ前記ポリシリコン・ソース及び前記ポリシリコン・ドレインの下に延び、前記誘電体分離部に当接する、
    請求項１に記載の電界効果トランジスタ。
17. 前記単結晶シリコン・チャネル領域の両側面において前記単結晶シリコン・チャネル領域に各々が当接する、Ｎドープ・ポリシリコン・ソース領域及びＮドープ・ポリシリコン・ドレイン領域と、
    前記ポリシリコン・ソース及び前記ポリシリコン・ドレインに当接する誘電体分離部と、
    をさらに含む、請求項１に記載の電界効果トランジスタ。
18. 電界効果トランジスタの製造方法であって、
    （ａ）上面に形成された単結晶Ｇｅ含有層と、前記単結晶Ｇｅ含有層の上面上に形成された単結晶シリコン層とを有する単結晶シリコン基板を準備するステップと、
    （ｂ）前記単結晶シリコン層の上面上にゲート誘電体層を形成するステップと、
    （ｃ）前記誘電体層の上面上にゲート電極を形成するステップと、
    （ｄ）単結晶シリコン・アイランドを形成するように前記単結晶シリコン層を除去し、前記単結晶シリコン層及び前記単結晶Ｇｅ含有層が前記ゲート電極によって保護されていない前記ゲート電極の下に単結晶シリコン・アイランドを形成するように前記単結晶Ｇｅ含有層の全体より少ない部分を除去するステップと、
    （ｅ）前記単結晶シリコン・アイランドの下に単結晶Ｇｅ含有アイランドを形成するように、前記ゲート電極によって保護されていない前記単結晶Ｇｅ含有層のすべての残存部分と、前記ゲート電極の下の単結晶Ｇｅ含有層の全体より少ない部分とを酸化するステップであって、前記単結晶Ｇｅ含有アイランドの第１側面上に第１誘電体層を有し、前記単結晶Ｇｅ含有アイランドの反対側の第２側面上に第２誘電体層を有し、前記第１誘電体層及び前記第２誘電体層の各々が前記ゲート電極の下に延びるステップと、
    （ｆ）前記第１誘電体層の上部にポリシリコン・ソース領域を形成し、前記第２誘電体層の上部にポリシリコン・ドレイン領域を形成し、前記ポリシリコン・ソース領域及び前記ポリシリコン・ドレイン領域が、前記単結晶シリコン・チャネル・アイランドの両側面に当接するステップと、
    を含む、電界効果トランジスタの製造方法。
19. 前記ステップ（ｅ）と前記ステップ（ｆ）との間で、前記単結晶シリコン・アイランドの露出された側壁に単結晶シリコン層を成長させるステップをさらに含む、請求項１８に記載の方法。
20. 前記単結晶シリコン・アイランドの中に単結晶シリコン・ソース領域を形成し、前記単結晶シリコン・ソース領域が、前記ポリシリコン・ソース領域に当接し、前記単結晶シリコン・ソース領域が、前記ゲート電極の下に延びるステップと、
    前記単結晶シリコン・アイランドの中に単結晶シリコン・ドレイン領域を形成し、前記単結晶シリコン・ドレイン領域が、前記ポリシリコン・ドレイン領域に当接し、前記単結晶シリコン・ドレイン領域が、前記ゲート電極の下に延びるステップと、
    をさらに含む、請求項１８に記載の方法。
21. 前記単結晶シリコン層をＮ−型にドープするステップと、
    前記ポリシリコン・ソース領域及び前記ポリシリコン・ドレイン領域をＰ−型にドープするステップと、
    をさらに含む、請求項１８に記載の方法。
22. 前記ステップ（ｅ）と（ｆ）との間で、
    前記第１及び第２誘電体層が前記ゲート電極の下に、又は、前記ゲート電極の側壁に形成されたスペースの下に延びない前記単結晶シリコン基板の上部から、前記第１及び第２誘電体層を除去するステップと、
    残存する第１及び第２誘電体層の下から、前記単結晶シリコン基板の層を除去するステップと、
    前記単結晶シリコン・アイランドの露出された側壁に第１の単結晶シリコン層を成長させ、前記単結晶シリコン基板の露出された表面に第２の単結晶シリコン層を成長させるステップと、
    をさらに含む、請求項１８に記載の方法。
23. 前記単結晶シリコン・アイランドの中に単結晶シリコン・ソース領域を形成するステップであって、前記単結晶シリコン・ソース領域が、前記ポリシリコン・ソース領域に当接し、前記単結晶シリコン・ソース領域が、前記ゲート電極の下に延びるステップと、
    前記単結晶シリコン・アイランドの中に単結晶シリコン・ドレイン領域を形成するステップであって、前記単結晶シリコン・ドレイン領域が、前記ポリシリコン・ドレイン領域に当接し、前記単結晶シリコン・ドレイン領域が、前記ゲート電極の下に延びるステップと、
    をさらに含む、請求項２２に記載の方法。
24. 前記単結晶シリコン層をＰ−型にドープするステップと、
    前記ポリシリコン・ソース領域及び前記ポリシリコン・ドレイン領域をＮ−型にドープするステップと、
    をさらに含む、請求項２２に記載の方法。