JP2007504679A5 - - Google Patents

Claims (4)

1. 半導体装置を形成する方法であって、
   基板及び該基板の上に半導体構造を設けることであって、該半導体構造は、第１側壁と、第２側壁と、頂部表面とを有する、設けること、
   少なくとも一つの実質的に共形な層を前記基板の上に堆積させることであって、該少なくとも一つの実質的に共形な層は、少なくとも一つのゲート材料層を含み、かつ前記半導体構造の上の所定の高さに頂部表面を有する、堆積させること、
   実質的に平坦な層を、前記基板の上であり、かつ前記半導体構造の上の前記少なくとも一つの実質的に共形な層の前記頂部表面の高さよりも低い位置に形成すること、
   前記半導体構造の前記頂部表面の上のゲート材料層を、研磨以外の方法でエッチングすること、
   を備える方法。
2. 請求項１に記載の方法であって、更に、
   前記実質的に平坦な層を前記基板の上に形成する前に、前記少なくとも一つの実質的に共形な層をパターニングしてゲート構造を形成することを備え、
   前記半導体構造の前記頂部表面の上のゲート材料層を、研磨以外の方法でエッチングすることは、更に、前記半導体構造の前記頂部表面の上の前記ゲート構造のゲート材料層をエッチングすることを含む、方法。
3. 半導体装置を形成する方法であって、
   基板及び該基板の上に半導体構造を設けることであって、該半導体構造は、第１側壁と、第２側壁と、頂部表面とを有する、設けること、
   ゲート材料から成る第１の実質的に共形な層を、前記基板及び前記半導体構造の上に堆積させること、
   所定の材料から成る第２の実質的に共形な層を、前記第１の実質的に共形な層の上に堆積させること、
   前記第２の実質的に共形な層を堆積させた後に、実質的に平坦な層を前記基板の上に形成すること、
   前記半導体構造の前記頂部表面の上の前記第１の実質的に共形な層をエッチングすること、
   前記半導体構造の前記頂部表面の上の前記第２の実質的に共形な層をエッチングすること、
   前記第１の実質的に共形な層の一部に接触するコンタクトを形成すること、
   を備える方法。
4. 半導体構造を形成する方法であって、
   基板を設けること、
   第１及び第２側壁を有する半導体フィンを前記基板の上に形成すること、
   前記フィンの前記第１側壁に隣接する第１部分及び前記フィンの前記第２側壁に隣接する第２部分を含む電荷蓄積材料層を前記基板の上に形成すること、
   前記電荷蓄積材料層を形成した後に、前記フィンの前記第１側壁に隣接する第１部分及び前記フィンの前記第２側壁に隣接する第２部分を含むゲート材料層を前記基板の上に形成すること、
   前記半導体フィンの上の前記ゲート材料層を除去すること、
   を備える方法。