JP2000058861A - 活性ｆｅｔボディ・デバイス及び活性ｆｅｔボディ・デバイスの製造方法 - Google Patents

活性ｆｅｔボディ・デバイス及び活性ｆｅｔボディ・デバイスの製造方法

Info

Publication number
JP2000058861A
JP2000058861A JP11224827A JP22482799A JP2000058861A JP 2000058861 A JP2000058861 A JP 2000058861A JP 11224827 A JP11224827 A JP 11224827A JP 22482799 A JP22482799 A JP 22482799A JP 2000058861 A JP2000058861 A JP 2000058861A
Authority
JP
Japan
Prior art keywords
layer
body device
forming
polysilicon
pad structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11224827A
Other languages
English (en)
Other versions
JP3396186B2 (ja
Inventor
Fariborz Assaderaghi
フォリボーズ・アサデラジィ
Claude L Bertin
クロード・エル・バーチン
Jeffrey P Gambino
ジェフリー・ピー・ガンビーノ
Louis Lu-Chen Hsu
ルイス・ルーチェン・シュ
Jack Allan Mandelman
ジャック・アラン・マンデルマン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2000058861A publication Critical patent/JP2000058861A/ja
Application granted granted Critical
Publication of JP3396186B2 publication Critical patent/JP3396186B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】 【課題】 高速な電荷平衡、オフ電流の減少、オン電流
の増加を得ることが可能となる活性ＦＥＴ・ボディ・デ
バイスを得る。 【解決手段】 シリコン基板２、二酸化シリコン層３、
単結晶シリコン層４、二酸化シリコン層５、Ｎ＋ドープ
・ポリシリコンのスペーサ１３、導電性拡散防止物質の
コンフォーマル層１５、金属シリサイド層１６、ＣＶＤ
二酸化シリコン層１７、絶縁体スペーサ１８、酸化シリ
コン層１９、ポリシリコン２１を備える。オフ状態にお
いては、ボディへのゲート・コンタクトは、低いワード
線レベルにボディを保持する。この状態において、しき
い値電圧はもっとも大きい値をとる。ゲート導体のＮ＋
部分１３へ付加される電圧に加えて、ボディからソース
へのポテンシャルが上がる。この結果、装置がオンにな
ると、Ｖｔが低下する。低いオフ電流に伴う動的なＶｔ
降下の効果によって、非常に低い電圧を用いた装置に適
したものとなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、活性電界効果ト
ランジスタ（ＦＥＴ）ボディ・デバイスに関するもので
あり、特に、ＯＦＦ状態における高いしきい値電圧と、
低い動作しきい値電圧を示す活性ボディ半導体デバイ
ス、及びその製造方法に関する。
【０００２】
【従来の技術】動作電圧が半導体装置において低くする
と、ゲート・オーバードライブ（Ｖｇｓ−Ｖｔ）の量が
減少する。これは、装置に必要とされるスタンドバイ・
パワーによって課されるオフ電流要求を満たすために、
Ｖｔは十分に高く維持されなければならないからであ
る。例えば、実例としては、動作電圧を小さくすると、
ＤＲＡＭの記憶キャパシタに使用可能な信号を書くこと
がより難しくなる。これは、サブスレッショルド・スロ
ープと基板感度（substrate sensitivity）の効果が制
限されることによる、しきい値電圧のノン・スケーラビ
リティのためである。与えられた温度に対して、サブス
レッショルド・スロープは、ソース−チャネルのポテン
シャル障壁を越えるキャリア輸送の物理により制限され
る。必要とされるＩoffが与えられると、サブスレッシ
ョルド・スロープによりＶｔが決まる。そのため、最小
のＶｔは制約もしくは制限される。
【０００３】Ｖｔのノン・スケーラビリティのため、装
置のオフ電流の目的を満たすためには、ワード線がパワ
ー・サプライ以上にブーストされなければならない割合
が、これまでのデバイスよりも大きい。従って、ゲート
酸化物の最小の厚さは、信頼性の考慮から制限される。
要求されるゲート酸化物よりも厚くすると、アレイ・デ
バイス、そしてサポート・デバイスに対しても、デバイ
スの性能上の不利になる。
【０００４】最近、ＳＯＩ構造が低電圧ＤＲＡＭ装置に
対して提案されてきた。これは、この構造は、サブスレ
ッショルド・スロープが改善され、バック・バイアス感
度が減少するからである。特に、ＳＯＩデバイスのゲー
トとボディを同時に駆動することによって、動的なＶｔ
動作を維持することができる。言い換えると、ゲート電
圧が上昇すると、ＭＯＳＦＥＴのバック・バイアスが減
少し、その結果、しきい値電圧が低下する。従って、小
さいオフ電流と組み合わされた、比較的（相対的に）大
きい電流での動作を得ることができる。しかし、この先
行技術が提案するボディ駆動型動的ＶｔＭＯＳＦＥＴ
は、ボディ−ゲート・コンタクトを、活性デバイスと隣
接した外の方へもっていくことにより達成されるので、
その結果、基板の貴重な領域が使用される。さらには、
浮遊ボディの漏れ機構のために、要求されるデータ保持
時間を達成することが難しい。本技術については、特
に、”Floating-Body Concerns for SOI Dynamic RAndo
m Access Memory (DRAM)”, IEEEE SOI Conference Pro
ceedings, 1996, pp. 136-137を参照されたい。
【０００５】従って、ライト・バックの間、低いＶｔを
与えてオフ電流目的を満たし、従来のＳＯＩデバイスの
漏れ問題を解決することができれば、望ましい。
【０００６】
【発明が解決しようとする課題】本発明は、上記の好ま
しくない浮遊ボディ効果を防ぐことができる、活性ＦＥ
Ｔボディ・デバイスとその製造方法を提供することを目
的とする。本発明により、高速な電荷平衡、オフ電流の
大きな減少、オン電流の増加を得ることが可能となる。
本発明のデバイスは、低いオフ電流と高いオン電流を示
すので、非常に低い電圧の適用に適している。
【０００７】
【課題を解決するための手段】本発明によるゲート−ボ
ディ・コンタクトは、ＦＥＴの幅全体、もしくは少なく
とも本質的に幅全体に及ぶ。この構造によって、デバイ
スの幅方向の小さい電圧低下という結果となる。幅全体
にわたるボディ・コンタクトにより、高速で効率的なボ
ディの電荷平衡がゲートに関して起こる。ボディ・コン
タクトをデバイスに隣接する外へ形成する従来の技術に
おいては、高速で効率的なボディ電荷平衡は、チャネル
幅がリソグラフィによって画定しうる最小限の大きさ
を、さほど越えないデバイスにおいてのみ可能であっ
た。本発明においては、デバイス幅に関しては制限が存
在しない。これにより、広い幅を有するデバイスが可能
であり、性能を向上させる。チャネル幅は、チャネル電
流に対して垂直なデバイス寸法として画定される。
【０００８】本発明は、ゲートと、ボディ領域と、その
ゲートとボディ領域の間の電気的接続とを含む活性ＦＥ
Ｔを備える、活性ＦＥＴボディ・デバイスを提供する。
好ましくは、半導体基板に沿ったゲート−ボディ・コン
タクトの長さは、およそ２００Åもしくはそれ以下であ
る。
【０００９】又、本発明は、上に記載した活性ＦＥＴボ
ディ・デバイスの製造方法に関する。特に、本発明のデ
バイス製造方法の一実施形態によれば、半導体基板と活
性デバイス領域と分離領域を有する構造体が与えられ
る。絶縁パッド構造部が半導体基板に形成される。後に
形成されるゲート・コンタクトの形状を画定するため
に、開口部がパッド構造部に基板に達するまで形成され
る。犠牲酸化物層が形成され、ドープ剤がしきい値電圧
Ｖｔの調整のために注入される。この犠牲酸化物層は取
り除かれ、ゲート絶縁体が形成される。ドープされたポ
リシリコン相が堆積され、エッチングされて分離パッド
構造部の開口部に側壁部にスペーサを形成する。コンフ
ォーマル層が形成される。このコンフォーマル層は導電
性拡散防止物質、ドープされたアモルファスシリコン、
もしくはドープされたポリシリコンである。金属シリサ
イドが堆積される。あるいは、コンフォーマル層がドー
プされたアモルファスシリコンもしくはドープされたポ
リシリコンの場合は、シリサイド形成金属が堆積され、
反応してシリサイドを形成する。金属シリサイドは分離
パッド構造部の上面とほぼ同一平面において平坦化され
る。金属シリサイドがコンフォーマル層に形成された開
口部を埋める。ドープされたポリシリコン、導電性拡散
防止物質そして金属シリサイドの、分離パッドによって
保護されていない一部がエッチングされる。分離パッド
が取り除かれ、ソース領域とドレイン領域が注入され
る。
【００１０】本発明の活性ＦＥＴボディ・デバイスの製
造方法の他の形態において、半導体基板と、活性デバイ
ス領域と分離領域を有する構造体が与えられる。絶縁パ
ッドが基板に形成される。絶縁層が絶縁パッド構造部の
上部に形成される。絶縁層は、接触しているパッド構造
部の物質とは異なる。後に形成されるゲート・コンタク
トの形状を画定するために、開口部がパッド構造部と絶
縁層に、基板に達するまで形成される。犠牲酸化物層が
形成され、ドープ剤がしきい値電圧Ｖｔの調整のために
注入される。絶縁パッド構造部の側壁部の一部が、酸化
物層がパッド構造部にかかるようにエッチングされる。
犠牲酸化物層が取り除かれ、ゲート絶縁体層が形成され
る。ドープされていないポリシリコン層が堆積され、絶
縁パッド構造部の開口部を埋め、ポリシリコンにボイド
が形成される。ポリシリコンは平坦化及び研磨され、絶
縁パッド構造部とほぼ同一平面にされ、ドープされてい
ないポリシリコンのボイドを露出させる。ボイドの底部
に位置するゲート絶縁体は取り除かれ、基板の上部表面
を露出させる。シリサイド形成金属の層は構造部の上に
堆積され、ギャップもしくはボイドを埋める。ドープさ
れていないポリシリコンと接触している金属は、反応し
てポリシリコン領域の上に金属シリサイドを形成する。
反応しないシリサイド形成金属は選択的に取り除かれ
る。ポリシリコンはドープされ、ゲート導体を形成す
る。ソース領域とドレイン領域も形成される。
【００１１】上記に開示された活性ＦＥＴボディ・デバ
イスの形成のための、本発明に従った他の形態によれ
ば、半導体基板と活性デバイス領域と分離領域を有する
構造体が与えられる。絶縁パッド構造部が基板に形成さ
れる。絶縁層がパッド構造部の上部に形成される。絶縁
層はそれが接触するパッド構造部の物質とは異なる。後
に形成されるゲート・コンタクトの形状を画定するため
に、開口部が絶縁層とパッド構造部に基板に達するまで
形成される。犠牲酸化物層が形成される。ドープ剤がＶ
ｔの調整のために注入される。絶縁層がパッド構造部に
かかるように絶縁パッド構造部の側壁部の一部がエッチ
ングされる。犠牲酸化物層が取り除かれ、ゲート酸化物
層が形成される。第１タイプの不純物がドープされた第
１のポリシリコン層が堆積され、絶縁パッド構造部の開
口部を埋め、ポリシリコン層にボイドを形成する。ポリ
シリコンは平坦化、研磨され、絶縁パッド構造部とほぼ
同一平面を形成し、ボイドを露出させる。ボイドの底部
に位置するゲート酸化物は取り除かれ、基板の上部表面
が露出する。第１タイプの不純物とは異なる第２タイプ
の不純物がわずかにドープされた第２のポリシリコン薄
膜層が堆積される。第２タイプのドーピングは、好まし
くは、半導体基板のものと同じタイプのものである。第
１タイプとは異なる第２タイプの不純物がドープされた
第３のポリシリコン層が堆積され、この第３のポリシリ
コン層の不純物濃度は、第２のポリシリコン薄膜層より
も大きい。第２、第３のポリシリコン層は平坦化、研磨
されて絶縁パッド構造部とほぼ同一平面にされ、さら
に、絶縁パッド構造部の下に掘り下げられる。シリサイ
ド形成金属の層が構造部の上に堆積される。ポリシリコ
ンと接触している金属はそれと反応し、ポリシリコン領
域の上に金属シリサイドを形成する。反応しないシリサ
イド形成金属は選択的に取り除かれる。ソース領域とド
レイン領域が形成される。
【００１２】
【発明の実施の形態】以下の説明において、ｎタイプの
不純物に言及して議論を行っている場合、特定のステッ
プはｐタイプの不純物に対しても適用可能であり、その
逆も同様である。又、以下に説明されるプロセスは、基
板として絶縁性基板上シリコン（ＳＯＩ（silicon on i
nsulator））構造のものを使用しているが、本発明は他
の半導体基板に適用して活性ボディ・デバイスを達成す
ることも可能である。加えて、”第１のタイプの”不純
物に言及され、そして”第２のタイプの”不純物に言及
された場合、第１のタイプはｎもしくはｐタイプの不純
物に相当し、第２の不純物は第１の不純物とは反対の導
電性タイプのものに相当する。つまり、”第１のタイ
プ”がｐである場合は”第２のタイプ”はｎであり、”
第１のタイプ”がｎである場合は”第２のタイプ”はｐ
である。シリコンやポリシリコンへのｐタイプのドープ
剤には、ボロン、アルミニウム、ガリウム、そしてイン
ジウムが含まれる。シリコンやポリシリコンへのｎタイ
プのドープ剤には、ヒ素、リン、そしてアンチモンが含
まれる。又、実例によって説明し、本発明の理解を助け
るために、一連の製造処理として、ダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）ＳＯＩ ＭＯＳＦ
ＥＴ、論理デバイスあるいは高性能ドライバー・デバイ
スの製造に言及する。
【００１３】特にＤＲＡＭの製造に最も有効な本発明の
１つの実施形態（図１参照）によれば、ＳＯＩ基板１
は、シリコン基板２、二酸化シリコン層３、そして上面
の単結晶シリコン薄膜４を含む。の製造にもっとも有効
である。ＳＯＩ基板はシリコン・ウェハ製造業者から購
入可能であり、典型的には、よく知られた製造方法とし
て、ＳＩＭＯＸ（silicon implanted with oxygen ）、
ボンド・アンド・エッチバック、あるいはＳＭＡＲＴＣ
ＵＴ（登録商標）等がある。典型的には、酸化物層３は
およそ５００−５０００Åの厚さを有し、好ましくは、
およそ１０００−３０００Åの厚さを有する。単結晶シ
リコン層４は二酸化シリコン層３の上に形成される。こ
の層４は典型的にはおよそ２５０−３０００Åの厚さを
有し、好ましくは、およそ７５０−２０００Åの厚さを
有する。二酸化シリコンの薄膜５’と窒化シリコンの厚
い膜６’を有する、パッド構造部が形成される。この二
酸化シリコン層５’は典型的にはおよそ４０−１５０Å
の厚さを有し、好ましくは、およそ５０−８０Åの厚さ
を有する。この層は、ＣＶＤ、もしくは、下層のシリコ
ン層４の熱酸化によって形成することができる。窒化シ
リコン層６’は、典型的にはおよそ５００−４０００Å
の厚さを有しする。窒化シリコン層６’は、熱的ＣＶＤ
やプラズマＣＶＤを含むＣＶＤによって形成することが
可能である。
【００１４】深いストレージ・トレンチ（storage tren
ch）は、窒化シリコン層６’、二酸化シリコン層５’、
シリコン層４、バック酸化物層３そしてシリコン基板２
の各層を通って、およそ４−８ミクロン、例えば６ミク
ロンの深さまで、選択的に各部分をエッチングすること
によって、形成することができる。
【００１５】トレンチは、例えば窒化シリコン／二酸化
シリコン混合物のような誘電体層７によって絶縁されて
いる。ドープされたポリシリコンにような導電性物質８
を使用してトレンチを埋めることができ、窒化シリコン
パッドの上面とほぼ同一平面において平坦化される。ト
レンチにおけるポリシリコン８は掘り下げされ、露出し
た絶縁体７は、典型的にはシリコン層４の底部まで取り
除かれる。ドープされたポリシリコンが再びトレンチに
堆積され、窒化シリコン層とほぼ同一平面において平坦
化される。このポリシリコンは、この後のアレイＭＯＳ
ＦＥＴとストレージ・キャパシタとの接続を与える。加
えて、浅いトレンチ分離（shallow trench isoltion
（ＳＴＩ））９によって囲まれる活性領域は、窒化シリ
コン層から、さらに、二酸化シリコン層、シリコン層４
そして酸化物層３まで、開口部もしくはトレンチをエッ
チングすることによって画定される。開口部はその後、
テトラエチルオルソシリケート（tetraetylorthosilica
te（ＴＥＯＳ））のＣＶＤによって形成される二酸化シ
リコンのような絶縁物質によって埋められ、その後、平
坦化される。ＳＴＩにおけるこの二酸化シリコンは、窒
化シリコン層まで選択的に掘り下げられうる。窒化シリ
コンと二酸化シリコンのパッド構造部は取り除かれる。
【００１６】新たにパッド構造部が形成される。このパ
ッド構造部は薄い二酸化シリコン層５と厚い窒化シリコ
ン層６を備える。二酸化シリコン層５は典型的にはおよ
そ４０−１５０Åの厚さを有し、好ましくは、およそ５
０−８０Åの厚さを有する。層５は化学蒸着もしくはそ
の下のシリコン層４の熱酸化によって形成することがで
きる。
【００１７】窒化シリコン層は典型的には、およそ、５
００−４０００Åの厚さを有し、好ましくは、およそ１
０００−３０００Åの厚さを有する。層６は熱的ＣＶＤ
やプラズマＣＶＤを含むＣＶＤによって形成することが
できる。
【００１８】図２に示すように、開口部１０は、例え
ば、窒化シリコンパッド層６に従来のリソグラフィー処
理を行い、その後、反応性イオン・エッチング（ＲＩ
Ｅ）を用いて層６に選択性エッチングを行うことによっ
て画定される。層５の露出した部分は、例えば、フッ素
を基礎とする化学物質を用いてエッチングされる。犠牲
酸化層（不図示）は窒化シリコン・パッド６に形成され
た開口部に作られる。次に、しきい値電圧Ｖｔの調整注
入（tailor implants）が、犠牲酸化物層を介して与え
られる。
【００１９】犠牲酸化物層は、フッ素化学物質を有する
ケミカル・ダウンストリーム・エッチング（chemical d
ownstream etch (ＣＤＥ））、もしくは、緩衝ＨＦウェ
ット・エッチング、を用いて取り除かれる。酸化物層の
ようなゲート絶縁体層１２が下層のシリコン層４の熱酸
化によって形成される。酸化窒化物層も使用することが
できる。ゲート絶縁体層１２は典型的にはおよそ２５−
１００Åの厚さを有する。
【００２０】Ｎ＋ドープ・ポリシリコン層のような第１
のタイプのドープ剤がドープされた第１のポリシリコン
層が堆積される（図３）。ポリシリコン層はその後、反
応性イオン・エッチング（ＲＩＥ）にさらされ、窒化シ
リコン・パッド層６における開口部の側壁部にスペーサ
１３を形成する。適切なＲＩＥプロセスの例は、”「Si
licon Processing for the VLSI Era」, Wolf et al, V
ol.1, Process technology, Lattice Press, pp. 539-5
85”に記載されている。ゲート絶縁体層１２の露出した
部分は、それから、エッチングによって取り除かれる。
窒化チタンあるいは窒化シリコン・タンタルのような導
電性拡散防止物質の薄いコンフォーマル層１５が堆積さ
れる。防止層は典型的にはおよそ５０−１０００Åの厚
さであり、好ましくは、およそ１００−３００Åの厚さ
である。
【００２１】金属シリサイド層１６が堆積され、窒化シ
リコン・パッド６の上面とほぼ同一の平面において平坦
化される。適切な金属シリサイド層の例は、チタン・シ
リサイド、モリブデン・シリサイド、ジルコニウム・シ
リサイド、ハフニウム・シリサイド、バナジウム・シリ
サイド、ニオブ・シリサイド、タンタル・シリサイド、
クロム・シリサイド、そして、タングステン・シリサイ
ド等がある。これらは、例えば、固体シリコン・ターゲ
ットからスパッタリングによって形成することができ
る。層１５と１６は窒化シリコン層６の上面とほぼ同一
の平面において平坦化される。シリサイド層１６の上部
表面は、窒化物パッド６の表面の下まで掘り下げられう
る。
【００２２】他の例として、層１６は第２タイプの不純
物がドープされたポリシリコンもしくは、アモルファス
・シリコンが可能である。ドープされたポリシリコンも
しくはアモルファスシリコン層１６を堆積した後、層１
５と層１６は窒化物パッド６の上面とほぼ同一の平面に
おいて平坦化される。その後、シリサイド形成金属がそ
の構造部の上に堆積される。
【００２３】シリサイドを形成する適切な金属の例とし
ては、チタン、モリブデン、ジルコニウム、ハフニウ
ム、ニオブ、タンタル、クロムそしてタングステン等が
あり、特に、チタンとタングステンが好ましい。金属は
このあと、接触しているポリシリコンもしくはアモルフ
ァスシリコンと反応し、ポリシリコンもしくはアモルフ
ァスシリコンの上に金属シリサイド層１６を形成する。
チタンの場合は、アルゴンのような不活性ガス雰囲気中
において、そのように反応させることができる。
【００２４】反応しなかった金属は、金属シリサイドに
選択的に作用するエッチング液を使用して取り除くこと
ができる。例えば、チタンの場合、硫酸と過酸化水素の
組みあわせのような、よく知られた技術を用いることに
よって取り除くことができる。層１３、１５、１６（ゲ
ート導体）の上部表面は、その後、窒化物パッドの上部
表面の下、およそ１００−５００Åまで掘り下げられ
る。
【００２５】ＣＶＤ二酸化シリコンの層１７が堆積さ
れ、その後、窒化シリコンパッド６の上部とほぼ同一平
面において平坦化され、研磨される。これは、図４に示
されるように、ゲート導体の上に酸化物の絶縁体キャッ
プを形成する。
【００２６】窒化シリコンパッド層６は、例えば、熱り
ん酸エッチングを使用することにより取り除くことがで
きる。酸化物パッド層５は残され、ソース−ドレイン注
入のための酸化物スクリーンとして働く。側壁部の絶縁
体スペーサ１８が、図５に示されるように、ワード線上
に形成される。
【００２７】薄い酸化シリコン層１９（図６参照）が、
例えばＣＶＤにより堆積され、その後、そこに窓をあけ
て、ビット線コンタクトのために下層の拡散層を露出さ
せる。
【００２８】第１タイプのドープ剤を含んだドープされ
たポリシリコン２１が堆積される。ビット線拡散層との
ボーダレス・コンタクトを形成するポリシリコン２１の
端部を削り取るために、マスキングのステップが行われ
る。
【００２９】次に、コンタクト・スタッドの形成や様々
な配線レベルの決定といった、従来技術の処理が行われ
る。
【００３０】形成された構造部は、Ｎ＋ゲートとＰ＋ゲ
ートの双方を含み、Ｐ＋ゲートはＳＯＩの単結晶シリコ
ンと接触し、Ｎ＋ゲートはそれから分離される。
【００３１】オフ状態においては、図６に示される構成
のボディへのゲート・コンタクトは、低いワード線レベ
ルにボディを保持（hold）する（０．０もしくはいくら
か負の値）。この状態において、しきい値電圧はもっと
も大きい値をとる。ワード線が正の方向に傾斜している
（ramped）ので、ゲート導体のＮ＋部分へ付加される電
圧に加えて、ボディからソースへのポテンシャルが上が
る。この結果、装置がオンになると、Ｖｔが低下する
（そして、サブスレッショルド・スロープがより急峻に
なる）。この装置の、シミュレートされたＩｄ−Ｖｇ特
性が、図７においてフローティング・ボディを有する通
常のＳＯＩ ＭＯＳＦＥＴに比較されている。オフ電流
の大きな減少、サブスレッショルド・スロープの改善、
そして通常の装置に比較したオン電流の増加が見て取れ
る。オフ電流は＞１Ｅ４のファクターで減少し、オン電
流は約４０％大きくなっている。サブスレッショルド・
スロープは、フローティング・ボディでは、２５℃にお
いて８０ｍＶ／ｄｅｃもの値になるが、ボディ動作デバ
イスでは、６０ｍＶ／ｄｅｃに低下する。
【００３２】ゲート電圧は上方に傾斜するので、ソース
にもっとも近いチャネルのＭＯＳゲート側が最初に反転
する。この結果、擬似ベース幅が大きく減少し、加え
て、上記のＶｔが大きく低下する。ソースに最も近いＭ
ＯＳゲート側の反転層は、擬似エミッタ（ソース）への
拡張として振る舞うので、その結果、ゲート電圧の増加
とともにバイポーラ・ゲインが増加する。本実施形態の
構造と関連するこの大きなバイポーラ・ゲインの効果
は、固有の結果を生む。本実施形態における、低いオフ
電流に伴う動的なＶｔ降下の効果によって、この構造
は、非常に低い電圧を用いた装置、例えば０．７ボルト
の装置に適したものとなる。従って、従来のＭＯＳＦＥ
Ｔに対する性能上の優位は本質的である。
【００３３】他の形態が、図８−１５と図１６−２３に
示されており、ゲート・エッジのような装置の他の構成
に関して、ゲートとボディとの間のコンタクトの自己整
合が示されている。加えて、好ましい技術により、その
幾何形状が高度に再生産可能であり、ゲート長から独立
したコンタクトが形成される。達成されたゲート−ボデ
ィ・コンタクトの大きさは、通常のフォトリソグラフィ
処理によって可能なものよりも、はるかに小さくするこ
とができる。上に議論したように、好ましく、半導体基
板の表面に沿ったゲート−ボディ・コンタクトの長さ
は、およそ２００Åもしくはそれ以下であり、最も好ま
しくは、およそ１００Åもしくはそれ以下である。２０
０Åを越えるコンタクト長が好ましくないのは、そのよ
うな長さは、過剰な量のソース電流がゲートに流れ、装
置のゲインを低下させるからである。本発明の他の製造
方法によれば、図１−６において示された処理のための
上に議論されたような、通常のＳＯＩ基板１、活性領域
と分離領域が、よく知られた従来技術によって与えられ
る。尚、ゲート・ボディ・コンタクトは、ゲートとチャ
ネル領域の接触を含むものである。
【００３４】活性領域を画定するために使用されたオリ
ジナルのパッド層は、取り除かれ、新しいパッド層構造
が形成される。この新しいパッド層構造は薄い熱的に成
長した酸化シリコン層２２を含み、この酸化シリコン層
２２はＣＶＤ等によって窒化シリコン層６に堆積されて
いる（図８）。この酸化シリコン層２２と、窒化シリコ
ン層６と酸化シリコン層５を含むパッド構造部とを通っ
て、下層の単結晶シリコン層４まで及ぶ開口部１０は、
反応性イオン・エッチング（ＲＩＥ）を用いたエッチン
グ等により与えられる。開口部１０は、この後に形成さ
れるゲート・コンタクト配線レベルの形状を画定する。
【００３５】犠牲酸化層（不図示）は、その後、下層の
単結晶シリコン層４の熱酸化等によって、開口部１０に
形成される。そのあと、Ｖｔ調整注入（adjust implant
s）が行われる。
【００３６】次に、窒化シリコン層６の側壁２３あるい
はエッジが、上層の酸化シリコン層２２から、例えばリ
ン・エッチング液を用いて掘り下げられる。このエッチ
ング・プロセスは、非常にうまく制御され、最上部の酸
化物層２２が窒化シリコン６の上にかかる正確な量を決
定することができる。
【００３７】犠牲酸化物層は、その後、ウェット・ディ
ップ・エッチング等を用いて取り除かれる。ゲート絶縁
体層１２は下層シリコン層４の熱酸化による酸化シリコ
ン等によって形成される。ゲート絶縁体層１２は典型的
にはおよそ２５−１００Åの厚さを有し、好ましくは、
およそ３０−８０Åの厚さを有する（図９）。
【００３８】図１０に示されているように、ドープされ
ていないポリシリコン層２４は、ポリシリコン２４が完
全にパッド層における開口部を埋めるように堆積され
る。しかし、堆積プロセスのために、そして、最上部の
酸化シリコン層２２がパッド窒化シリコン６の一部にか
かっているという事実のために、ボイド２５がポリシリ
コン２４に形成される。このボイド２５は、後にゲート
導体のエッジになる部分の中間にあたる部分に形成され
る。
【００３９】次に、ポリシリコン２４は、ＣＭＰ研磨を
使用して平坦化及び研磨され、ポリシリコン２４と窒化
シリコン６は、図１１に示すように、ほぼ同一平面にな
る。この研磨プロセスは、最上部の酸化シリコン層２２
と窒化シリコン層６の一部を取り除く。加えて、図１１
に示されるように、このプロセスは、ポリシリコン２４
におけるボイド２５を露出させる。
【００４０】次に、ボイド２５の底にあるゲート絶縁体
１２は、緩衝ＨＦのようなフッ素を基礎とするエッチン
グを使用して、エッチングにより取り除かれ、シリコン
層４の上部が露出される。
【００４１】チタン、タングステン、ニオブ、タンタ
ル、モリブデン、ジルコニウム、ハフニウム、バナジウ
ムそしてクロムのようなシリサイド形成金属層４１は、
ポリシリコン２４におけるギャップもしくはボイド２５
を完全に埋める構造全体の上を覆うように堆積される。
（図１２）
【００４２】チタンのような金属は、接触しているポリ
シリコンと反応して、ポリシリコン２４の上に金属シリ
サイド１６を形成する、（図１３）。チタンの場合は、
アルゴンのような不活性ガス雰囲気中で反応させること
ができる。窒化シリコン層６の上のチタンのように反応
しなかった金属は、チタン・シリサイドに適したエッチ
ング液を使用して取り除くことができる。例としては、
硫酸と過酸化水素の組み合わせが挙げられる。
【００４３】加えて、窒化物の上に形成されうる窒化チ
タンの薄い層は、このエッチング液を用いて、チタン・
シリサイドにほとんど影響を与えることなく、取り除く
ことができる。これは、ゲート・ポリシリコンが低導電
性金属によってキャップされる構造部を提供する。これ
は又、ゲート導体をＳＯＩ ＭＯＳＦＥＴへ接触させ
る。
【００４４】ゲート・ポリシリコン２４は、それから、
シリサイド層１６を介して、Ｎ＋−もしくはＰ＋−タイ
プの不純物２６を注入され、必要とされる特定タイプの
デバイスに適したゲート導体の機能を与えられる。図１
４を参照されたい。ポリシリコンは早い拡散性を示すの
で、ゲート不純物がゲート・ポリシリコン２４の上部に
達すればよい。これにより、チャネル領域がカウンター
・ドープされる可能性が小さくなる。シリサイド層１６
の厚さは、ゲート不純物注入を使用して、窒化シリコン
層６を通ってチャネル領域をカウンター・ドープするこ
となく、ソース／ドレイン拡散を形成することができる
ように、形成することができる。シリサイド層の典型的
な厚さは、およそ１００−６００Åであり、好ましく
は、およそ２００−５００Åである。ソース／ドレイン
接合の深さは、シリコン薄膜の厚さによって制限される
ので、ストラグル（straggle）は大きな問題とはならな
くる。
【００４５】窒化シリコン層６は、よく知られるよう
に、それから、ゲート導体に対する選択性エッチ液と側
壁のスペーサを使用して、取り除くことができる。も
し。必要ならば、この特定の段階において、ソース／ド
レイン注入部２７を形成することができる。さらには、
前段階において、低いドーピング密度のソース／ドレイ
ン注入が窒化シリコンを通じて行われた場合は、この段
階において、付加的な高い濃度のソース／ドレイン注入
を行うことが望ましいかもしれない。
【００４６】加えて、それが望ましいならば、窒化物が
まだ存在するときにゲート・ポリシリコンを注入する代
わりに、そのような注入は窒化シリコンが取り除かれた
後に行い、ポリシリコンとソース／ドレイン領域を同時
にドープすることができる。
【００４７】この後に、従来のミドル・オブ・ザ・ライ
ン（middle of the line （ＭＯＬ））処理とバック・
エンド・オブ・ザ・ライン（back end of the line（Ｂ
ＥＯＬ））処理を、よく知られた方法で行うことができ
る。
【００４８】以下に他の実施形態を示す。他の実施形態
において、図１１に示すように、ボイドが露出し、ボイ
ドの底部のゲート絶縁体がエッチングで取り除かれる処
理の点までは、図８−１５に示されたものと同じ方法で
行うことができる。ただし、第１のタイプの不純物がド
ープされたポリシリコン２８がドープされていないポリ
シリコン２４の代わりに用いられている点は異なる（図
１６、１７参照）。
【００４９】この段階において（図１８参照）、一つの
選択肢として、拡散障壁層２９をボイド２５の側壁に形
成することができる。これは、物質の薄膜を堆積し、そ
の後に、側壁に残っている物質のみを残す反応性イオン
・エッチングを行うことにより、形成することができ
る。適切な拡散防止層は、窒化チタンや窒化シリコン・
タンタル（ＴａＳｉＮ）のような導電性物質、あるい
は、窒化シリコンのような絶縁体を含む。この拡散防止
層は、典型的には、およそ２０−５０Åの厚さであり、
好ましくは、およそ３０−４０Åの厚さである。
【００５０】第２のタイプの不純物をドープされた第２
のポリシリコンの薄膜層３０は、それから、低温エピ・
プロセス等によって堆積される（図１９）。この層は、
およそ２０−５０Åの厚さを有し、好ましくは、およそ
３０−４０Åの厚さを有する。次に、第２タイプの高濃
度不純物がドープされたポリシリコンの第３の層３１
が、堆積される。この層は、典型的には、およそ１００
−５００Åの厚さを有し、好ましくは、およそ２００−
４００Åの厚さを有する。低温エピ堆積処理は、第２の
不純物がドープされたポリシリコンと第１タイプの不純
物がドープされたポリシリコンとの相互拡散を最小限に
するために使用される。しかし、もし、選択肢としての
拡散防止層２９が使用されているならば、拡散防止物質
はこの相互拡散を確実に防止するので、より高い堆積温
度を使用することができる。層３１のドープ・レベル
は、層３０よりも大きくなる。典型的には、層３０への
ドープ濃度は、およそ、５×１０15から５×１０17ｃｍ
-3であり、層３１は、５×１０ 19から１×１０21ｃｍ-3
である。
【００５１】次に、ポリシリコン２８は窒化シリコン層
６の上部とほぼ同一平面において平坦化され、その下の
必要とされる深さまで掘り下げられる（図２０参照）。
これは、反応性イオン・エッチングにより行うことがで
きる。
【００５２】上記に開示したような金属（好ましくはタ
ングステン、チタンもしくはニオブ）を形成するシリサ
イド層１６は、表面上に堆積され、露出したポリシリコ
ンと接触した部分で反応してシリサイド層１６を形成す
る。典型的には、このシリサイド層１６はおよそ１００
−１０００Åの厚さを有し、好ましくは、およそ３００
−６００Åの厚さを有する。
【００５３】窒化物上の反応しない金属は、それから、
シリサイドへの選択性エッチング処理によって取り除か
れる。チタンの場合は、エッチング液は、硫酸と過酸化
水素の組み合わせを含む（図２１参照）。
【００５４】ＣＶＤ酸化シリコンのような酸化シリコン
・キャップ層３２が堆積され、窒化シリコン・パッド層
６の上部とほぼ同一平面においてで平坦化される。これ
は、ゲート導体の絶縁体キャップを形成する。この処理
は、拡散へのボーダレス接触が必要とされるときに、行
われる。
【００５５】次に、窒化物パッド６は、取り除かれ、ソ
ース／ドレイン注入２７が行われる。ゲート側壁絶縁体
スペーサ３３が形成されうる（図２３）。デバイスはそ
れから、従来の処理が行われ、必要とされる構造が形成
される。
【００５６】以上の説明は、本発明の好ましい実施形態
を示したものにすぎない。本発明は、様々な他の組み合
わせや環境、もしくは変更を加えたものとして使用する
ことが可能であり、上記に記載された本発明の概念の及
ぶ範囲、そして、上記の示唆そして／あるいは関連分野
の技術や知識と同等の範囲に於いて変更を加えることが
可能である。上記に記載された実施形態は、本発明を実
施する最善の形態を説明するために示され、さらに、当
業者が本発明を、必要に応じて様々な変更を行って他の
形態に於いて利用することができることを意図して記載
されている。従って、上記の説明は本発明を、この実施
の形態に限定することを意図するものではない。
【００５７】以下に本発明のまとめとして記載する。 （１）活性ＦＥＴボディ・デバイスであって、ゲート
と、ボディ領域と、前記ゲートと前記ボディ領域との間
の電気的接続とを有する活性ＦＥＴ領域を備え、前記電
気的接続は、本質的に前記ＦＥＴの幅全体に及ぶことを
特徴とする、活性ＦＥＴボディ・デバイス。 （２）前記活性ＦＥＴボディ・デバイスはさらに、ＳＯ
Ｉ基板を有することを特徴とする、（１）に記載の活性
ＦＥＴボディ・デバイス。 （３）前記電気的接続は、前記ゲートのエッジに対し
て、自己整合的に形成されることを特徴とする、（１）
又は（２）に記載の活性ＦＥＴボディ・デバイス。 （４）前記デバイスは、ＳＯＩ ＤＲＡＭアレイデバイ
ス、論理デバイスもしくはドライバー・デバイスである
ことを特徴とする、（１）、（２）、又は（３）に記載
の活性ＦＥＴボディ・デバイス。 （５）前記活性ＦＥＴボディ・デバイスはさらに、前記
ゲートの上部に位置し、前記ゲートのキャップとして機
能する金属シリサイドと二酸化シリコンの構造部を有す
ることを特徴とする、（１）、（２）、（３）又は
（４）に記載の活性ＦＥＴボディ・デバイス。 （６）前記ゲートはドープされたポリシリコンであるこ
とを特徴とする、（１）、（２）、（３）、（４）又は
（５）に記載の活性ＦＥＴボディ・デバイス。 （７）前記電気的接続の長さは、およそ２００Åもしく
はそれ以下であることを特徴とする、（１）、（２）、
（３）、（４）、（５）、又は（６）に記載の活性ＦＥ
Ｔボディ・デバイス。 （８）活性ＦＥＴボディ・デバイスであって、ゲート
と、ボディ領域と、前記ゲートと前記ボディ領域との間
の電気的接続とを有する活性ＦＥＴ領域を備え、前記電
気的接続は、本質的に前記ＦＥＴの幅全体に及ぶ活性Ｆ
ＥＴボディ・デバイスを製造する、活性ＦＥＴボディ・
デバイス製造方法であって、半導体基板と活性デバイス
領域と分離領域とを有する構造部を形成するステップ
と、前記基板に絶縁パッド構造部を形成するステップ
と、前記パッド構造部に、前記基板に達する開口部を形
成し、ゲート・コンタクトの形状を画定するステップ
と、犠牲酸化物層を形成するステップと、Ｖｔの調整の
ためにドープ剤を注入するステップと、前記犠牲酸化物
層を取り除き、ゲート絶縁体層を形成するステップと、
ドープされたポリシリコン層を堆積し、前記ドープされ
たポリシリコン層をエッチングして、前記パッド構造部
の前記開口部の側壁に、ドープされたポリシリコンのス
ペーサを形成するステップと、導電性拡散防止物質、ド
ープされたアモルファス・シリコンそしてドープされた
ポリシリコンから構成されるグループから選択された物
質のコンフォーマル層を堆積するステップと、金属シリ
サイドとシリサイド形成金属から構成されるグループか
ら選択された少なくとも一つの物質を堆積し、前記物質
が前記シリサイド形成金属である場合は、前記シリサド
形成金属とポリシリコンもしくはアモルファス・シリコ
ンがその接触部で反応し、前記ポリシリコンもしくは前
記アモルファス・シリコン上に金属シリサイドを形成す
るステップと、前記金属シリサイドを、前記パッド構造
部の上部とほぼ同一平面において平坦化し、前記導電性
拡散防止物質によって画定される開口部を埋めるステッ
プと、前記パッド構造部によって保護されていない前記
ドープされたポリシリコンと導電性拡散防止物質と金属
シリサイドの一部をエッチングするステップと、前記パ
ッド構造部を取り除くステップと、ソース領域とドレイ
ン領域を注入するステップと、を有する、活性ＦＥＴボ
ディ・デバイス製造方法。 （９）前記絶縁パッド構造部は、窒化シリコン層を有す
ることを特徴とする、（８）に記載の活性ＦＥＴボディ
・デバイス製造方法。 （１０）前記コンフォーマル層は、ドープされたポリシ
リコンを含むことを特徴とする、（８）又は（９）に記
載の活性ＦＥＴボディ・デバイス製造方法。 （１１）前記コンフォーマル層は、ドープされた上層の
ポリシリコン層と、前記上層のポリシリコン層よりも下
層に形成され、ドープされた下層のポリシリコン層とを
有し、前記上層のポリシリコン層のドープ濃度は前記下
層のポリシリコン層のドープ濃度よりも大きいことを特
徴とする、（１０）に記載の活性ＦＥＴボディ・デバイ
ス製造方法。 （１２）前記活性ＦＥＴボディ・デバイス製造方法は、
さらに、前記ゲート導体の上に二酸化シリコンキャップ
を形成するステップを有することを特徴とする、
（８）、（９）、（１０）又は（１１）に記載の活性Ｆ
ＥＴボディ・デバイス製造方法。 （１３）前記二酸化シリコンキャップは、前記パッド構
造部を取り除く前に形成され、ＣＶＤ酸化シリコン層の
堆積と、それを前記分離パッドの上部とほぼ同一平面に
おいて平坦化するステップとを含む、（１２）に記載の
活性ＦＥＴボディ・デバイス製造方法。 （１４）ボーダレス・ビット・ライン・コンタクトを形
成するためにランディング・パッドを形成し、コンタク
ト・スタッドを形成し、配線レベルを画定するステップ
をさらに含む、（８）、（９）、（１０）、（１１）、
（１２）又は（１３）に記載の活性ＦＥＴボディ・デバ
イス製造方法。 （１５）前記電気的接続は、およそ２００Å以下である
ことを特徴とする、（８）、（９）、（１０）、（１
１）、（１２）、（１３）又は（１４）に記載の活性Ｆ
ＥＴボディ・デバイス製造方法 （１６）活性ＦＥＴボディ・デバイスであって、ゲート
とボディ領域と、前記ゲートと、前記ボディ領域との間
の電気的接続とを有する活性ＦＥＴ領域を備え、前記電
気的接続は、本質的に前記ＦＥＴの幅全体に及ぶ、活性
ＦＥＴボディ・デバイスを製造する、活性ＦＥＴボディ
・デバイス製造方法であって、半導体基板と活性デバイ
ス領域と分離領域とを有する構造部を形成するステップ
と、前記基板に絶縁体パッド構造部を形成するステップ
と、前記パッド構造部の上部に、接触する前記パッド構
造部の物質とは異なる絶縁体層を形成し、前記絶縁体層
と前記パッド構造部に前記基板に達するまでの開口部を
形成し、ゲート・コンタクトの形状を画定するステップ
と、犠牲酸化物層を形成するステップと、Ｖｔの調整の
ためにドープ剤を注入するステップと、前記絶縁体層が
前記パッド構造部にかかるように、前記絶縁パッド構造
部の側壁の一部をエッチングするステップと、前記犠牲
酸化物層を取り除くステップと、ゲート絶縁体層を形成
するステップと、ドープされていないポリシリコン層を
堆積して前記絶縁パッド構造部の開口部を埋め、前記ド
ープされていないポリシリコン層にボイドを形成するス
テップと、前記ポリシリコン層を平坦化及び研磨して、
前記絶縁パッド構造部とほぼ同一平面になるようにし、
前記ボイドを露出させるステップと、前記ボイドの底部
にあるゲート絶縁体を取り除き、下層の前記基板の上面
を露出させるステップと、前記構造部の上にシリサイド
形成金属の層を堆積し、前記ボイドを埋めるステップ
と、前記金属と前記金属に接するドープされていないポ
リシリコンを反応させ、前記ポリシリコン領域の上に金
属シリサイド層を形成するステップと、反応していない
シリサイド形成金属を選択的に取り除くステップと、前
記ポリシリコンにドープしてゲート導体を形成するステ
ップと、ソース領域とドレイン領域を形成するステップ
と、を有する、活性ＦＥＴボディ・デバイス製造方法。 （１７）前記絶縁パッド構造部は、熱的に成長した二酸
化シリコンの層と窒化シリコンの最上層を有することを
特徴とする、（１６）に記載の活性ＦＥＴボディ・デバ
イス製造方法。 （１８）前記パッド構造部上の絶縁層は、酸化シリコン
であることを特徴とする（１６）に記載の活性ＦＥＴボ
ディ・デバイス製造方法。 （１９）前記活性ＦＥＴボディ・デバイス製造方法はさ
らに、前記絶縁層が前記パッド構造部にかかるように、
前記絶縁パッド構造部の側壁の一部をりん酸溶液でエッ
チングするステップを含む、（１６）、（１７）又は
（１８）に記載の活性ＦＥＴボディ・デバイス製造方
法。 （２０）前記ボイドは、前記ゲート導体のエッジの中間
に位置することを特徴とする、（１６）、（１７）、
（１８）又は（１９）に記載の活性ＦＥＴボディ・デバ
イス製造方法。 （２１）前記シリサイド形成金属はチタンを含むことを
特徴とする、（１６）、（１７）、（１８）、（１９）
又は（２０）に記載の活性ＦＥＴボディ・デバイス製造
方法。 （２２）反応しないチタンは、硫酸と過酸化水素の組み
合わせを用いてエッチングされることを特徴とする、
（１６）、（１７）、（１８）、（１９）、（２０）又
は（２１）に記載の活性ＦＥＴボディ・デバイス製造方
法。 （２３）前記活性ＦＥＴボディ・デバイス製造方法はさ
らに、反応しないシリサイド形成金属を取り除いた後
に、前記絶縁パッド構造部を取り除くステップを含む、
（１６）、（１７）、（１８）、（１９）、（２０）、
（２１）又は（２２）に記載の活性ＦＥＴボディ・デバ
イス製造方法。 （２４）前記絶縁パッド構造部は前記ポリシリコンにド
ープした後に取り除かれる、（１６）、（１７）、（１
８）、（１９）、（２０）、（２１）、（２２）又は
（２３）に記載の活性ＦＥＴボディ・デバイス製造方
法。 （２５）前記絶縁パッド構造部は前記ポリシリコンにド
ープする前に取り除かれる、（１６）、（１７）、（１
８）、（１９）、（２０）、（２１）、（２２）又は
（２３）に記載の活性ＦＥＴボディ・デバイス製造方
法。 （２６）前記電気的接続の長さは、およそ２００Å以下
であることを特徴とする、（１６）、（１７）、（１
８）、（１９）、（２０）、（２１）、（２２）、（２
３）又は（２４）に記載の活性ＦＥＴボディ・デバイス
製造方法。 （２７）活性ＦＥＴボディ・デバイスであって、ゲート
と、ボディ領域と、前記ゲートと前記ボディ領域との間
の電気的接続とを有する活性ＦＥＴ領域を備え、前記電
気的接続は、本質的に前記ＦＥＴの幅全体に及ぶ、活性
ＦＥＴボディ・デバイスを製造する、活性ＦＥＴボディ
・デバイス製造方法であって、半導体基板と活性デバイ
ス領域と分離領域を有する構造部を形成するステップ
と、前記基板に絶縁体パッド構造部を形成するステップ
と、前記パッド構造部の上部に、接触する前記パッド構
造部の物質とは異なる絶縁体層を形成するステップと、
前記絶縁体層と前記パッド構造部に前記基板に達するま
での開口部を形成し、ゲート・コンタクトの形状を画定
するステップと、犠牲酸化物層を形成するステップと、
Ｖｔの調整のためにドープ剤を注入するステップと、前
記絶縁体層が前記パッド構造部にかかるように、前記絶
縁パッド構造部の側壁の一部をエッチングするステップ
と、前記犠牲酸化物層を取り除くステップと、ゲート絶
縁体層を形成するステップと、第１のタイプの不純物が
ドープされた第１のポリシリコン層を堆積して前記絶縁
パッド構造部の前記開口部を埋め、前記ポリシリコン層
にボイドを形成するステップと、前記第１のポリシリコ
ン層を平坦化及び研磨して、前記絶縁パッド構造部とほ
ぼ同一平面になるようにし、前記ボイドを露出させるス
テップと、前記ボイドの底部にあるゲート絶縁体を取り
除き、下層の前記基板の上面を露出させるステップと、
前記第１のタイプの不純物とは異なる第２のタイプの不
純物をドープされた、第２のポリシリコンの薄膜を堆積
するステップと、前記第１のタイプの不純物とは異なる
第２のタイプの不純物をドープされ、前記第２のポリシ
リコンの薄膜よりも高濃度の第２のタイプの不純物をド
ープされた、第３のポリシリコン層を堆積しするステッ
プと、前記第２及び第３のポリシリコンを平坦化及び研
磨し、前記絶縁パッド構造部とほぼ同一平面にし、さら
に当該第２及び第３のポリシリコンを前記絶縁パッド構
造部の上面よりも下まで掘り下げるステップと、前記構
造部の上にシリサイド形成金属の層を堆積するステップ
と、前記金属と、前記金属と接触するポリシリコンとを
反応させ、当該ポリシリコン領域の上に金属シリサイド
を形成するステップと、反応しないシリサイド形成金属
を選択的に取り除くステップと、ソース領域とドレイン
領域を形成するステップと、を有する、活性ＦＥＴボデ
ィ・デバイス製造方法。 （２８）前記絶縁パッド構造部は、熱的に成長した二酸
化シリコンの層と窒化シリコンの最上層を有することを
特徴とする、（２７）に記載の活性ＦＥＴボディ・デバ
イス製造方法。 （２９）前記パッド構造部上の絶縁層は二酸化シリコン
であることを特徴とする、（２７）に記載の活性ＦＥＴ
ボディ・デバイス製造方法。 （３０）前記活性ＦＥＴボディ・デバイス製造方法はさ
らに、前記絶縁層が前記パッド構造部にかかるように、
前記絶縁パッド構造部の側壁の一部をりん酸溶液でエッ
チングするステップを含む、（２７）、（２８）又は
（２９）に記載の活性ＦＥＴボディ・デバイス製造方
法。 （３１）前記シリサイド形成金属はチタンもしくはタン
タルであることを特徴とする、（２７）、（２８）、
（２９）又は（３０）に記載の活性ＦＥＴボディ・デバ
イス製造方法。 （３２）前記活性ＦＥＴボディ・デバイス製造方法はさ
らに、前記ボイドの側壁に拡散障壁層を形成するステッ
プを有することを特徴とする、（２７）、（２８）、
（２９）、（３０）又は（３１）に記載の活性ＦＥＴボ
ディ・デバイス製造方法。 （３３） 前記拡散障壁層は、ＴｉＮ，ＴａＳｉＮ，Ｓ
ｉＮで構成されるグループから選択されることを特徴と
する、（３２）に記載の活性ＦＥＴボディ・デバイス製
造方法。 （３４）前記シリサイド形成金属はタングステンもしく
はチタンであることを特徴とする、（３３）に記載の活
性ＦＥＴボディ・デバイス製造方法。 （３５）前記活性ＦＥＴボディ・デバイス製造方法はさ
らに、反応しないシリサイド形成金属を選択的に取り除
いた後に二酸化シリコンの層を堆積し、前記二酸化シリ
コンの層を前記絶縁パッド構造部の上部とほぼ同一平面
において平坦化するステップを有することを特徴とす
る、（２７）、（２８）、（２９）、（３０）、（３
１）、（３２）、（３３）又は（３４）に記載の活性Ｆ
ＥＴボディ・デバイス製造方法。 （３６）前記活性ＦＥＴボディ・デバイス製造方法はさ
らに、前記反応しないシリサイド形成金属を選択的に取
り除いた後に、前記絶縁パッド構造部を取り除くステッ
プを含むことを特徴とする、（２７）、（２８）、（２
９）、（３０）、（３１）、（３２）、（３３）又は
（３４）に記載の活性ＦＥＴボディ・デバイス製造方
法。 （３７）前記活性ＦＥＴボディ・デバイス製造方はさら
に、前記ゲートの側壁に絶縁スペーサを形成するステッ
プを有する、（２７）、（２８）、（２９）、（３
０）、（３１）、（３２）、（３３）、（３４）、（３
５）又は（３６）に記載の活性ＦＥＴボディ・デバイス
製造方法。 （３８）前記電気的接続はおよそ２００Åもしくはそれ
以下であることを特徴とする、（２７）、（２８）、
（２９）、（３０）、（３１）、（３２）、（３３）、
（３４）、（３５）、（３６）又は（３７）に記載の活
性ＦＥＴボディ・デバイス製造方法。
【図面の簡単な説明】
【図１】実施の形態にかかる構造部の製造における一段
階を示す概略図である。
【図２】実施の形態にかかる構造部の製造における一段
階を示す概略図である。
【図３】実施の形態にかかる構造部の製造における一段
階を示す概略図である。
【図４】実施の形態にかかる構造部の製造における一段
階を示す概略図である。
【図５】実施の形態にかかる構造部の製造における一段
階を示す概略図である。
【図６】実施の形態にかかる構造部の製造における一段
階を示す概略図である。
【図７】実施の形態にかかる構造と従来技術におけるＩ
ｄ−Ｖｇ特性を比較する図である。
【図８】実施の形態にかかる構造部の製造における一段
階を示す概略図である。
【図９】実施の形態にかかる構造部の製造における一段
階を示す概略図である。
【図１０】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図１１】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図１２】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図１３】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図１４】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図１５】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図１６】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図１７】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図１８】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図１９】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図２０】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図２１】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図２２】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図２３】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【符号の説明】
１ ＳＯＩ基板、２ シリコン基板、３ 二酸化シリコ
ン層、４単結晶シリコン薄膜、５ 二酸化シリコン層、
６ 窒化シリコン層、７ 絶縁体、８ ポリシリコン、
９ 浅いトレンチ分離、１０ 開口部、１２ ゲート絶
縁体層、１３ スペーサ、１５ コンフォーマル層、１
６ 金属シリサイド層、１７ ＣＶＤ二酸化シリコンの
層、１８ 絶縁体スペーサ、１９ 酸化シリコン層、２
１ ポリシリコン、２２ 酸化シリコン、２３ 側壁
部、２４ ポリシリコン、２５ ボイド、２６ 不純
物、２７ ソース／ドレイン注入部、２８ 第１のタイ
プの不純物がドープされたポリシリコン層、２９ 拡散
障壁層、３０第２のタイプの不純物がドープされた第２
のポリシリコン層、３１ 第２のタイプの不純物がドー
プされた第３のポリシリコン層、３２ 酸化シリコン・
キャップ層、３３ ゲート側壁絶縁体スペーサ、
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２２ (72)発明者 クロード・エル・バーチン アメリカ合衆国05403バーモント州サウ ス・バーリントン、ファズント・ウェイ33 (72)発明者 ジェフリー・ピー・ガンビーノ アメリカ合衆国06755コネチカット州ガイ ロードヴィレ、ウィバタック・ロード12 (72)発明者 ルイス・ルーチェン・シュ アメリカ合衆国12524ニューヨーク州フィ ッシュキル、クロスバイ・コート７ (72)発明者 ジャック・アラン・マンデルマン アメリカ合衆国12582ニューヨーク州スト ームヴィレ、ジャミー・レーン５

Claims (38)

    【特許請求の範囲】
  1. 【請求項１】 活性ＦＥＴボディ・デバイスであって、 ゲートと、ボディ領域と、前記ゲートと前記ボディ領域
    との間の電気的接続とを有する活性ＦＥＴ領域を備え、 前記電気的接続は、本質的に前記ＦＥＴの幅全体に及ぶ
    ことを特徴とする、活性ＦＥＴボディ・デバイス。
  2. 【請求項２】 前記活性ＦＥＴボディ・デバイスはさら
    に、ＳＯＩ基板を有することを特徴とする、請求項１に
    記載の活性ＦＥＴボディ・デバイス。
  3. 【請求項３】 前記電気的接続は、前記ゲートのエッジ
    に対して、自己整合的に形成されることを特徴とする、
    請求項１又は２に記載の活性ＦＥＴボディ・デバイス。
  4. 【請求項４】 前記デバイスは、ＳＯＩ ＤＲＡＭアレ
    イデバイス、論理デバイスもしくはドライバー・デバイ
    スであることを特徴とする、請求項１、２、又は３に記
    載の活性ＦＥＴボディ・デバイス。
  5. 【請求項５】 前記活性ＦＥＴボディ・デバイスはさら
    に、前記ゲートの上部に位置し、前記ゲートのキャップ
    として機能する金属シリサイドと二酸化シリコンの構造
    部を有することを特徴とする、請求項１、２、３又は４
    に記載の活性ＦＥＴボディ・デバイス。
  6. 【請求項６】 前記ゲートはドープされたポリシリコン
    であることを特徴とする、請求項１、２、３、４又は５
    に記載の活性ＦＥＴボディ・デバイス。
  7. 【請求項７】 前記電気的接続の長さは、およそ２００
    Åもしくはそれ以下であることを特徴とする、請求項
    １、２、３、４、５、又は６に記載の活性ＦＥＴボディ
    ・デバイス。
  8. 【請求項８】 活性ＦＥＴボディ・デバイスであって、 ゲートと、ボディ領域と、前記ゲートと前記ボディ領域
    との間の電気的接続とを有する活性ＦＥＴ領域を備え、 前記電気的接続は、本質的に前記ＦＥＴの幅全体に及ぶ
    活性ＦＥＴボディ・デバイスを製造する、活性ＦＥＴボ
    ディ・デバイス製造方法であって、 半導体基板と活性デバイス領域と分離領域とを有する構
    造部を形成するステップと、 前記基板に絶縁パッド構造部を形成するステップと、 前記パッド構造部に、前記基板に達する開口部を形成
    し、ゲート・コンタクトの形状を画定するステップと、 犠牲酸化物層を形成するステップと、 Ｖｔの調整のためにドープ剤を注入するステップと、 前記犠牲酸化物層を取り除き、ゲート絶縁体層を形成す
    るステップと、 ドープされたポリシリコン層を堆積し、前記ドープされ
    たポリシリコン層をエッチングして、前記パッド構造部
    の前記開口部の側壁に、ドープされたポリシリコンのス
    ペーサを形成するステップと、 導電性拡散防止物質、ドープされたアモルファス・シリ
    コンそしてドープされたポリシリコンから構成されるグ
    ループから選択された物質のコンフォーマル層を堆積す
    るステップと、 金属シリサイドとシリサイド形成金属から構成されるグ
    ループから選択された少なくとも一つの物質を堆積し、
    前記物質が前記シリサイド形成金属である場合は、前記
    シリサド形成金属とポリシリコンもしくはアモルファス
    ・シリコンがその接触部で反応し、前記ポリシリコンも
    しくは前記アモルファス・シリコン上に金属シリサイド
    を形成するステップと、 前記金属シリサイドを、前記パッド構造部の上部とほぼ
    同一平面において平坦化し、前記導電性拡散防止物質に
    よって画定される開口部を埋めるステップと、 前記パッド構造部によって保護されていない前記ドープ
    されたポリシリコンと導電性拡散防止物質と金属シリサ
    イドの一部をエッチングするステップと、 前記パッド構造部を取り除くステップと、 ソース領域とドレイン領域を注入するステップと、 を有する、活性ＦＥＴボディ・デバイス製造方法。
  9. 【請求項９】 前記絶縁パッド構造部は、窒化シリコン
    層を有することを特徴とする、請求項８に記載の活性Ｆ
    ＥＴボディ・デバイス製造方法
  10. 【請求項１０】 前記コンフォーマル層は、ドープされ
    たポリシリコンを含むことを特徴とする、請求項８又は
    ９に記載の活性ＦＥＴボディ・デバイス製造方法
  11. 【請求項１１】 前記コンフォーマル層は、ドープされ
    た上層のポリシリコン層と、前記上層のポリシリコン層
    よりも下層に形成され、ドープされた下層のポリシリコ
    ン層とを有し、前記上層のポリシリコン層のドープ濃度
    は前記下層のポリシリコン層のドープ濃度よりも大きい
    ことを特徴とする、請求項１０に記載の活性ＦＥＴボデ
    ィ・デバイス製造方法。
  12. 【請求項１２】 前記活性ＦＥＴボディ・デバイス製造
    方法は、さらに、前記ゲート導体の上に二酸化シリコン
    キャップを形成するステップを有することを特徴とす
    る、請求項８、９、１０又は１１に記載の活性ＦＥＴボ
    ディ・デバイス製造方法。
  13. 【請求項１３】 前記二酸化シリコンキャップは、前記
    パッド構造部を取り除く前に形成され、ＣＶＤ酸化シリ
    コン層の堆積と、それを前記分離パッドの上部とほぼ同
    一平面において平坦化するステップとを含む、 請求項１２に記載の活性ＦＥＴボディ・デバイス製造方
    法。
  14. 【請求項１４】 ボーダレス・ビット・ライン・コンタ
    クトを形成するためにランディング・パッドを形成し、 コンタクト・スタッドを形成し、 配線レベルを画定するステップをさらに含む、請求項
    ８、９、１０、１１、１２又は１３に記載の、
  15. 【請求項１５】 前記電気的接続は、およそ２００Åあ
    るいはそれ以下であることを特徴とする、請求項８、
    ９、１０、１１、１２、１３又は１４に記載の性ＦＥＴ
    ボディ・デバイス製造方法。
  16. 【請求項１６】 活性ＦＥＴボディ・デバイスであっ
    て、 ゲートとボディ領域と、前記ゲートと、前記ボディ領域
    との間の電気的接続とを有する活性ＦＥＴ領域を備え、 前記電気的接続は、本質的に前記ＦＥＴの幅全体に及
    ぶ、活性ＦＥＴボディ・デバイスを製造する、活性ＦＥ
    Ｔボディ・デバイス製造方法であって、 半導体基板と活性デバイス領域と分離領域とを有する構
    造部を形成するステップと、 前記基板に絶縁体パッド構造部を形成するステップと、 前記パッド構造部の上部に、接触する前記パッド構造部
    の物質とは異なる絶縁体層を形成し、 前記絶縁体層と前記パッド構造部に前記基板に達するま
    での開口部を形成し、ゲート・コンタクトの形状を画定
    するステップと、 犠牲酸化物層を形成するステップと、 Ｖｔの調整のためにドープ剤を注入するステップと、 前記絶縁体層が前記パッド構造部にかかるように、前記
    絶縁パッド構造部の側壁の一部をエッチングするステッ
    プと、 前記犠牲酸化物層を取り除くステップと、 ゲート絶縁体層を形成するステップと、 ドープされていないポリシリコン層を堆積して前記絶縁
    パッド構造部の開口部を埋め、前記ドープされていない
    ポリシリコン層にボイドを形成するステップと、 前記ポリシリコン層を平坦化及び研磨して、前記絶縁パ
    ッド構造部とほぼ同一平面になるようにし、前記ボイド
    を露出させるステップと、 前記ボイドの底部にあるゲート絶縁体を取り除き、下層
    の前記基板の上面を露出させるステップと、 前記構造部の上にシリサイド形成金属の層を堆積し、前
    記ボイドを埋めるステップと、 前記金属と前記金属に接するドープされていないポリシ
    リコンを反応させ、前記ポリシリコン領域の上に金属シ
    リサイド層を形成するステップと、 反応していないシリサイド形成金属を選択的に取り除く
    ステップと、 前記ポリシリコンにドープしてゲート導体を形成するス
    テップと、 ソース領域とドレイン領域を形成するステップと、 を有する、活性ＦＥＴボディ・デバイス製造方法。
  17. 【請求項１７】 前記絶縁パッド構造部は、熱的に成長
    した二酸化シリコンの層と窒化シリコンの最上層を有す
    ることを特徴とする、請求項１６に記載の活性ＦＥＴボ
    ディ・デバイス製造方法。
  18. 【請求項１８】 前記パッド構造部上の絶縁層は、酸化
    シリコンであることを特徴とする請求項１６に記載の活
    性ＦＥＴボディ・デバイス製造方法。
  19. 【請求項１９】 前記活性ＦＥＴボディ・デバイス製造
    方法はさらに、前記絶縁層が前記パッド構造部にかかる
    ように、前記絶縁パッド構造部の側壁の一部をりん酸溶
    液でエッチングするステップを含む、請求項１６、１７
    又は１８に記載の活性ＦＥＴボディ・デバイス製造方
    法。
  20. 【請求項２０】 前記ボイドは、前記ゲート導体のエッ
    ジの中間に位置することを特徴とする、請求項１６、１
    ７、１８又は１９に記載の活性ＦＥＴボディ・デバイス
    製造方法。
  21. 【請求項２１】 前記シリサイド形成金属はチタンを含
    むことを特徴とする、請求項１６、１７、１８、１９又
    は２０に記載の活性ＦＥＴボディ・デバイス製造方法。
  22. 【請求項２２】 反応しないチタンは、硫酸と過酸化水
    素の組み合わせを用いてエッチングされることを特徴と
    する、請求項１６、１７、１８、１９、２０又は２１に
    記載の活性ＦＥＴボディ・デバイス製造方法。
  23. 【請求項２３】 前記活性ＦＥＴボディ・デバイス製造
    方法はさらに、反応しないシリサイド形成金属を取り除
    いた後に、前記絶縁パッド構造部を取り除くステップを
    含む、請求項１６、１７、１８、１９、２０、２１又は
    ２２に記載の活性ＦＥＴボディ・デバイス製造方法。
  24. 【請求項２４】 前記絶縁パッド構造部は前記ポリシリ
    コンにドープした後に取り除かれる、請求項１６、１
    ７、１８、１９、２０、２１、２２又は２３に記載の活
    性ＦＥＴボディ・デバイス製造方法。
  25. 【請求項２５】 前記絶縁パッド構造部は前記ポリシリ
    コンにドープする前に取り除かれる、請求項１６、１
    ７、１８、１９、２０、２１、２２又は２３に記載の活
    性ＦＥＴボディ・デバイス製造方法。
  26. 【請求項２６】 前記電気的接続の長さは、およそ２０
    ０Å以下であることを特徴とする、、請求項１６、１
    ７、１８、１９、２０、２１、２２、２３又は２４に記
    載の活性ＦＥＴボディ・デバイス製造方法。
  27. 【請求項２７】 活性ＦＥＴボディ・デバイスであっ
    て、 ゲートと、ボディ領域と、前記ゲートと前記ボディ領域
    との間の電気的接続とを有する活性ＦＥＴ領域を備え、 前記電気的接続は、本質的に前記ＦＥＴの幅全体に及
    ぶ、活性ＦＥＴボディ・デバイスを製造する、活性ＦＥ
    Ｔボディ・デバイス製造方法であって、 半導体基板と活性デバイス領域と分離領域を有する構造
    部を形成するステップと、 前記基板に絶縁体パッド構造部を形成するステップと、 前記パッド構造部の上部に、接触する前記パッド構造部
    の物質とは異なる絶縁体層を形成するステップと、 前記絶縁体層と前記パッド構造部に前記基板に達するま
    での開口部を形成し、ゲート・コンタクトの形状を画定
    するステップと、 犠牲酸化物層を形成するステップと、 Ｖｔの調整のためにドープ剤を注入するステップと、 前記絶縁体層が前記パッド構造部にかかるように、前記
    絶縁パッド構造部の側壁の一部をエッチングするステッ
    プと、 前記犠牲酸化物層を取り除くステップと、 ゲート絶縁体層を形成するステップと、 第１のタイプの不純物がドープされた第１のポリシリコ
    ン層を堆積して前記絶縁パッド構造部の前記開口部を埋
    め、前記ポリシリコン層にボイドを形成するステップ
    と、 前記第１のポリシリコン層を平坦化及び研磨して、前記
    絶縁パッド構造部とほぼ同一平面になるようにし、前記
    ボイドを露出させるステップと、 前記ボイドの底部にあるゲート絶縁体を取り除き、下層
    の前記基板の上面を露出させるステップと、 前記第１のタイプの不純物とは異なる第２のタイプの不
    純物をドープされた、第２のポリシリコンの薄膜を堆積
    するステップと、 前記第１のタイプの不純物とは異なる第２のタイプの不
    純物をドープされ、前記第２のポリシリコンの薄膜より
    も高濃度の第２のタイプの不純物をドープされた、第３
    のポリシリコン層を堆積しするステップと、 前記第２及び第３のポリシリコンを平坦化及び研磨し、
    前記絶縁パッド構造部とほぼ同一平面にし、さらに当該
    第２及び第３のポリシリコンを前記絶縁パッド構造部の
    上面よりも下まで掘り下げるステップと、 前記構造部の上にシリサイド形成金属の層を堆積するス
    テップと、 前記金属と、前記金属と接触するポリシリコンとを反応
    させ、当該ポリシリコン領域の上に金属シリサイドを形
    成するステップと、 反応しないシリサイド形成金属を選択的に取り除くステ
    ップと、 ソース領域とドレイン領域を形成するステップと、 を有する、活性ＦＥＴボディ・デバイス製造方法。
  28. 【請求項２８】 前記絶縁パッド構造部は、熱的に成長
    した二酸化シリコンの層と窒化シリコンの最上層を有す
    ることを特徴とする、請求項２７に記載の活性ＦＥＴボ
    ディ・デバイス製造方法。
  29. 【請求項２９】 前記パッド構造部上の絶縁層は二酸化
    シリコンであることを特徴とする、請求項２７に記載の
    活性ＦＥＴボディ・デバイス製造方法。
  30. 【請求項３０】 前記活性ＦＥＴボディ・デバイス製造
    方法はさらに、前記絶縁層が前記パッド構造部にかかる
    ように、前記絶縁パッド構造部の側壁の一部をりん酸溶
    液でエッチングするステップを含む、請求項２７、２８
    又は２９に記載の活性ＦＥＴボディ・デバイス製造方
    法。
  31. 【請求項３１】 前記シリサイド形成金属はチタンもし
    くはタンタルであることを特徴とする、請求項２７、２
    ８、２９又は３０に記載の活性ＦＥＴボディ・デバイス
    製造方法。
  32. 【請求項３２】 前記活性ＦＥＴボディ・デバイス製造
    方法はさらに、前記ボイドの側壁に拡散障壁層を形成す
    るステップを有することを特徴とする、請求項２７、２
    ８、２９、３０又は３１に記載の活性ＦＥＴボディ・デ
    バイス製造方法。
  33. 【請求項３３】 前記拡散障壁層は、ＴｉＮ，ＴａＳｉ
    Ｎ，ＳｉＮで構成されるグループから選択されることを
    特徴とする、請求項３２に記載の活性ＦＥＴボディ・デ
    バイス製造方法。
  34. 【請求項３４】 前記シリサイド形成金属はタングステ
    ンもしくはチタンであることを特徴とする、請求項３３
    に記載の活性ＦＥＴボディ・デバイス製造方法。
  35. 【請求項３５】 前記活性ＦＥＴボディ・デバイス製造
    方法はさらに、反応しないシリサイド形成金属を選択的
    に取り除いた後に二酸化シリコンの層を堆積し、前記二
    酸化シリコンの層を前記絶縁パッド構造部の上部とほぼ
    同一平面において平坦化するステップを有することを特
    徴とする、請求項２７、２８、２９、３０、３１、３
    ２、３３又は３４に記載の活性ＦＥＴボディ・デバイス
    製造方法。
  36. 【請求項３６】 前記活性ＦＥＴボディ・デバイス製造
    方法はさらに、前記反応しないシリサイド形成金属を選
    択的に取り除いた後に、前記絶縁パッド構造部を取り除
    くステップを含むことを特徴とする、請求項２７、２
    ８、２９、３０、３１、３２、３３又は３４に記載の活
    性ＦＥＴボディ・デバイス製造方法。
  37. 【請求項３７】 前記活性ＦＥＴボディ・デバイス製造
    方はさらに、前記ゲートの側壁に絶縁スペーサを形成す
    るステップを有する、請求項２７、２８、２９、３０、
    ３１、３２、３３、３４、３５又は３６に記載の活性Ｆ
    ＥＴボディ・デバイス製造方法。
  38. 【請求項３８】 前記電気的接続はおよそ２００Åもし
    くはそれ以下であることを特徴とする、請求項２７、２
    ８、２９、３０、３１、３２、３３、３４、３５、３６
    又は３７に記載の活性ＦＥＴボディ・デバイス製造方
    法。
JP22482799A 1998-08-11 1999-08-09 活性ｆｅｔボディ・デバイス及びその製造方法 Expired - Fee Related JP3396186B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/132599 1998-08-11
US09/132,599 US5998847A (en) 1998-08-11 1998-08-11 Low voltage active body semiconductor device

Publications (2)

Publication Number Publication Date
JP2000058861A true JP2000058861A (ja) 2000-02-25
JP3396186B2 JP3396186B2 (ja) 2003-04-14

Family

ID=22454778

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22482799A Expired - Fee Related JP3396186B2 (ja) 1998-08-11 1999-08-09 活性ｆｅｔボディ・デバイス及びその製造方法

Country Status (6)

Country Link
US (2) US5998847A (ja)
JP (1) JP3396186B2 (ja)
KR (1) KR100315839B1 (ja)
CN (1) CN1252821C (ja)
MY (1) MY116040A (ja)
SG (1) SG77263A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100722112B1 (ko) * 2005-12-09 2007-05-25 삼성에스디아이 주식회사 박막 트랜지스터 및 그의 제조방법
KR100729055B1 (ko) * 2005-11-29 2007-06-14 삼성에스디아이 주식회사 박막 트랜지스터 및 그 제조 방법
KR100729054B1 (ko) * 2005-11-16 2007-06-14 삼성에스디아이 주식회사 박막 트랜지스터 및 그 제조 방법
US7868327B2 (en) 2005-11-16 2011-01-11 Samsung Mobile Display Co., Ltd. Thin film transistor and method of manufacturing the same
CN104251751A (zh) * 2014-09-26 2014-12-31 中国科学院半导体研究所 一种多感官集成的电子皮肤及其制造方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3568385B2 (ja) * 1998-03-16 2004-09-22 沖電気工業株式会社 半導体装置の製造方法
JP4540142B2 (ja) * 1999-01-19 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2000311871A (ja) * 1999-04-27 2000-11-07 Nec Corp 半導体装置の製造方法
JP2000332242A (ja) * 1999-05-21 2000-11-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6221767B1 (en) * 1999-10-28 2001-04-24 United Microelectronics Corp. Method of fabricating a silicide landing pad
US6429056B1 (en) * 1999-11-22 2002-08-06 International Business Machines Corporation Dynamic threshold voltage devices with low gate to substrate resistance
US6555446B1 (en) * 1999-12-10 2003-04-29 Texas Instruments Incorporated Body contact silicon-on-insulator transistor and method
US6433371B1 (en) * 2000-01-29 2002-08-13 Advanced Micro Devices, Inc. Controlled gate length and gate profile semiconductor device
US6635552B1 (en) 2000-06-12 2003-10-21 Micron Technology, Inc. Methods of forming semiconductor constructions
TW509984B (en) * 2000-07-24 2002-11-11 United Microelectronics Corp Manufacture method of metal silicide
TW501227B (en) * 2000-08-11 2002-09-01 Samsung Electronics Co Ltd SOI MOSFET having body contact for preventing floating body effect and method of fabricating the same
DE10041748A1 (de) * 2000-08-27 2002-03-14 Infineon Technologies Ag SOI-Substrat sowie darin ausgebildete Halbleiterschaltung und dazugehörige Herstellungsverfahren
US6583460B1 (en) * 2000-08-29 2003-06-24 Micron Technology, Inc. Method of forming a metal to polysilicon contact in oxygen environment
US6429070B1 (en) * 2000-08-30 2002-08-06 Micron Technology, Inc. DRAM cell constructions, and methods of forming DRAM cells
US6448131B1 (en) * 2001-08-14 2002-09-10 International Business Machines Corporation Method for increasing the capacitance of a trench capacitor
KR20030070652A (ko) * 2002-02-26 2003-09-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100483564B1 (ko) * 2002-05-14 2005-04-15 재단법인서울대학교산학협력재단 전계 효과 트랜지스터 및 그의 제조 방법
US6869853B1 (en) 2002-12-18 2005-03-22 Cypress Semiconductor Corporation Fabrication of a bipolar transistor using a sacrificial emitter
US6803611B2 (en) * 2003-01-03 2004-10-12 Texas Instruments Incorporated Use of indium to define work function of p-type doped polysilicon
US6964897B2 (en) * 2003-06-09 2005-11-15 International Business Machines Corporation SOI trench capacitor cell incorporating a low-leakage floating body array transistor
KR100543004B1 (ko) * 2003-09-18 2006-01-20 삼성에스디아이 주식회사 평판표시장치
KR100574358B1 (ko) * 2003-12-29 2006-04-27 삼성전자주식회사 반도체 장치 및 그 제조방법
US7611943B2 (en) * 2004-10-20 2009-11-03 Texas Instruments Incorporated Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation
US7929343B2 (en) 2009-04-07 2011-04-19 Micron Technology, Inc. Methods, devices, and systems relating to memory cells having a floating body
US8148780B2 (en) * 2009-03-24 2012-04-03 Micron Technology, Inc. Devices and systems relating to a memory cell having a floating body
US9240354B2 (en) * 2012-11-14 2016-01-19 Globalfoundries Inc. Semiconductor device having diffusion barrier to reduce back channel leakage
CN107611168B (zh) * 2017-08-24 2020-07-10 长江存储科技有限责任公司 一种消除体效应中窄沟道效应影响的mos器件结构

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4359816A (en) * 1980-07-08 1982-11-23 International Business Machines Corporation Self-aligned metal process for field effect transistor integrated circuits
US4716131A (en) * 1983-11-28 1987-12-29 Nec Corporation Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film
JPS6293977A (ja) * 1985-10-21 1987-04-30 Seiko Epson Corp 固体撮像装置
JPH02302044A (ja) * 1989-05-16 1990-12-14 Fujitsu Ltd 半導体装置の製造方法
KR940010564B1 (ko) * 1991-10-10 1994-10-24 금성일렉트론 주식회사 전계효과 트랜지스터 및 그 제조방법
JPH05343669A (ja) * 1992-06-08 1993-12-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR0161380B1 (ko) * 1994-12-28 1998-12-01 김광호 반도체장치의 트랜지스터 및 그 제조방법
US5714393A (en) * 1996-12-09 1998-02-03 Motorola, Inc. Diode-connected semiconductor device and method of manufacture
US6025232A (en) * 1997-11-12 2000-02-15 Micron Technology, Inc. Methods of forming field effect transistors and related field effect transistor constructions

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100729054B1 (ko) * 2005-11-16 2007-06-14 삼성에스디아이 주식회사 박막 트랜지스터 및 그 제조 방법
US7868327B2 (en) 2005-11-16 2011-01-11 Samsung Mobile Display Co., Ltd. Thin film transistor and method of manufacturing the same
KR100729055B1 (ko) * 2005-11-29 2007-06-14 삼성에스디아이 주식회사 박막 트랜지스터 및 그 제조 방법
KR100722112B1 (ko) * 2005-12-09 2007-05-25 삼성에스디아이 주식회사 박막 트랜지스터 및 그의 제조방법
CN104251751A (zh) * 2014-09-26 2014-12-31 中国科学院半导体研究所 一种多感官集成的电子皮肤及其制造方法

Also Published As

Publication number Publication date
KR100315839B1 (ko) 2001-12-12
CN1244733A (zh) 2000-02-16
MY116040A (en) 2003-10-31
US5998847A (en) 1999-12-07
US6136655A (en) 2000-10-24
SG77263A1 (en) 2000-12-19
JP3396186B2 (ja) 2003-04-14
KR20000016924A (ko) 2000-03-25
CN1252821C (zh) 2006-04-19

Similar Documents

Publication Publication Date Title
JP3396186B2 (ja) 活性ｆｅｔボディ・デバイス及びその製造方法
US6441435B1 (en) SOI device with wrap-around contact to underside of body, and method of making
US6479866B1 (en) SOI device with self-aligned selective damage implant, and method
US7696032B2 (en) Semiconductor device including a crystal semiconductor layer, its fabrication and its operation
US5698869A (en) Insulated-gate transistor having narrow-bandgap-source
US6770535B2 (en) Semiconductor integrated circuit device and process for manufacturing the same
JP3963970B2 (ja) Ｄｒａｍセルおよびその形成方法
US6372559B1 (en) Method for self-aligned vertical double-gate MOSFET
US7052958B1 (en) FinFET CMOS with NVRAM capability
US5811283A (en) Silicon on insulator (SOI) dram cell structure and process
US6091076A (en) Quantum WELL MOS transistor and methods for making same
US7235468B1 (en) FinFET device with reduced DIBL
US20070184611A1 (en) Semiconductor device having two different operation modes employing an asymmetrical buried insulating layer and method for fabricating the same
JP3472655B2 (ja) 半導体装置
US6437404B1 (en) Semiconductor-on-insulator transistor with recessed source and drain
KR20000028657A (ko) 얕은 트렌치 격리 소자 및 그 형성 공정
JPH08111530A (ja) Ｓｏｉ形電界効果トランジスタ
US20010009805A1 (en) Borderless contact structure and method of forming the same
US8227301B2 (en) Semiconductor device structures with floating body charge storage and methods for forming such semiconductor device structures
US20040248364A1 (en) Method of forming a memory cell with a single sided buried strap
WO2009017907A2 (en) Planar double gate transistor storage cell
US6448161B1 (en) Silicon based vertical tunneling memory cell
US6372573B2 (en) Self-aligned trench capacitor capping process for high density DRAM cells
JPH1174526A (ja) 半導体装置及びその製造方法
US6538284B1 (en) SOI device with body recombination region, and method

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees