CN1244733A - 低压有源半导体体器件 - Google Patents

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Abstract

提供了一种有源FET体器件,它包含:具有栅的有源FET区、体区和位于有源FET区中的所述栅与所述体区之间的电连接,同时提供了制造这种器件的各种方法。此电连接基本上在FET的整个宽度上延伸。

Description

低压有源半导体体器件
本发明涉及到有源场效应晶体管(FET)体器件，更确切地说是涉及到呈现低阈值工作电压而又在关断条件下呈现高阈值电压的有源半导体体器件。本发明的器件呈现低的关断电流和高的开态电流，从而使它们适于极低电压下的应用。此外，本发明还涉及到制造这种有源体器件的方法。
随着半导体器件工作电压的降低，由于为了满足器件所希望的待机功率产生的关断电流要求，Vt必须保持足够高，故栅的过驱动(Vgs-Vt)下降。例如，作为举例，由于亚阈值斜率和衬底灵敏度的限制效应造成的阈值电压的无法按比例缩小，故工作电压的降低使得越来越难以将有用的信号写入动态随机存取存储器(DRAM)的存储电容器中。对于给定的温度，亚阈值斜率受到源-沟道势垒上的载流子输运的物理限制。给定一个要求的I关断，亚阈值斜率就确定了Vt。于是Vt的最小值受到约束或限制。
由于Vt无法按比例缩小，为了满足器件关断电流的目的，字线在电源以上必须被增高的百分比，比之较前的各代就更大。因此，最小栅氧化物厚度受到可靠性考虑的限制。采用比所需更厚的栅氧化层，会导致阵列器件以及支持器件的性能受损。
新近，已提出将SOI结构用于低压DRAM，这是由于其亚阈值斜率得到了改善且反偏压灵敏度降低了。特别是，借助于同时驱动SOI器件的栅和体，能够保持动态Vt工作。换言之，当栅电压上升时，MOSFET上的反偏压下降，导致阈值电压下降。于是可以与低的关断电流一起得到较高的电流驱动。借助于使体到栅的接触不邻近有源器件，已实现了现有技术的体驱动动态Vt MOSFET，但这导致使用昂贵的衬底材料。而且，浮置体漏电机制对获得所需的数据保持时间提出了非常严重的挑战。参见论文Mandelman et al，“Floating-BodyConcerns for SOI Dynamic Random Access Memory(DRAM)”，IEEESOI Conference Proceedings，1996，pp.136-137。
因此，在写入过程中提供低的Vt同时满足器件的关断电流目标，又克服现有技术SOI结构器件有关的漏电问题，是可取的。
本发明提供了一种有源FET体器件及其制造工艺，它消除了上述有害的浮置体效应。本发明获得了迅速的电荷平衡、显著的关断电流下降和显著的开态电流增强。更确切地说，本发明提供了一种有源FET体器件，它包含位于有源场效应晶体管区中的栅与体之间的电连接。
根据本发明的栅到体的接触在FET的整个宽度上延伸，或至少基本上在整个宽度上延伸。根据本发明的这一结构导致跨越器件宽度上的低的电压降。跨越整个宽度的体接触确保了体电荷与栅发生迅速而有效的平衡。在使体接触不邻近器件的现有技术设计中，仅仅对沟道宽度不大大超过最小光刻可确定的尺度的那些器件才可能有迅速而有效的体电荷平衡。在本发明中，不存在对器件宽度的限制。这使得能够采用对性能有改善的宽的器件。沟道宽度被定义为垂直于沟道电流的器件尺度。
本发明提供了一种有源FET体器件，它包含：具有栅的有源FET区；体区以及位于有源场效应晶体管区中的栅和体区之间的电连接。栅到体的接触沿半导体衬底表面的长度最好等于或小于大约200埃。
此外，本发明涉及到制造上面所公开的有源FET体器件的工艺。确切地说，根据本发明的制造此器件的一个实施例，提供了包含半导体衬底、有源器件区和隔离区的结构。在半导体衬底上提供了绝缘衬垫结构。在衬垫结构中确定了向下到衬底的窗口，用来确定以后的栅接触的形状。提供了氧化物牺牲层并注入掺杂剂以调整阈值电压Vt。清除氧化物牺牲层从而形成栅绝缘层。淀积掺杂的多晶硅层，然后腐蚀以提供隔离衬垫结构中的窗口侧壁上的间隔。淀积共形层。此共形层是一种导电的扩散势垒材料、掺杂的非晶硅或掺杂的多晶硅。淀积金属硅化物，或当共形层是掺杂的非晶硅或掺杂的多晶硅时，淀积形成硅化物的金属并使之反应以形成硅化物。将金属硅化物整平到隔离衬垫结构的顶部。此外，金属硅化物填充共形层所包围的空腔。未被隔离衬垫保护的那些部分的掺杂多晶硅、导电扩散势垒材料和金属硅化物被腐蚀。清除隔离衬垫，并对源区和漏区进行注入。
在一个制造本发明的有源FET体器件的变通实施例中，提供了包含半导体衬底、有源器件区和隔离区的结构。在衬底上提供绝缘衬垫。在绝缘衬垫结构的顶部提供绝缘层。此绝缘层不同于与之接触的衬垫结构的材料。在衬垫结构中确定向下到衬底的窗口，用来确定以后的栅接触的形状。提供了氧化物牺牲层并注入掺杂剂以调整阈值电压Vt。对绝缘衬垫结构的部分侧壁进行腐蚀，使绝缘层悬挂在衬垫结构上。清除氧化物牺牲层从而形成栅绝缘体层。淀积不掺杂的多晶硅层，填充绝缘衬垫结构中的窗口，并在多晶硅中产生空洞。对多晶硅进行整平和抛光，使之与绝缘衬垫结构共面，并暴露未掺杂的多晶硅中的空洞。清除位于空洞底部的栅绝缘体，从而暴露衬底的顶表面。在包括填充间隙或空洞的结构上淀积形成硅化物的金属层。与未掺杂的多晶硅相接触的金属与之反应，以在多晶硅区上形成金属硅化物。选择性地清除未反应的形成硅化物的金属。对多晶硅进行掺杂以形成栅导体。还产生了源区和漏区。
根据本发明的制造上述有源FET体器件的又一实施例，提供了包含半导体衬底、有源器件区和隔离区的结构。在衬底上提供绝缘衬垫结构。在衬垫结构的顶部提供绝缘层。此绝缘层不同于与之接触的衬垫结构的材料。在绝缘层和衬垫结构中确定向下到衬底的窗口，用来确定以后的栅接触的形状。提供了氧化物牺牲层。注入掺杂剂以调整Vt。对绝缘衬垫结构的部分侧壁进行腐蚀，使绝缘层悬挂在衬垫结构上。清除氧化物牺牲层从而形成栅氧化物层。淀积用第一类型杂质掺杂的第一多晶硅层，填充绝缘衬垫结构中的窗口，并在多晶硅层中产生空洞。对多晶硅进行整平和抛光，使之与绝缘衬垫结构共面，并暴露此空洞。清除位于空洞底部的栅氧化物，从而暴露衬底的顶表面。淀积用不同于第一类型的第二类型杂质轻度掺杂的第二多晶硅薄层。第二类型的掺杂最好与半导体衬底的类型相同。淀积用不同于第一类型的、剂量大于第二多晶硅层的第二类型杂质掺杂的第三多晶硅薄层。对多晶硅进行整平和抛光，使之与绝缘衬垫结构共面，然后开槽到低于绝缘衬垫结构平面。在结构上淀积形成硅化物的金属层。与多晶硅接触的金属与之反应，以在多晶硅区上形成金属硅化物。选择性地清除未反应的形成硅化物的金属。制作源区和漏区。
从下面的详细描述中，本技术领域熟练人员将明了本发明的其它目的与优点，在下面的描述中，仅仅用说明实行本发明的最佳预期方法的方式描述了本发明的最佳实施例。正如可以理解的那样，本发明也可以有其它的和不同的实施例，且其各个方面的某些细节是能够修正而不会偏离本发明的。因此，应该将本描述视为说明性的而不是限制性的。
图1-6是根据本发明实施例的工艺的各个阶段中的结构示意图。
图7是根据图1-6所示的顺序制备的器件对具有浮置体的标准器件的模拟Id-Vg特性图。
图8-15是根据本发明的变通工艺的各个阶段中的结构示意图。
图16-23是根据本发明又一变通实施例的工艺的各个阶段中的结构示意图。
为了便于了解本发明，参照各个附图，这些附图对根据本发明各实施例的各个步骤进行了图解。不同的图中的相同的参考号表示相同的元件。
需要理解的是，当讨论到n型杂质时，特定的步骤也适用于p型杂质，反之亦然。同样，虽然所述的工艺涉及到用绝缘体上硅(SOI)结构作为衬底，但本发明也适用于用来获得体器件的其它半导体衬底。此外，当提到“第一类型”杂质和“第二类型”杂质时，应该理解“第一类型”表示n型或p型杂质，而“第二类型”表示相反的导电类型。亦即，若“第一类型”是p，则“第二类型”是n。若“第一类型”是n，则“第二类型”是p。硅和多晶硅的P型掺杂剂包括硼、铝、镓和铟。硅和多晶硅的N型掺杂剂包括砷、磷和锑。同样，用举例的方法和为了便于理解本发明，制造顺序所表示的是制作一种动态随机存取存储器(DRAM)SOI MOSFET、逻辑器件或高性能驱动器件。
确切地说，根据对制造DRAM最有用的本发明的实施例(见图1)，SOI衬底1包含硅衬底2、反面二氧化硅层3和顶部单晶硅膜4。可以从硅片制造厂家采购到SOI(绝缘体上硅)衬底(原始晶片)，且SOI衬底通常用包括SIMOX(注氧硅-最常用)、键合并回腐蚀或SMARTCUT在内的几种熟知的方法中的一种来制造。通常，反面氧化层3厚约500-5000埃，更通常是厚约1000-3000埃。单晶硅层4制作在二氧化硅层3上。此层4通常厚约250-3000埃，更通常是厚约750-2000埃。提供了包含二氧化硅薄层和较厚的氮化硅层的衬垫结构。二氧化硅层通常厚约40-150埃，更通常是厚约50-80埃。借助于化学汽相淀积或下方硅层4的热氧化，可以制作此层。氮化硅层通常厚约500-4000埃。可以用包括热和等离子体增强CVD的CVD方法来制作氮化硅层。
借助于穿过氮化硅层的选定部分、二氧化硅层、硅层4、反面氧化层3，向下腐蚀到硅衬底2中约4-8微米(其例子是6微米)，可以制作深存储沟槽。
此沟槽用诸如氮化硅/二氧化硅复合物之类的介电层7来绝缘。诸如掺杂的多晶硅之类的导电材料可以用来填充沟槽，随之以整平到氮化硅衬垫的顶面。然后对沟槽中的多晶硅8进行开槽，并通常将暴露的沟槽绝缘体7清除到硅层4的底部。再在沟槽中淀积掺杂的多晶硅并向下整平到氮化硅层。这一多晶硅将提供以后阵列MOSFET到存储电容器的连接。此外，借助于在氮化硅层中腐蚀一个窗口或沟槽，通过二氧化硅层、硅层4并进入反面氧化物3，可以确定由浅沟槽隔离(STI)9包围的有源区。然后用诸如原硅酸四乙酯(TEOS)CVD制作的二氧化硅之类的绝缘材料填充此窗口，随之以整平。STI中的二氧化硅可以被选择性地开槽到氮化硅。氮化硅和二氧化硅的衬垫结构被清除。
制作新的衬垫结构。此衬垫结构包含二氧化硅薄层5和较厚的氮化硅层6。二氧化硅层5通常厚约40-150埃，更通常是厚约50-80埃。用化学汽相淀积或下方硅层4的热氧化方法，可以制作层5。
氮化硅层6通常厚约500-4000埃，更通常是厚约1000-3000埃。可以用包括热和等离子体增强CVD的CVD方法来制作层6。
如图2所示，用例如熟知的光刻方法随之以用反应离子刻蚀(RIE)选择性地腐蚀层6，在氮化硅衬垫层6中确定窗口10。然后用例如氟基化学试剂腐蚀层5的暴露部分。在氮化硅衬垫6中产生的窗口中生长氧化物牺牲层(未示出)。接着，通过氧化物牺牲层提供阈值电压Vt的修整注入。
用缓冲HF湿法腐蚀或含有氟化学试剂的化学下游腐蚀(CDE)方法，清除氧化物牺牲层。再用下方硅层4的热氧化方法制作诸如氧化层的栅绝缘层12。也可以用氮化物氧化物层。栅绝缘层12通常厚约25-100埃。
淀积诸如N+掺杂的多晶硅层的用第一类型掺杂剂掺杂的第一多晶硅层(见图3)。然后将多晶硅层暴露于反应离子刻蚀(RIE)，以便在氮化硅衬垫层6中窗口的侧壁上形成间隔13。在论文Wolf et al，SiliconProcessing for VLSI Era，Vol.1，Process Technology，Lattice Press，pp.539-585中，描述了适当的RIE工艺的例子，此处将其公开列为参考。然后用腐蚀方法清除栅绝缘层12的暴露部分。淀积由诸如氮化钛或氮化钽硅之类的导电的扩散势垒材料组成的共形薄层15。此势垒层通常厚约50-1000埃，更通常是厚约100-300埃。
淀积金属硅化物层16，并整平到氮化硅衬垫6的顶面。适当的金属硅化物层的例子包括硅化钛、硅化钼、硅化锆、硅化铪、硅化钒、硅化铌、硅化钽、硅化铬和硅化钨。用诸如从固态硅化物靶的溅射方法可以制作这些金属硅化物。层15和16被整平到氮化硅层6的顶面。硅化物层16的顶表面可以被开槽到氮化物衬垫6的表面以下。
在变通实施例中，层16可以是用第二类型杂质掺杂的多晶硅或非晶硅。在淀积掺杂的多晶硅或非晶硅层16之后，层15和层16被整平到衬垫氮化物6的顶表面。然后在结构上淀积形成硅化物的金属层。
适合形成硅化物的金属的例子包括钛、钼、锆、铪、钒、铌、钽、铬和钨，以钛和钨最好。然后，金属同与之接触的多晶硅或非晶硅反应，在多晶硅或非晶硅上形成金属硅化物16。在钛的情况下，可以在诸如氩的惰性气氛中反应。
可以用对金属硅化物具有选择性的腐蚀剂将未反应的金属清除。例如，在钛的情况下，可以用本技术熟知的诸如硫酸与过氧化氢的组合的方法来清除。
然后将层13、15和16(栅导体)的顶表面开槽到氮化物衬垫顶表面以下约100-500埃。
淀积CVD二氧化硅层17，随之以整平和抛光到氮化硅衬垫6的顶部。这就形成图4所示的栅导体上的氧化物绝缘帽。
用例如热磷酸腐蚀来清除氮化硅衬垫层6。衬垫氧化层5保留下来用作源漏注入的屏蔽氧化物。如图5所示，在字线上制作绝缘侧壁间隔18。
用例如CVD来淀积氧化硅薄层19(见图6)，随之以在其中开窗口以暴露下方的位线接触扩散。
淀积含有第一类型掺杂剂的掺杂的多晶硅21。提供了掩蔽步骤来修整产生到位线扩散无边界接触的多晶硅21的边沿。
接着，进行常规工艺，包括制作接触销和确定各个布线层。
所提供的结构包括N+栅和P+栅二者，从而P+栅接触SOI的单晶硅，而N+栅与之隔离。
在关断条件下，图6所示结构的栅到体的接触保持体处于字线低电平(可以是0.0或某个负值)。在此条件下，阈值电压具有其最大值。随着字线沿正方向上升，除了加于栅导体的N+部分的电压外，体到源的电位也上升。这导致当器件被开启时，Vt下降(以及更陡的亚阈值斜率)。在图7中，对此器件的模拟Id-Vg特性与具有浮置体的标准SOIMOSFET进行了比较。请观察相对于标准器件的关断电流的大的降低、亚阈值斜率的改善以及增大了的开态电流。关断电流降低了1E4倍以上，而体驱动器件的开态电流大了40％。虽然浮置体器件在25℃下的亚阈值斜率是可观的80mV/dec，但对体驱动器件则降到了60mV/dec。
随着栅电压的上升，最靠近源的沟道的MOS栅侧首先反转。这除了上述的Vt动态下降外，还导致赝基区宽度的动态变窄。最靠近源的MOS栅侧上的反转层表现为向赝发射极(源)的延伸，这导致双极增益随栅电压增加而增加。与本发明的结构相关的这一动态双极增益效应提供了独一无二的结果。本发明的器件的动态Vt下降效应与低的关断电流一起，使之适合于诸如0.7V这样的极低电压应用。因此，相对于常规MOSFET的性能优点是显著的。
图8-15和图16-23所示的根据本发明的变通实施例规定了栅与体之间的接触相对于诸如栅边沿之类等器件等其它部位自对准。此外，最佳方法形成了其几何形状高度可重复并独立于栅长度的接触。得到的栅到体接触的尺寸可以明显地小于普通光刻工艺所能够确定的尺寸。如上所述，栅到体接触沿半导体衬底表面的长度最好等于或小于大约200埃，栅到体接触的长度等于或小于大约100埃更好。大于200埃的接触长度不好，这是因为这样的长度倾向于使过量的源电流份额转移到栅中，从而降低器件的增益。根据本发明的变通制造工艺，用熟知的专用方法提供了如上面对图1-6所规定的工艺所讨论的标准SOI衬底1、有源区和隔离区。
清除所用的用来确定有源区的原始衬垫层，并制作新的衬垫层结构。此新的衬垫层结构包含例如用化学汽相淀积方法在氮化硅层6上淀积的热生长的氧化硅薄层22。参见图8。借助于例如用反应离子刻蚀(RIE)方法向下腐蚀到下方的单晶硅层4，制作了通过这一氧化硅层22和包括氮化硅层6与衬垫氧化硅薄层5的衬垫结构的窗口10。这些窗口10决定了随后要制作的栅接触布线层的形状。
然后，例如用对下方单晶硅层4进行热氧化的方法，在窗口10中生长氧化物牺牲层(未示出)。再提供Vt调整注入剂。
接着，用例如磷腐蚀组分将氮化硅层6的边沿或侧壁23开槽或从上方的氧化硅顶层22拉回。极好地控制这一腐蚀过程，能够容易地确定氧化物顶层22伸出在氮化硅6之外的精确数量。
然后，例如用湿法浸入腐蚀方法剥离氧化物牺牲层。借助于下方硅层4的热氧化，制作诸如二氧化硅之类的栅绝缘体层12。栅绝缘体层12通常厚约25-100埃，更通常是厚约30-80埃。见图9。
如图10所示，淀积未掺杂的多晶硅层24，使多晶硅24完全填充衬垫层中的窗口10。但由于淀积工艺和顶部氧化硅22一部分伸出在衬垫氮化硅6之外，故在多晶硅24中产生空洞25。这一空洞25将位于稍后将成为栅导体边沿的位置的中间。
接着，用CMP抛光方法，对多晶硅24进行整平并向下抛光，使多晶硅24与氮化硅6共面，如图11所示。这一抛光过程清除了顶部氧化硅层和部分氮化硅层。此外，如图11所示，这一工序暴露了多晶硅24中的空洞25。
然后，用诸如缓冲HF之类的氟基腐蚀方法，腐蚀掉空洞25底部的栅绝缘体12，从而暴露硅层4的顶部。
诸如钛、钨、铌、钽、钼、锆、铪、钒、铬之类的形成硅化物的金属层41，覆盖淀积在整个结构上，如图12所示完全填充多晶硅24中的间隙或空洞25。
诸如钛之类的金属借助于同与之接触的多晶硅进行反应，而在多晶硅上形成金属硅化物16(见图13)。在钛的情况下，可以在氩之类的惰性气氛中反应。可以用对硅化钛具有选择性的腐蚀剂将氮化硅层上钛之类的未反应的金属清除。其特例是硫酸与过氧化氢的组合。
此外，可能已经形成在氮化物上的少量氮化钛或氮化钛薄层，也可以用这一腐蚀剂组分轻易地清除而不消耗明显数量的硅化钛。然后提供一种结构，从而栅多晶硅被同时使栅导体与SOI MOSFET的体相接触的低阻金属覆盖。
然后可以通过硅化物用N+型或P+型杂质26注入到栅多晶硅，以设定适合于所需特种器件的栅导体的功函数。参见图14。由于多晶硅中的扩散率很高，故只需要栅注入剂到达栅多晶硅的顶部。这使得沟道区更不太可能被反掺杂(counterdope)。硅化物层的厚度可以作成使栅掺杂注入剂也可以被用来通过氮化硅层形成源/漏扩散，而不使沟道区反掺杂。硅化物层的典型厚度约为100-600埃，更典型是厚约200-500埃。源/漏结的深度受到硅膜厚度的限制，使离散更不重要。
众所周知，然后可以用对栅导体和侧壁间隔有选择性的腐蚀剂来清除氮化硅层6。此时若有需要，可以进行源/漏注入27(见图15)。而且，在通过氮化硅进行了预先的低掺杂密度源/漏过程的情况下，此时进行附加的较高浓度的源/漏注入可能是可取的。
此外，如果在氮化物仍然存在时，希望不对栅多晶硅进行注入，则可以在氮化硅被清除之后进行这一注入，且多晶硅和源/漏区二者可以被同时掺杂。
之后，如本技术领域众所周知那样，可以进行常规的线中部(MOL)和线背端(BEOL)加工。
在又一个实施例中，直到如图11所示空洞被暴露且空洞底部的栅绝缘体被腐蚀掉的情况，除了用第一类型(例如N+)杂质掺杂的多晶硅28被用来代替不掺杂的多晶硅24之外，可以用与图8-15所示相同的方法来执行工艺。见图16和17。
在这一阶段(见图18)，借助于淀积材料薄层，随之以反应离子刻蚀，只在侧壁上留下材料，可以可选地在空洞25的侧壁上形成扩散势垒层29。适当的扩散势垒层包括诸如氮化钛和氮化钽硅之类的导电材料或诸如氮化硅之类的绝缘材料。此扩散势垒层通常厚约20-50埃，更典型是厚约30-40埃。
然后，用例如低温外延工艺，淀积用第二类型杂质掺杂的第二多晶硅薄层30。参见图19。此层厚约20-50埃，更典型是厚约30-40埃。接着，淀积用高浓度的第二类型杂质掺杂的第三多晶硅层31。此层通常厚约100-500埃，更通常是厚约200-400埃。为了使第二类型杂质掺杂的多晶硅与第一类型杂质掺杂的多晶硅之间的互扩散减为最小，采用了低温外延淀积工艺。然而，若采用了可选的扩散势垒层，则由于扩散势垒材料确保了对互扩散的抑制而可以使用更高的淀积温度。层31中的掺杂剂水平高于层30的掺杂剂水平。通常，层30的掺杂剂浓度约为5×1015-5×1017cm-3，而层31的掺杂剂浓度约为5×1019-1×1021cm-3。
接着，将多晶硅整平到氮化硅衬垫6的顶部，再开槽到其下方所需的距离。见图20。可以用反应离子刻蚀来进行。
在表面上淀积诸如上面公开的任何一种金属之类的形成硅化物的金属(最好是钨、钛或铌)层，然后同与之接触的暴露的多晶硅反应，以形成硅化物层。此硅化物层通常厚约100-1000埃，更典型是厚约300-600埃。
然后，用选择性腐蚀工艺将氮化物上的未反应的金属清除到硅化物。在钛的情况下，这种腐蚀剂包含硫酸和过氧化氢的组合。见图21。
淀积诸如化学汽相淀积的氧化硅之类的氧化硅帽层32，并整平到氮化硅衬垫层的顶部。这就在栅导体上形成了绝缘帽。当需要到扩散的无边界接触时，就进行这一步骤。
接着，清除氮化物衬垫，并进行源/漏注入27。可以形成栅侧壁绝缘间隔33。见图23。然后可对器件进行常规加工，以形成本技术领域众所周知的所希望的结构。
本发明的上述描述描述了本发明。此外，此公开仅仅描述了本发明的最佳实施例，但如上所述，需要理解的是，本发明能够用于各种各样的其它组合、修正和环境中，并能够在此处表示的与上面所述的和/或相关技术的知识一致的本发明概念的范围内进行改变或修正。上述实施例还用来解释实施本发明的最佳方式，并使本技术领域的其他熟练人员能够在这些或其它实施例中和以本发明的特定应用所要求的各种各样的修正来利用本发明。因此，此描述不是为了将本发明限制在此处所公开的形式。特提出所附权利要求来包含各变通实施例。

Claims (42)

1.一种有源FET体器件，它包含：具有栅的有源FET区；体区和位于所述有源FET区中的所述栅与所述体区之间的电连接，其中的电连接基本上在FET的整个宽度上延伸。
2.权利要求1的有源FET体器件，包含SOI衬底。
3.权利要求1的器件，其中所述栅与所述体区之间的所述连接自对准于栅的边沿。
4.权利要求2的器件，该器件是SOI DRAM阵列器件、逻辑器件或驱动器件。
5.权利要求1的有源FET体器件，其中金属硅化物和氧化硅结构位于所述栅的顶部，以作为所述栅的帽。
6.权利要求1的有源FET体器件，其中所述栅是掺杂的多晶硅。
7.权利要求1的有源FET体器件，其中电连接的长度约为200埃或更小。
8.权利要求1的有源FET体器件，其中电连接的长度约为100埃或更小。
9.一种有源FET体器件的制造工艺，此器件包含：具有栅的有源FET区；体区和位于所述有源区中的所述栅与所述体区之间的电连接，其中所述电连接基本上在整个宽度上延伸，此工艺包含：
提供包含半导体衬底、有源器件区和隔离区的结构；
在所述衬底上提供绝缘衬垫结构；
在所述衬垫结构中确定向下到所述衬底的窗口，用来决定以后的栅接触的形状；
提供氧化物牺牲层；
注入用来调整Vt的掺杂剂；
清除所述氧化物牺牲层并制作栅绝缘体层；
淀积掺杂的多晶硅层并腐蚀此掺杂的多晶硅层，以便在所述衬垫结构中所述窗口的侧壁上产生掺杂的多晶硅间隔；
淀积选自导电的扩散势垒材料、掺杂的非晶硅和掺杂的多晶硅构成的组中的共形材料层；
至少淀积选自金属硅化物和形成硅化物的金属构成的组中的一种材料，且其中当所述材料是所述形成硅化物的金属时，所述形成硅化物的金属同与所述金属接触的多晶硅或非晶硅发生反应，从而在多晶硅或非晶硅上形成金属硅化物；
将所述金属硅化物整平到所述隔离衬垫的顶面，并填充被所述导电扩散势垒材料包围的空腔；
对未被所述隔离衬垫保护的那些部分的掺杂多晶硅、导电扩散势垒材料和金属硅化物进行腐蚀；
清除所述隔离衬垫；以及
注入源区和漏区。
10.权利要求9的工艺，其中所述绝缘衬垫结构包含氮化硅层。
11.权利要求9的工艺，其中所述共形层包含掺杂的多晶硅。
12.权利要求11的方法，其中所述共形层包含二个掺杂的多晶硅层，上层的掺杂浓度高于下层。
13.权利要求9的方法，还包含在所述栅导体上制作氧化硅帽。
14.权利要求9的方法，其中所述二氧化硅帽在清除所述隔离帽之前制作，且包含淀积CVD氧化硅层、将其整平和抛光到所述隔离衬垫的顶面。
15.权利要求9的方法，还包括制作用来产生无边界位线接触的着床衬垫、制作接触销和确定布线层。
16.权利要求9的工艺，其中电连接的长度约为200埃或更小。
17.权利要求9的工艺，其中电连接的长度约为100埃或更小。
18.一种有源FET体器件的制造方法，此器件包含：具有栅的有源FET区；体区和位于所述有源FET区中的所述栅与所述体区之间的电连接，其中所述连接基本上在FET的整个宽度上延伸，此方法包含：
提供包含半导体衬底、有源器件区和隔离区的结构；
在所述衬底上提供绝缘衬垫结构；
在所述衬垫结构的顶部提供绝缘层，其中所述绝缘层不同于与之接触的所述衬垫结构的材料；
通过所述绝缘层和所述衬垫结构确定向下到所述衬底的窗口，用来决定以后的栅接触的形状；
提供氧化物牺牲层；
注入用来调整Vt的掺杂剂；
对所述绝缘衬垫结构的部分侧壁进行腐蚀，使所述绝缘层伸出在所述衬垫结构之外；
  清除所述氧化物牺牲层；
  制作栅绝缘体层；
  淀积未掺杂的多晶硅层以填充所述绝缘衬垫结构中的所述窗口，并在所述未掺杂的多晶硅层中产生空洞；
整平和抛光所述多晶硅层，使之与所述绝缘衬垫结构共面，从而暴露所述空洞；
清除位于所述空洞底部的栅绝缘体，从而暴露下方所述衬底的顶表面；
在包括填充所述空洞的所述结构上，淀积形成硅化物的金属层；
使所述金属同与所述金属接触的未掺杂的多晶硅发生反应，从而在多晶硅区上形成金属硅化物；
选择性地清除未反应的形成硅化物的金属；
对所述多晶硅进行掺杂，以形成栅导体；以及
制作源区和漏区。
19.权利要求18的方法，其中所述绝缘衬垫结构包含热生长的二氧化硅层和氮化硅顶层。
20.权利要求18的方法，其中所述绝缘层是氧化硅。
21.权利要求18的方法，包含用磷酸组分腐蚀所述绝缘衬垫结构的部分侧壁，使所述绝缘层伸出在所述衬垫结构之外。
22.权利要求18的方法，其中所述空洞位于以后的栅导体的边沿的中间。
23.权利要求18的方法，其中所述形成硅化物的金属包含钛。
24.权利要求23的方法，其中用硫酸-过氧化氢的组合来腐蚀未反应的钛。
25.权利要求18的方法，包含在清除未反应的形成硅化物的金属之后，清除所述绝缘结构。
26.权利要求18的方法，其中在对所述多晶硅进行掺杂之后，清除所述绝缘层。
27.权利要求18的方法，其中在对所述多晶硅进行掺杂之前，清除所述绝缘结构。
28.权利要求18的方法，其中电连接的长度约为200埃或更小。
29.权利要求18的方法，其中电连接的长度约为100埃或更小。
30.一种有源FET体器件的制造工艺，此器件包含：具有栅的有源FET区；体区和位于所述有源FET区中的所述栅与所述体区之间的连接，其中所述连接在FET的整个宽度上延伸，此工艺包含：
提供包含半导体衬底、有源器件区和隔离区的结构；
在所述衬底上提供绝缘衬垫结构；
在所述衬垫结构的顶部提供绝缘层，其中所述绝缘层不同于与之接触的衬垫结构的材料；
在所述绝缘层和所述衬垫结构中确定向下到所述衬底的窗口，用来决定以后的栅接触的形状；
提供氧化物牺牲层；
注入用来调整Vt的掺杂剂；
对所述绝缘衬垫结构的部分侧壁进行腐蚀，使所述绝缘层伸出在所述衬垫结构之外；
清除所述氧化物牺牲层；
制作栅绝缘体层；
淀积用第一类型杂质掺杂的多晶硅层，以填充所述绝缘衬垫结构中的所述窗口，并在所述多晶硅层中产生空洞；
整平和抛光所述多晶硅层，使之与所述绝缘衬垫结构共面，并暴露所述空洞；
清除位于所述空洞底部的栅绝缘体，从而暴露所述衬底的顶表面；
淀积用不同于所述第一类型的第二类型的杂质轻度掺杂的多晶硅薄层；
淀积用不同于所述第一类型的第二类型的、剂量比所述第二多晶硅层高的杂质掺杂的第二多晶硅层；
整平和抛光所述多晶硅，使之与所述绝缘衬垫结构共面，再将所述多晶硅开槽到所述绝缘衬垫结构以下；
在此结构上淀积形成硅化物的金属层；
使所述金属同与所述金属接触的多晶硅发生反应，从而在多晶硅区上形成金属硅化物；
选择性地清除未反应的形成硅化物的金属；以及
制作源区和漏区。
31.权利要求30的方法，其中所述绝缘衬垫结构包含热生长的二氧化硅层和氮化硅顶层。
32.权利要求30的方法，其中所述绝缘层是二氧化硅。
33.权利要求30的方法，包含用磷酸组分腐蚀所述绝缘衬垫结构的部分侧壁，使所述绝缘层伸出在所述衬垫结构之外。
34.权利要求30的方法，其中所述形成硅化物的金属是钛或钽。
35.权利要求30的方法，还包含在所述空洞的侧壁上提供扩散势垒层。
36.权利要求35的方法，其中所述扩散势垒层选自TiN、TaSiN和SiN构成的组。
37.权利要求36的方法，其中所述形成硅化物的金属是钨或钛。
38.权利要求30的方法，还包含在选择性地清除未反应的形成硅化物的金属之后，淀积二氧化硅层；并将其整平到所述绝缘衬垫结构的顶面。
39.权利要求30的方法，还包含在选择性地清除所述未反应的形成硅化物的金属之后，清除所述绝缘衬垫结构。
40.权利要求30的方法，还包含在所述栅的侧壁上提供绝缘间隔。
41.权利要求30的方法，其中电连接的长度约为200埃或更小。
42.权利要求30的方法，其中电连接的长度约为100埃或更小。
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