JP3396186B2 - 活性ｆｅｔボディ・デバイス及びその製造方法 - Google Patents

活性ｆｅｔボディ・デバイス及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、活性電界効果ト
ランジスタ（ＦＥＴ）ボディ・デバイスに関するもので
あり、特に、オフ時には高いしきい値電圧Ｖｔを示し、
オン時には低いしきい値電圧（すなわち、小さいオフ電
流および大きなオン電流の特性）を示す活性ボディ半導
体デバイス、及びその製造方法に関する。
【０００２】
【従来の技術】半導体装置の動作電圧が低くなるにつれ
て、ゲート・ソース間電圧Ｖｇｓがますます低くなる
が、一方、オン・スイッチング動作の迅速化のためのス
タンバイ・バワー、換言すればオフ電流、を最小にする
ためには、しきい値電圧Ｖｔを十分に高い値に維持する
必要があり、その結果、ゲート・オーバードライブ電圧
（Ｖｇｓ−Ｖｔ）が減少することになる。例えば、実例
としては、動作電圧を小さくすると、ＤＲＡＭの記憶キ
ャパシタに使用可能な信号を書くことがより難しくな
る。これは、サブスレッショルド・スロープと基板感度
（substrate sensitivity）の効果が制限されることに
よる、しきい値電圧のノン・スケーラビリティのためで
ある。与えられた温度に対して、サブスレッショルド・
スロープは、ソース−チャネルのポテンシャル障壁を越
えるキャリア輸送の物理により制限される。必要なオフ
電流Ｉoffの値が決まると、サブスレッショルド・スロ
ープによりしきい値電圧Ｖｔの値が決まる。そのため、
最小のＶｔは制約もしくは制限される。
【０００３】しきい値電圧Ｖｔのノン・スケーラビリテ
ィのため、オフ電流の最小化の目的を満たすためには、
ワード線がパワー・サプライ以上にブーストされなけれ
ばならない割合が、これまでのデバイスよりも大きい。
従って、ゲート酸化物の最小の厚さは、信頼性の考慮か
ら制限される。要求されるゲート酸化物よりも厚くする
と、アレイ・デバイス、そしてサポート・デバイスに対
しても、デバイスの性能上の不利になる。
【０００４】最近、ＳＯＩ構造が低電圧ＤＲＡＭ装置に
対して提案されてきた。これは、この構造は、サブスレ
ッショルド・スロープが改善され、バック・バイアス感
度が減少するからである。特に、ＳＯＩデバイスのゲー
トとボディを同時に駆動することによって、しきいち電
圧Ｖｔの動的変化特性を達成することができる。言い換
えると、ゲート電圧が上昇すると、ＭＯＳＦＥＴのバッ
ク・バイアスが減少し、その結果、しきい値電圧が低下
する。従って、小さいオフ電流と組み合わされた、比較
的（相対的に）大きい電流での動作を得ることができ
る。しかし、この先行技術が提案するボディ駆動型の動
的しきい値電圧変化のＭＯＳＦＥＴは、ボディ−ゲート
・コンタクト（すなわちゲート導体及びチャネル領域間
の相互接続コンタクト）を、活性デバイスと隣接した外
の方へもっていくことにより達成されるので、その結
果、基板の貴重な領域が使用される。さらには、浮遊ボ
ディの漏れ機構のために、要求されるデータ保持時間を
達成することが難しい。本技術については、特に、”Fl
oating-Body Concerns for SOI Dynamic RAndom Access
Memory (DRAM)”, IEEEE SOI Conference Proceedings,
1996, pp. 136-137を参照されたい。
【０００５】従って、ライト・バックの間、低いしきい
値電圧Ｖｔを与えて最小化オフ電流の目的を満たし、従
来のＳＯＩデバイスの漏れ問題を解決することができれ
ば、望ましい。
【０００６】
【発明が解決しようとする課題】本発明は、上記の好ま
しくない浮遊ボディ効果を防ぐことができる、活性ＦＥ
Ｔボディ・デバイスとその製造方法を提供することを目
的とする。本発明により、高速な電荷平衡と、オフ電流
の著しい減少と、オン電流の著しい増加とを達成するこ
とが可能となる。本発明のデバイスは、小さいオフ電流
と大きなオン電流の特性を示すので、特に、非常に低い
動作電圧の応用分野に適している。
【０００７】
【課題を解決するための手段】本発明によるゲート−ボ
ディ・コンタクトは、ＦＥＴデバイスの幅、すなわちチ
ャネル領域の幅、のほぼ全体にわたって延びるように形
成される。この構造によって、ＦＥＴデバイスの幅方向
の小さい電圧低下という結果となる。幅全体にわたるボ
ディ・コンタクトにより、高速で効率的なボディの電荷
平衡がゲートに関して起こる。ボディ・コンタクトをデ
バイスに隣接する外へ形成する従来の技術においては、
高速で効率的なボディ電荷平衡は、チャネル幅がリソグ
ラフィによって画定しうる最小限の大きさを、さほど越
えないデバイスにおいてのみ可能であった。本発明にお
いては、デバイス幅に関しては制限が存在しない。これ
により、広い幅を有するデバイスが可能であり、性能を
向上させる。チャネル領域の幅は、チャネル電流に対し
て垂直なデバイス寸法として画定される。
【０００８】本発明は、ゲート導体と、ボディ領域（す
なわち、チャネル領域）と、ソース及びドレイン領域
と、ゲート導体及びボディ領域の間の電気的接続導体
（すなわちゲートーボディ・コンタクト）とから成る単
結晶半導体層表面上の活性ＦＥＴ領域を含む活性ＦＥＴ
ボディ・デバイスを提供する。好ましくは、半導体層に
沿ったゲート−ボディ・コンタクトの長さ（すなわちチ
ャネル電流に沿う方向の寸法）は、およそ２００Åもし
くはそれ以下である。
【０００９】又、本発明は、上に記載した活性ＦＥＴボ
ディ・デバイスの製造方法に関する。特に、本発明のデ
バイス製造方法の一実施形態によれば、半導体基板の最
上層を構成する単結晶半導体層の表面に活性デバイス領
域及び分離領域が形成される。絶縁パッド構造部が前記
単結晶半導体層上に形成される。後に形成されるゲート
・コンタクトの形状を画定するために、開口部がパッド
構造部に基板に達するまで形成される。犠牲酸化物層が
形成され、ドープ剤がしきい値電圧Ｖｔの調整のために
注入される。この犠牲酸化物層は取り除かれ、ゲート絶
縁体が形成される。ドープされたポリシリコン層が堆積
され、エッチングされて分離パッド構造部の開口部に側
壁部にスペーサを形成する。コンフォーマル層が形成さ
れる。このコンフォーマル層は導電性拡散防止物質、ド
ープされたアモルファスシリコン、もしくはドープされ
たポリシリコンである。金属シリサイドが堆積される。
あるいは、コンフォーマル層がドープされたアモルファ
スシリコンもしくはドープされたポリシリコンの場合
は、シリサイド形成金属が堆積され、反応してシリサイ
ドを形成する。金属シリサイドは分離パッド構造部の上
面とほぼ同一平面において平坦化される。金属シリサイ
ドがコンフォーマル層に形成された開口部を埋める。ド
ープされたポリシリコン、導電性拡散防止物質そして金
属シリサイドの、分離パッドによって保護されていない
一部がエッチングされる。分離パッドが取り除かれ、ソ
ース領域とドレイン領域が注入される。
【００１０】本発明の活性ＦＥＴボディ・デバイスの製
造方法の他の形態において、半導体基板の最上層を構成
する単結晶半導体層の表面に活性デバイス領域及び分離
領域が形成される。絶縁パッド構造部が前記単結晶半導
体層上に形成される。絶縁層が絶縁パッド構造部の上部
に形成される。絶縁層は、接触しているパッド構造部の
物質とは異なる。後に形成されるゲート・コンタクトの
形状を画定するために、開口部がパッド構造部と絶縁層
に、基板に達するまで形成される。犠牲酸化物層が形成
され、ドープ剤がしきい値電圧Ｖｔの調整のために注入
される。絶縁パッド構造部の側壁部の一部が、酸化物層
がパッド構造部にかかるようにエッチングされる。犠牲
酸化物層が取り除かれ、ゲート絶縁体層が形成される。
ドープされていないポリシリコン層が堆積され、絶縁パ
ッド構造部の開口部を埋め、ポリシリコンにボイドが形
成される。ポリシリコンは平坦化及び研磨され、絶縁パ
ッド構造部とほぼ同一平面にされ、ドープされていない
ポリシリコンのボイドを露出させる。ボイドの底部に位
置するゲート絶縁体は取り除かれ、基板の上部表面を露
出させる。シリサイド形成金属の層は構造部の上に堆積
され、ギャップもしくはボイドを埋める。ドープされて
いないポリシリコンと接触している金属は、反応してポ
リシリコン領域の上に金属シリサイドを形成する。反応
しないシリサイド形成金属は選択的に取り除かれる。ポ
リシリコンはドープされ、ゲート導体を形成する。ソー
ス領域とドレイン領域も形成される。
【００１１】上記に開示された活性ＦＥＴボディ・デバ
イスの形成のための、本発明に従った他の形態によれ
ば、半導体基板の最上層を構成する単結晶半導体層の表
面に活性デバイス領域及び分離領域が形成される。絶縁
パッド構造部が前記単結晶半導体層上に形成される。絶
縁層がパッド構造部の上部に形成される。絶縁層はそれ
が接触するパッド構造部の物質とは異なる。後に形成さ
れるゲート・コンタクトの形状を画定するために、開口
部が絶縁層とパッド構造部に基板に達するまで形成され
る。犠牲酸化物層が形成される。ドープ剤がＶｔの調整
のために注入される。絶縁層がパッド構造部にかかるよ
うに絶縁パッド構造部の側壁部の一部がエッチングされ
る。犠牲酸化物層が取り除かれ、ゲート酸化物層が形成
される。第１導電タイプの不純物がドープされた第１の
ポリシリコン層が堆積され、絶縁パッド構造部の開口部
を埋め、ポリシリコン層にボイドを形成する。ポリシリ
コンは平坦化、研磨され、絶縁パッド構造部とほぼ同一
平面を形成し、ボイドを露出させる。ボイドの底部に位
置するゲート酸化物は取り除かれ、基板の上部表面が露
出する。第１導電タイプの不純物とは異なる第２導電タ
イプの不純物がわずかにドープされた第２のポリシリコ
ン薄膜層が堆積される。第２導電タイプのドーピング
は、好ましくは、半導体基板のものと同じ導電タイプの
ものである。第１導電タイプとは異なる第２導電タイプ
の不純物がドープされた第３のポリシリコン層が堆積さ
れ、この第３のポリシリコン層の不純物濃度は、第２の
ポリシリコン薄膜層よりも大きい。第２、第３のポリシ
リコン層は平坦化、研磨されて絶縁パッド構造部とほぼ
同一平面にされ、さらに、絶縁パッド構造部の下に掘り
下げられる。シリサイド形成金属の層が構造部の上に堆
積される。ポリシリコンと接触している金属はそれと反
応し、ポリシリコン領域の上に金属シリサイドを形成す
る。反応しないシリサイド形成金属は選択的に取り除か
れる。ソース領域とドレイン領域が形成される。
【００１２】
【発明の実施の形態】以下の説明において、ｎタイプの
不純物に言及して議論を行っている場合、特定のステッ
プはｐタイプの不純物に対しても適用可能であり、その
逆も同様である。又、以下に説明されるプロセスは、基
板として絶縁性基板上シリコン（ＳＯＩ（silicon on i
nsulator））構造のものを使用しているが、本発明は他
の半導体基板に適用して活性ボディ・デバイスを達成す
ることも可能である。加えて、”第１のタイプの”不純
物に言及され、そして”第２のタイプの”不純物に言及
された場合、第１のタイプはｎもしくはｐタイプの不純
物に相当し、第２の不純物は第１の不純物とは反対の導
電性タイプのものに相当する。つまり、”第１のタイ
プ”がｐである場合は”第２のタイプ”はｎであり、”
第１のタイプ”がｎである場合は”第２のタイプ”はｐ
である。シリコンやポリシリコンへのｐタイプのドープ
剤には、ボロン、アルミニウム、ガリウム、そしてイン
ジウムが含まれる。シリコンやポリシリコンへのｎタイ
プのドープ剤には、ヒ素、リン、そしてアンチモンが含
まれる。又、実例によって説明し、本発明の理解を助け
るために、一連の製造処理として、ダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）ＳＯＩ ＭＯＳＦ
ＥＴ、論理デバイスあるいは高性能ドライバー・デバイ
スの製造に言及する。
【００１３】特にＤＲＡＭの製造に最も有効な本発明の
１つの実施形態（図１参照）によれば、ＳＯＩ基板１
は、シリコン基板２、二酸化シリコン層３、そして上面
の単結晶シリコン薄膜４を含む。の製造にもっとも有効
である。ＳＯＩ基板はシリコン・ウェハ製造業者から購
入可能であり、典型的には、よく知られた製造方法とし
て、ＳＩＭＯＸ（silicon implanted with oxygen ）、
ボンド・アンド・エッチバック、あるいはＳＭＡＲＴＣ
ＵＴ（登録商標）等がある。典型的には、酸化物層３は
およそ５００−５０００Åの厚さを有し、好ましくは、
およそ１０００−３０００Åの厚さを有する。単結晶シ
リコン層４は二酸化シリコン層３の上に形成される。こ
の層４は典型的にはおよそ２５０−３０００Åの厚さを
有し、好ましくは、およそ７５０−２０００Åの厚さを
有する。二酸化シリコンの薄膜５’と窒化シリコンの厚
い膜６’を有する、パッド構造部が形成される。この二
酸化シリコン層５’は典型的にはおよそ４０−１５０Å
の厚さを有し、好ましくは、およそ５０−８０Åの厚さ
を有する。この層は、ＣＶＤ、もしくは、下層のシリコ
ン層４の熱酸化によって形成することができる。窒化シ
リコン層６’は、典型的にはおよそ５００−４０００Å
の厚さを有しする。窒化シリコン層６’は、熱的ＣＶＤ
やプラズマＣＶＤを含むＣＶＤによって形成することが
可能である。
【００１４】深いストレージ・トレンチ（storage tren
ch）は、窒化シリコン層６’、二酸化シリコン層５’、
シリコン層４、バック酸化物層３そしてシリコン基板２
の各層を通って、およそ４−８ミクロン、例えば６ミク
ロンの深さまで、選択的に各部分をエッチングすること
によって、形成することができる。
【００１５】トレンチは、例えば窒化シリコン／二酸化
シリコン混合物のような誘電体層７によって絶縁されて
いる。ドープされたポリシリコンにような導電性物質８
を使用してトレンチを埋めることができ、窒化シリコン
パッドの上面とほぼ同一平面において平坦化される。ト
レンチにおけるポリシリコン８は掘り下げされ、露出し
た絶縁体７は、典型的にはシリコン層４の底部まで取り
除かれる。ドープされたポリシリコンが再びトレンチに
堆積され、窒化シリコン層とほぼ同一平面になるまで平
坦化研磨される。このポリシリコンは、この後のアレイ
ＭＯＳＦＥＴとストレージ・キャパシタとの接続を与え
る。加えて、浅いトレンチ分離（shallow trench isolt
ion（ＳＴＩ））９によって囲まれる活性領域は、窒化
シリコン層から、さらに、二酸化シリコン層、シリコン
層４そして酸化物層３まで、開口部もしくはトレンチを
エッチングすることによって画定される。開口部はその
後、テトラエチルオルソシリケート（tetraetylorthosi
licate（ＴＥＯＳ））のＣＶＤによって形成される二酸
化シリコンのような絶縁物質によって埋められ、その
後、平坦化される。ＳＴＩにおけるこの二酸化シリコン
は、窒化シリコン層まで選択的に掘り下げられうる。窒
化シリコンと二酸化シリコンのパッド構造部は取り除か
れる。
【００１６】新たにパッド構造部が形成される。このパ
ッド構造部は薄い二酸化シリコン層５と厚い窒化シリコ
ン層６を備える。二酸化シリコン層５は典型的にはおよ
そ４０−１５０Åの厚さを有し、好ましくは、およそ５
０−８０Åの厚さを有する。層５は化学蒸着もしくはそ
の下のシリコン層４の熱酸化によって形成することがで
きる。
【００１７】窒化シリコン層は典型的には、およそ、５
００−４０００Åの厚さを有し、好ましくは、およそ１
０００−３０００Åの厚さを有する。層６は熱的ＣＶＤ
やプラズマＣＶＤを含むＣＶＤによって形成することが
できる。
【００１８】図２に示すように、開口部１０は、例え
ば、窒化シリコンパッド層６に従来のリソグラフィー処
理を行い、その後、反応性イオン・エッチング（ＲＩ
Ｅ）を用いて層６に選択性エッチングを行うことによっ
て画定される。層５の露出した部分は、例えば、フッ素
を基礎とする化学物質を用いてエッチングされる。犠牲
酸化層（不図示）は窒化シリコン・パッド６に形成され
た開口部に作られる。次に、しきい値電圧Ｖｔの調整注
入（tailor implants）が、犠牲酸化物層を介して与え
られる。
【００１９】犠牲酸化物層は、フッ素化学物質を有する
ケミカル・ダウンストリーム・エッチング（chemical d
ownstream etch (ＣＤＥ））、もしくは、緩衝ＨＦウェ
ット・エッチング、を用いて取り除かれる。酸化物層の
ようなゲート絶縁体層１２が下層のシリコン層４の熱酸
化によって形成される。酸化窒化物層も使用することが
できる。ゲート絶縁体層１２は典型的にはおよそ２５−
１００Åの厚さを有する。
【００２０】Ｎ＋ドープ・ポリシリコン層のような第１
のタイプのドープ剤がドープされた第１のポリシリコン
層が堆積される（図３）。ポリシリコン層はその後、反
応性イオン・エッチング（ＲＩＥ）にさらされ、窒化シ
リコン・パッド層６における開口部の側壁部にスペーサ
１３を形成する。適切なＲＩＥプロセスの例は、”「Si
licon Processing for the VLSI Era」, Wolf et al, V
ol.1, Process technology, Lattice Press, pp. 539-5
85”に記載されている。ゲート絶縁体層１２の露出した
部分は、それから、エッチングによって取り除かれる。
窒化チタンあるいは窒化シリコン・タンタルのような導
電性拡散防止物質の薄いコンフォーマル層１５が堆積さ
れる。防止層は典型的にはおよそ５０−１０００Åの厚
さであり、好ましくは、およそ１００−３００Åの厚さ
である。
【００２１】金属シリサイド層１６が堆積され、窒化シ
リコン・パッド６の上面とほぼ同一の平面になるまで平
坦化される。適切な金属シリサイド層の例は、チタン・
シリサイド、モリブデン・シリサイド、ジルコニウム・
シリサイド、ハフニウム・シリサイド、バナジウム・シ
リサイド、ニオブ・シリサイド、タンタル・シリサイ
ド、クロム・シリサイド、そして、タングステン・シリ
サイド等がある。これらは、例えば、固体シリコン・タ
ーゲットからスパッタリングによって形成することがで
きる。層１５と１６は窒化シリコン層６の上面とほぼ同
一の平面になるまで平坦化される。シリサイド層１６の
上部表面は、窒化物パッド６の表面の下まで掘り下げら
れうる。
【００２２】他の例として、層１６は第２タイプの不純
物がドープされたポリシリコンもしくは、アモルファス
・シリコンが可能である。ドープされたポリシリコンも
しくはアモルファスシリコン層１６を堆積した後、層１
５と層１６は窒化物パッド６の上面とほぼ同一の平面に
なるまで平坦化される。その後、シリサイド形成金属が
その構造部の上に堆積される。 この例では、コンフオ
ーマル下地層の導電性拡散防止層１５が省略されても良
い。
【００２３】シリサイドを形成する適切な金属の例とし
ては、チタン、モリブデン、ジルコニウム、ハフニウ
ム、ニオブ、タンタル、クロムそしてタングステン等が
あり、特に、チタンとタングステンが好ましい。金属は
このあと、接触しているポリシリコンもしくはアモルフ
ァスシリコンと反応し、ポリシリコンもしくはアモルフ
ァスシリコンの上に金属シリサイド層１６を形成する。
チタンの場合は、アルゴンのような不活性ガス雰囲気中
において、そのように反応させることができる。
【００２４】反応しなかったシリサイド形成金属は、金
属シリサイドに選択的に作用するエッチング液を使用し
て取り除くことができる。例えば、チタンの場合、硫酸
と過酸化水素の組みあわせのような、よく知られた技術
を用いることによって取り除くことができる。層１３、
１５、１６（ゲート導体）の上部表面は、その後、窒化
物パッドの上部表面の下、およそ１００−５００Åまで
掘り下げられる。
【００２５】ＣＶＤ二酸化シリコンの層１７が堆積さ
れ、その後、窒化シリコンパッド６の上部とほぼ同一平
面になるまで平坦化研磨される。これは、図４に示され
るように、ゲート導体の上に酸化物の絶縁体キャップを
形成する。
【００２６】窒化シリコンパッド層６は、例えば、熱り
ん酸エッチングを使用することにより取り除くことがで
きる。酸化物パッド層５は残され、ソース−ドレイン注
入のための酸化物スクリーンとして働く。側壁部の絶縁
体スペーサ１８が、図５に示されるように、ワード線上
に形成される。
【００２７】薄い酸化シリコン層１９（図６参照）が、
例えばＣＶＤにより堆積され、その後、そこに窓をあけ
て、ビット線コンタクトのために下層の拡散層を露出さ
せる。
【００２８】第１タイプのドープ剤を含んだドープされ
たポリシリコン２１が堆積される。ビット線拡散層との
ボーダレス・コンタクトを形成するポリシリコン２１の
端部を削り取るために、マスキングのステップが行われ
る。
【００２９】次に、コンタクト・スタッドの形成や様々
な配線レベルの決定といった、従来技術の処理が行われ
る。
【００３０】形成された構造部は、Ｎ＋ゲートとＰ＋ゲ
ートの双方を含み、Ｐ＋ゲートはＳＯＩの単結晶シリコ
ンと電気的に接触し、Ｎ＋ゲートはそれから分離され
る。
【００３１】オフ状態においては、図６に示される構成
のボディ・ゲート間コンタクトは、ボディ領域をワード
線の低電圧レベル（０．０もしくはいくらか負の値）に
維持する。この状態は、しきい値電圧がもっとも大きい
値をとる状態である。ワード線が正の高電圧レベルへ上
昇するにつれて、ゲート導体のＮ＋部分１３への印加電
圧に加えて、ボディ・ソース間電圧もますます上昇す
る。この結果、装置がオンになると、しきい値電圧Ｖｔ
が低下する（そして、サブスレッショルド・スロープが
より急峻になる）。この装置の、シミュレートされたＩ
ｄ−Ｖｇ特性が、図７においてフローティング・ボディ
を有する通常のＳＯＩ ＭＯＳＦＥＴと比較されてい
る。通常の装置に比較して、オフ電流の大きな減少、サ
ブスレッショルド・スロープの改善、オン電流の増加な
どが見て取れる。オフ電流は１０の４べき乗（図のＹ座
標の対数目盛で４の目盛）のファクターで減少し、オン
電流は約４０％も大きくなっている。サブスレッショル
ド・スロープは、フローティング・ボディでは、２５℃
において８０ｍＶ／ｄｅｃもの値になるが、ボディ動作
デバイスでは、６０ｍＶ／ｄｅｃに低下する。
【００３２】ゲート電圧を高電圧レベルへ上昇するにつ
れて、ソース領域（トレンチ・キャパシタ側）にもっと
も近いチャネルのＭＯＳゲート側が最初に反転する。こ
の結果、上述のようにしきい値電圧Ｖｔの低下に加え
て、擬似ベース幅の減少も起こり、究極的には、ソース
領域に最も近いＭＯＳゲート側の反転層は、擬似エミッ
タ（ソース）幅の拡張として機能することになる。その
結果、ゲート電圧の増加に伴いバイポーラ・ゲインが増
加することになる。本実施形態の構造と関連するバイポ
ーラ・ゲインの動的変化は、独特の効果をもたらす。本
実施形態における、最小化オフ電流に伴うしきい値電圧
Ｖｔの動的降下の効果によって、この構造は、非常に低
い動作電圧、例えば０．７ボルトの装置に適したものと
なる。従って、従来のＭＯＳＦＥＴに対する性能上の優
位性が相当に大きい。
【００３３】本発明の他の実施形態が、図８−１５及び
図１６−２３にそれぞれ示されており、ゲート・エッジ
のような装置の他の構成に関して、ゲート・ボディ間コ
ンタクトの自己整合が示されている。加えて、好ましい
技術を利用すると、この自己整合コンタクトは、幾何形
状の再現性に富んでいるばかりではなくて、ゲート長の
長短に無関係に形成できる。このゲート・ボディ間コン
タクトの大きさは、通常のフォトリソグラフィ処理によ
って可能なものよりも、はるかに小さくすることができ
る。上に議論したように、好ましくは、半導体基板表面
に沿った方向のゲート・ボディ間コンタクトの長さは、
およそ２００Åもしくはそれ以下であり、最も好ましく
は、およそ１００Åもしくはそれ以下である。２００Å
を越えるコンタクト長が好ましくないのは、そのような
長さは、過剰な量のソース電流がゲートに流れ、装置の
ゲインを低下させるからである。本発明の他の製造方法
によれば、図１−６において示された処理のための上に
議論されたような、通常のＳＯＩ基板１、活性領域と分
離領域が、よく知られた従来技術によって与えられる。
尚、ゲート・ボディ・コンタクトは、ゲートとチャネル
領域の接触を含むものである。
【００３４】活性領域を画定するために使用されたオリ
ジナルのパッド層は、取り除かれ、新しいパッド層構造
が形成される。この新しいパッド層構造は薄い熱的に成
長した酸化シリコン層２２を含み、この酸化シリコン層
２２はＣＶＤ等によって窒化シリコン層６に堆積されて
いる（図８）。この酸化シリコン層２２と、窒化シリコ
ン層６と酸化シリコン層５を含むパッド構造部とを通っ
て、下層の単結晶シリコン層４まで及ぶ開口部１０は、
反応性イオン・エッチング（ＲＩＥ）を用いたエッチン
グ等により与えられる。開口部１０は、この後に形成さ
れるゲート・コンタクト配線レベルの形状を画定する。
【００３５】犠牲酸化層（不図示）は、その後、下層の
単結晶シリコン層４の熱酸化等によって、開口部１０に
形成される。そのあと、Ｖｔ調整注入（adjust implant
s）が行われる。
【００３６】次に、窒化シリコン層６の側壁２３あるい
はエッジが、上層の酸化シリコン層２２から、例えばリ
ン・エッチング液を用いて掘り下げられる。このエッチ
ング・プロセスは、非常にうまく制御され、最上部の酸
化物層２２が窒化シリコン６の上にかかる正確な量を決
定することができる。
【００３７】犠牲酸化物層は、その後、ウェット・ディ
ップ・エッチング等を用いて取り除かれる。ゲート絶縁
体層１２は下層シリコン層４の熱酸化による酸化シリコ
ン等によって形成される。ゲート絶縁体層１２は典型的
にはおよそ２５−１００Åの厚さを有し、好ましくは、
およそ３０−８０Åの厚さを有する（図９）。
【００３８】図１０に示されているように、ドープされ
ていないポリシリコン層２４は、ポリシリコン２４が完
全にパッド層における開口部を埋めるように堆積され
る。しかし、堆積プロセスのために、そして、最上部の
酸化シリコン層２２がパッド窒化シリコン６の一部にか
かっているという事実のために、ボイド２５がポリシリ
コン２４に形成される。このボイド２５は、後にゲート
導体のエッジになる部分の中間にあたる部分に形成され
る。
【００３９】次に、ポリシリコン２４は、ＣＭＰ研磨を
使用して平坦化及び研磨され、ポリシリコン２４と窒化
シリコン６は、図１１に示すように、ほぼ同一平面にな
る。この研磨プロセスは、最上部の酸化シリコン層２２
と窒化シリコン層６の一部を取り除く。加えて、図１１
に示されるように、このプロセスは、ポリシリコン２４
におけるボイド２５を露出させる。
【００４０】次に、ボイド２５の底にあるゲート絶縁体
１２は、緩衝ＨＦのようなフッ素を基礎とするエッチン
グを使用して、エッチングにより取り除かれ、シリコン
層４の上部が露出される。
【００４１】チタン、タングステン、ニオブ、タンタ
ル、モリブデン、ジルコニウム、ハフニウム、バナジウ
ムそしてクロムのようなシリサイド形成金属層４１は、
ポリシリコン２４におけるギャップもしくはボイド２５
を完全に埋める構造全体の上を覆うように堆積される。
（図１２）
【００４２】チタンのような金属は、接触しているポリ
シリコンと反応して、ポリシリコン２４の上に金属シリ
サイド１６を形成する、（図１３）。チタンの場合は、
アルゴンのような不活性ガス雰囲気中で反応させること
ができる。窒化シリコン層６の上のチタンのように反応
しなかった金属は、チタン・シリサイドに適したエッチ
ング液を使用して取り除くことができる。例としては、
硫酸と過酸化水素の組み合わせが挙げられる。
【００４３】加えて、窒化物の上に形成されうる窒化チ
タンの薄い層は、このエッチング液を用いて、チタン・
シリサイドにほとんど影響を与えることなく、取り除く
ことができる。これは、ゲート・ポリシリコンが高導電
性金属によってキャップされる構造部を提供する。これ
は又、ゲート導体をＳＯＩ ＭＯＳＦＥＴボディへ接触
させる。
【００４４】ゲート・ポリシリコン２４は、それから、
シリサイド層１６を介して、Ｎ＋−もしくはＰ＋−タイ
プの不純物２６を注入され、必要とされる特定タイプの
デバイスに適したゲート導体の機能を与えられる。図１
４を参照されたい。ポリシリコンは早い拡散性を示すの
で、ゲート不純物がゲート・ポリシリコン２４の上部に
達すればよい。これにより、チャネル領域がカウンター
・ドープされる可能性が小さくなる。シリサイド層１６
の厚さは、ゲート不純物注入を使用して、窒化シリコン
層６を通ってチャネル領域をカウンター・ドープするこ
となく、ソース／ドレイン拡散を形成することができる
ように、形成することができる。シリサイド層の典型的
な厚さは、およそ１００−６００Åであり、好ましく
は、およそ２００−５００Åである。ソース／ドレイン
接合の深さは、シリコン薄膜の厚さによって制限される
ので、ストラグル（straggle）は大きな問題とはならな
くる。
【００４５】窒化シリコン層６は、よく知られるよう
に、それから、ゲート導体に対する選択性エッチ液と側
壁のスペーサを使用して、取り除くことができる。も
し。必要ならば、この特定の段階において、ソース／ド
レイン注入部２７を形成することができる。さらには、
前段階において、低いドーピング密度のソース／ドレイ
ン注入が窒化シリコンを通じて行われた場合は、この段
階において、付加的な高い濃度のソース／ドレイン注入
を行うことが望ましいかもしれない。
【００４６】加えて、それが望ましいならば、窒化物が
まだ存在するときにゲート・ポリシリコンを注入する代
わりに、そのような注入は窒化シリコンが取り除かれた
後に行い、ポリシリコンとソース／ドレイン領域を同時
にドープすることができる。
【００４７】この後に、従来のミドル・オブ・ザ・ライ
ン（middle of the line （ＭＯＬ））処理とバック・
エンド・オブ・ザ・ライン（back end of the line（Ｂ
ＥＯＬ））処理を、よく知られた方法で行うことができ
る。
【００４８】以下に他の実施形態を示す。他の実施形態
において、図１１に示すように、ボイドが露出し、ボイ
ドの底部のゲート絶縁体がエッチングで取り除かれる処
理の点までは、図８−１５に示されたものと同じ方法で
行うことができる。ただし、第１のタイプの不純物がド
ープされたポリシリコン２８がドープされていないポリ
シリコン２４の代わりに用いられている点は異なる（図
１６、１７参照）。
【００４９】この段階において（図１８参照）、一つの
選択肢として、拡散障壁層２９をボイド２５の側壁に形
成することができる。これは、物質の薄膜を堆積し、そ
の後に、側壁に残っている物質のみを残す反応性イオン
・エッチングを行うことにより、形成することができ
る。適切な拡散防止層は、窒化チタンや窒化シリコン・
タンタル（ＴａＳｉＮ）のような導電性物質、あるい
は、窒化シリコンのような絶縁体を含む。この拡散防止
層は、典型的には、およそ２０−５０Åの厚さであり、
好ましくは、およそ３０−４０Åの厚さである。
【００５０】第２のタイプの不純物をドープされた第２
のポリシリコンの薄膜層３０は、それから、低温エピ・
プロセス等によって堆積される（図１９）。この層は、
およそ２０−５０Åの厚さを有し、好ましくは、およそ
３０−４０Åの厚さを有する。次に、第２タイプの高濃
度不純物がドープされたポリシリコンの第３の層３１
が、堆積される。この層は、典型的には、およそ１００
−５００Åの厚さを有し、好ましくは、およそ２００−
４００Åの厚さを有する。低温エピ堆積処理は、第２の
不純物がドープされたポリシリコンと第１タイプの不純
物がドープされたポリシリコンとの相互拡散を最小限に
するために使用される。しかし、もし、選択肢としての
拡散防止層２９が使用されているならば、拡散防止物質
はこの相互拡散を確実に防止するので、より高い堆積温
度を使用することができる。層３１のドープ・レベル
は、層３０よりも大きくなる。典型的には、層３０への
ドープ濃度は、およそ、５×１０15から５×１０17ｃｍ
-3であり、層３１は、５×１０19から１×１０21ｃｍ-3
である。
【００５１】次に、ポリシリコン２８は窒化シリコン層
６の上部とほぼ同一平面において平坦化され、その下の
必要とされる深さまで掘り下げられる（図２０参照）。
これは、反応性イオン・エッチングにより行うことがで
きる。
【００５２】上記に開示したような金属（好ましくはタ
ングステン、チタンもしくはニオブ）を形成するシリサ
イド層１６は、表面上に堆積され、露出したポリシリコ
ンと接触した部分で反応してシリサイド層１６を形成す
る。典型的には、このシリサイド層１６はおよそ１００
−１０００Åの厚さを有し、好ましくは、およそ３００
−６００Åの厚さを有する。
【００５３】窒化物上の反応しない金属は、それから、
シリサイドへの選択性エッチング処理によって取り除か
れる。チタンの場合は、エッチング液は、硫酸と過酸化
水素の組み合わせを含む（図２１参照）。
【００５４】ＣＶＤ酸化シリコンのような酸化シリコン
・キャップ層３２が堆積され、窒化シリコン・パッド層
６の上部とほぼ同一平面においてで平坦化される。これ
は、ゲート導体の絶縁体キャップを形成する。この処理
は、拡散へのボーダレス接触が必要とされるときに、行
われる。
【００５５】次に、窒化物パッド６は、取り除かれ、ソ
ース／ドレイン注入２７が行われる。ゲート側壁絶縁体
スペーサ３３が形成されうる（図２３）。デバイスはそ
れから、従来の処理が行われ、必要とされる構造が形成
される。
【００５６】以上の説明は、本発明の好ましい実施形態
を示したものにすぎない。本発明は、様々な他の組み合
わせや環境、もしくは変更を加えたものとして使用する
ことが可能であり、上記に記載された本発明の概念の及
ぶ範囲、そして、上記の示唆そして／あるいは関連分野
の技術や知識と同等の範囲に於いて変更を加えることが
可能である。上記に記載された実施形態は、本発明を実
施する最善の形態を説明するために示され、さらに、当
業者が本発明を、必要に応じて様々な変更を行って他の
形態に於いて利用することができることを意図して記載
されている。従って、上記の説明は本発明を、この実施
の形態に限定することを意図するものではない。
【図面の簡単な説明】
【図１】実施の形態にかかる構造部の製造における一段
階を示す概略図である。
【図２】実施の形態にかかる構造部の製造における一段
階を示す概略図である。
【図３】実施の形態にかかる構造部の製造における一段
階を示す概略図である。
【図４】実施の形態にかかる構造部の製造における一段
階を示す概略図である。
【図５】実施の形態にかかる構造部の製造における一段
階を示す概略図である。
【図６】実施の形態にかかる構造部の製造における一段
階を示す概略図である。
【図７】実施の形態にかかる構造と従来技術におけるＩ
ｄ−Ｖｇ特性を比較する図である。
【図８】実施の形態にかかる構造部の製造における一段
階を示す概略図である。
【図９】実施の形態にかかる構造部の製造における一段
階を示す概略図である。
【図１０】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図１１】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図１２】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図１３】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図１４】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図１５】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図１６】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図１７】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図１８】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図１９】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図２０】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図２１】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図２２】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【図２３】実施の形態にかかる構造部の製造における一
段階を示す概略図である。
【符号の説明】
１ ＳＯＩ基板、２ シリコン基板、３ 二酸化シリコ
ン層、４単結晶シリコン薄膜、５ 二酸化シリコン層、
６ 窒化シリコン層、７ 絶縁体、８ ポリシリコン、
９ 浅いトレンチ分離、１０ 開口部、１２ ゲート絶
縁体層、１３ スペーサ、１５ コンフォーマル層、１
６ 金属シリサイド層、１７ ＣＶＤ二酸化シリコンの
層、１８ 絶縁体スペーサ、１９ 酸化シリコン層、２
１ ポリシリコン、２２ 酸化シリコン、２３ 側壁
部、２４ ポリシリコン、２５ ボイド、２６ 不純
物、２７ ソース／ドレイン注入部、２８ 第１のタイ
プの不純物がドープされたポリシリコン層、２９ 拡散
障壁層、３０第２のタイプの不純物がドープされた第２
のポリシリコン層、３１ 第２のタイプの不純物がドー
プされた第３のポリシリコン層、３２ 酸化シリコン・
キャップ層、３３ ゲート側壁絶縁体スペーサ、
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クロード・エル・バーチン アメリカ合衆国05403バーモント州サウ ス・バーリントン、ファズント・ウェイ 33 (72)発明者 ジェフリー・ピー・ガンビーノ アメリカ合衆国06755コネチカット州ガ イロードヴィレ、ウィバタック・ロード 12 (72)発明者 ルイス・ルーチェン・シュ アメリカ合衆国12524ニューヨーク州フ ィッシュキル、クロスバイ・コート７ (72)発明者 ジャック・アラン・マンデルマン アメリカ合衆国12582ニューヨーク州ス トームヴィレ、ジャミー・レーン５ (56)参考文献 特開 平２−244728（ＪＰ，Ａ) 特開 平10−12887（ＪＰ，Ａ) 特開 平８−51208（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/80 H01L 29/735

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】 ソース領域及びドレイン領域にそれぞれ
    隣接するチャネル領域を表面に有する単結晶半導体層
    と、前記チャネル領域上にゲート絶縁層を介して配置さ
    れたゲート導体と、該ゲート導体及び前記チャネル領領
    を電気的に相互接続するための接続導体（以下、ゲート
    ーボディ・コンタクトと言う）とを含む活性ＦＥＴ領域
    を含み、 前記ゲートーボディ・コンタクトは、前記活性ＦＥＴ領
    域内に位置していて前記チャネル領域の幅（チャネル電
    流に垂直な方向の寸法、以下、同じ）全体にわたって配
    置されていることを特徴とする、活性ＦＥＴボディ・デ
    バイス。
  2. 【請求項２】 前記単結晶半導体層がＳＯＩ基板の最上
    層であることを特徴とする、請求項１に記載の活性ＦＥ
    Ｔボディ・デバイス。
  3. 【請求項３】 前記ゲートーボディ・コンタクトは、前
    記ゲート導体の中央部に位置しチャネル領域の幅方向に
    延びるボイドに対して、自己整合的に形成されているこ
    とを特徴とする、請求項１に記載の活性ＦＥＴボディ・
    デバイス。
  4. 【請求項４】 前記ゲート導体は、その上部に、金属シ
    リサイド及び二酸化シリコンから成るキャップ構造を有
    することを特徴とする、請求項１に記載の活性ＦＥＴボ
    ディ・デバイス。
  5. 【請求項５】 前記ゲート導体は第１導電タイプのドー
    プ剤を含有するポリシリコンであり、前記ゲートーボデ
    ィ・コンタクトは、前記第１導電タイプとは異なる第２
    導電タイプのドープ剤を含有するポリシリコン又はアモ
    ルファス・シリコンであることを特徴とする、請求項１
    に記載の活性ＦＥＴボディ・デバイス。
  6. 【請求項６】ゲート導体と、チャネル領域と、ソース及
    びドレイン領域と、活性ＦＥＴ領域内に位置していて前
    記チャネル領域の幅全体にわたって配置されているゲー
    トーボディ・コンタクトとを含む活性ＦＥＴ領域から成
    る活性ＦＥＴボディ・デバイスを製造する方法であっ
    て、 単結晶半導体層表面に複数の活性ＦＥＴ領域及びそれら
    の分離領域が設けられている半導体基板を用意するステ
    ップと、 前記半導体層上に絶縁パッド構造部を形成するステップ
    と、 前記活性領域にゲート導体の形成予定領域を画定するた
    めに前記パッド構造部に前記半導体層に達する開口部を
    形成するステップと、 犠牲酸化物層を形成するステップと、 Ｖｔの調整のためにドープ剤を前記半導体層内に注入す
    るステップと、 前記犠牲酸化物層を取り除き、前記開口部内にゲート絶
    縁体層を形成するステップと、 ドープ剤含有ポリシリコン層を堆積し、該堆積ポリシリ
    コン層をエッチングして、前記開口部の内側壁に前記ド
    ープ剤含有ポリシリコンのスペーサを形成するステップ
    と、 前記スペーサで覆われていない前記ゲート絶縁体層の部
    分をエッチングして前記半導体層の表面部分を露出する
    ステップと、 導電性拡散防止物質を堆積して前記半導体層の前記露出
    表面及び前記スペーサ外表面を覆ってコンフォーマル層
    を形成するステップと、 金属シリサイド物質を堆積し、該堆積金属シリサイド層
    及び前記コンフォーマル層を前記パッド構造部の上部と
    同一平面になるまで平坦化研磨し、前記開口部内の前記
    コンフォーマル層により囲まれた前記金属シリサイド充
    填構造を形成するステップと、 前記パッド構造部の前記開口部内において、前記金属シ
    リサイド充填構造、前記コンフォーマル層及び前記スペ
    ーサの露出した上面を前記パッド構造部の露出表面より
    も低くなるようにエッチングし、ゲート導体を画定する
    ステップと、 前記パッド構造部を取り除くステップと、 ソース領域とドレイン領域を形成するステップと、 を有する、活性ＦＥＴボディ・デバイス製造方法。
  7. 【請求項７】ゲート導体と、チャネル領域と、ソース及
    びドレイン領域と、活性ＦＥＴ領域内に位置していて前
    記チャネル領域の幅全体にわたって配置されているゲー
    トーボディ・コンタクトとを含む活性ＦＥＴ領域から成
    る活性ＦＥＴボディ・デバイスを製造する方法であっ
    て、 単結晶半導体層表面に複数の活性ＦＥＴ領域及びそれら
    の分離領域が設けられている半導体基板を用意するステ
    ップと、 前記半導体層上に絶縁パッド構造部を形成するステップ
    と、 前記活性領域にゲート導体の形成予定領域を画定するた
    めに前記パッド構造部に前記半導体層に達する開口部を
    形成するステップと、 犠牲酸化物層を形成するステップと、 Ｖｔの調整のためにドープ剤を前記半導体層内に注入す
    るステップと、 前記犠牲酸化物層を取り除き、前記開口部内にゲート絶
    縁体層を形成するステップと、 第１導電タイプのドープ剤を含有するポリシリコン層を
    堆積し、該堆積ポリシリコン層をエッチングして、前記
    開口部の内側壁に前記ドープ剤含有ポリシリコンのスペ
    ーサを形成するステップと、 前記スペーサで覆われていない前記ゲート絶縁体層の部
    分をエッチングして前記半導体層の表面部分を露出する
    ステップと、 前記半導体層の前記露出表面及び前記スペーサ外表面を
    覆って、前記第１導電タイプとは異なる第２導電タイプ
    のドープ剤を含有するポリシリコン又はアモルファス・
    シリコンのコンフォーマル層を堆積するステップと、 前記コンフォーマル層を前記パッド構造部の上部と同一
    平面になるまで平坦化研磨し、前記開口部内に前記ポリ
    シリコン又は前記アモルファス・シリコンの充填構造を
    形成するステップと、 シリサイド形成金属を堆積し、接触部におけるシリサイ
    ド金属化反応により前記開口部内の前記ポリシリコン又
    はアモルファス・シリコン充填構造を金属シリサイドに
    変更するステップと、 前記シリサイド形成金属堆積層のうちシリサイド金属化
    の未反応部分の堆積層を選択的エッチングにより除去す
    るステップと、 前記パッド構造部の前記開口部内において、前記金属シ
    リサイド充填構造及び前記スペーサの露出した上面を前
    記パッド構造部の露出表面よりも低くなるようにエッチ
    ングし、ゲート導体を画定するステップと、 前記パッド構造部を取り除くステップと、 ソース領域とドレイン領域を形成するステップと、 を有する、活性ＦＥＴボディ・デバイス製造方法。
  8. 【請求項８】 前記ポリシリコン又はアモルファス・シ
    リコンのコンフォーマル層を堆積する前記ステップに先
    立って、導電性拡散防止物質のコンフォーマル層を下地
    層として堆積するステップを設けることを特徴とする請
    求項７に記載の活性ＦＥＴボディ・デバイス製造方法。
  9. 【請求項９】 前記コンフォーマル層は、ドープされた
    上層のポリシリコン層と、前記上層のポリシリコン層よ
    りも下層に形成され、ドープされた下層のポリシリコン
    層とを有し、前記上層のポリシリコン層のドープ濃度は
    前記下層のポリシリコン層のドープ濃度よりも大きいこ
    とを特徴とする、請求項７に記載の活性ＦＥＴボディ・
    デバイス製造方法。
  10. 【請求項１０】 前記パッド構造部を取り除く前記ステ
    ップに先立って、前記ゲート導体の上に二酸化シリコン
    キャップを形成するステップを設けることを特徴とす
    る、請求項６，７または８に記載の活性ＦＥＴボディ・
    デバイス製造方法。
  11. 【請求項１１】 ゲート導体と、チャネル領域と、ソー
    ス及びドレイン領域と、活性ＦＥＴ領域内に位置してい
    て前記チャネル領域の幅全体にわたって配置されている
    ゲートーボディ・コンタクトとを含む活性ＦＥＴ領域か
    ら成る活性ＦＥＴボディ・デバイスを製造する方法であ
    って、 単結晶半導体層表面に複数の活性ＦＥＴ領域及びそれら
    の分離領域が設けられている半導体基板を用意するステ
    ップと、 前記半導体層上に絶縁体パッド構造部を形成するステッ
    プと、 前記パッド構造部の上部に、前記パッド構造部の物質と
    は異なる絶縁体層を形成するステップと、 前記活性領域にゲート導体の形成予定領域を画定するた
    めに前記パッド構造部及び前記絶縁体層を貫通して前記
    半導体層に達する開口部を形成するステップと、 犠牲酸化物層を形成するステップと、 Ｖｔの調整のためにドープ剤を前記半導体層内に注入す
    るステップと、 前記開口部内部に露出している前記絶縁体層の側端が下
    側の前記パッド構造部の側端から軒状に張り出すように
    前記絶縁パッド構造部の側壁の一部をエッチングするス
    テップと、 前記犠牲酸化物層を取り除くステップと、 ゲート絶縁体層を形成するステップと、 前記絶縁パッド構造部の開口部を充填するために未ドー
    プのポリシリコン層を堆積し、前記絶縁体層の軒状張出
    し部の遮蔽作用により、前記ポリシリコン層の充填部分
    にボイドを形成するステップと、 前記ポリシリコン層を、前記絶縁パッド構造部と同一平
    面になるまで、平坦化研磨し、前記ボイドを露出させる
    ステップと、 前記ボイドの底部にあるゲート絶縁体を取り除き、前記
    半導体層の上面を露出させるステップと、 シリサイド形成金属の層を堆積して、前記ボイドを埋め
    るステップと、 前記シリサイド形成金属と前記ポリシリコンを金属化反
    応させ、前記ポリシリコン領域の上に金属シリサイド層
    を形成するステップと、 未反応のシリサイド形成金属を選択的に取り除くステッ
    プと、 前記ポリシリコンにドープしてゲート導体を形成するス
    テップと、 ソース領域とドレイン領域を形成するステップと、 を有する、活性ＦＥＴボディ・デバイス製造方法。
  12. 【請求項１２】 前記絶縁パッド構造部の側壁の一部を
    エッチングする前記ステップは、りん酸溶液でエッチン
    グするステップを含む、請求項１１に記載の活性ＦＥＴ
    ボディ・デバイス製造方法。
  13. 【請求項１３】 前記ボイドは、前記ゲート導体の両側
    縁間の中間に位置することを特徴とする、請求項１１に
    記載の活性ＦＥＴボディ・デバイス製造方法。
  14. 【請求項１４】 未反応のシリサイド形成金属を取り除
    く前記ステップの後に、又はゲート導体を形成するため
    に前記ポリシリコン内へのドーピングに先立って、若し
    くは、そのドーピング後に、前記絶縁パッド構造部を取
    り除くステップを含む、請求項１１に記載の活性ＦＥＴ
    ボディ・デバイス製造方法。
  15. 【請求項１５】 ゲート導体と、チャネル領域と、ソー
    ス及びドレイン領域と、活性ＦＥＴ領域内に位置してい
    て前記チャネル領域の幅全体にわたって配置されている
    ゲートーボディ・コンタクトとを含む活性ＦＥＴ領域か
    ら成る活性ＦＥＴボディ・デバイスを製造する方法であ
    って、 単結晶半導体層表面に複数の活性ＦＥＴ領域及びそれら
    の分離領域が設けられている半導体基板を用意するステ
    ップと、 前記半導体層上に絶縁体パッド構造部を形成するステッ
    プと、 前記パッド構造部の上部に、前記パッド構造部の物質と
    は異なる絶縁体層を形成するステップと、 前記活性領域にゲート導体の形成予定領域を画定するた
    めに前記パッド構造部及び前記絶縁体層を貫通して前記
    半導体層に達する開口部を形成するステップと、 犠牲酸化物層を形成するステップと、 Ｖｔの調整のためにドープ剤を前記半導体層内に注入す
    るステップと、 前記開口部内部に露出している前記絶縁体層の側端が下
    側の前記パッド構造部の側端から軒状に張り出すように
    前記絶縁パッド構造部の側壁の一部をエッチングするス
    テップと、 前記犠牲酸化物層を取り除くステップと、 ゲート絶縁体層を形成するステップと、 前記絶縁パッド構造部の開口部を充填するために第１導
    電タイプのドープ剤含有の第１のポリシリコン層を堆積
    し、前記絶縁体層の軒状張出し部の遮蔽作用により、前
    記第１ポリシリコン層の充填部分にボイドを形成するス
    テップと、 前記第１のポリシリコン層を、前記絶縁パッド構造部と
    同一平面になるまで、平坦化研磨して前記ボイドを露出
    させるステップと、 前記ボイドの底部にあるゲート絶縁体を取り除き、前記
    半導体層の上面を露出させるステップと、 前記第１導電タイプとは異なる第２導電タイプのドープ
    剤含有の第２のポリシリコンの薄膜を堆積するステップ
    と、 前記第２のポリシリコンの薄膜よりも高濃度に前記第２
    導電タイプのドープ剤を含有する第３のポリシリコン層
    を堆積しするステップと、 前記第２及び第３のポリシリコンを、前記絶縁パッド構
    造部と同一平面になるまで、平坦化研磨し、さらに該第
    ２及び第３のポリシリコンの上面を前記絶縁パッド構造
    部の上面よりも下方にエッチングするステップと、 シリサイド形成金属の層を堆積するステップと、 前記シリサイド形成金属と前記ポリシリコンを反応さ
    せ、前記ポリシリコン領域の上に金属シリサイド層を形
    成するステップと、 未反応のシリサイド形成金属を選択的に取り除くステッ
    プと、 ソース領域とドレイン領域を形成するステップと、 を有する、活性ＦＥＴボディ・デバイス製造方法。
  16. 【請求項１６】 前記第２のポリシリコンの薄膜を堆積
    する前記ステップに先立って、前記ボイドの側壁に導電
    性拡散障壁層を形成するステップを含むことを特徴とす
    る、請求項１５記載の活性ＦＥＴボディ・デバイス製造
    方法。
  17. 【請求項１７】 前記未反応シリサイド形成金属を選択
    的に取り除く前記ステップの後に、二酸化シリコンの層
    を堆積し、前記二酸化シリコンの層を前記絶縁パッド構
    造部の上部と同一平面になるまで平坦化するステップを
    含むことを特徴とする、請求項１５に記載の活性ＦＥＴ
    ボディ・デバイス製造方法。
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