JP2023554462A - 双極子ライナを備えた非力垂直輸送電界効果トランジスタ - Google Patents

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Abstract

半導体構造体は、下部ソース・ドレイン、上部ソース・ドレイン、ゲート・スタックを含んでもよい。上部ソース・ドレインはゲート・スタックよりも上にあり、下部ソース・ドレインはゲート・スタックよりも下にある。半導体構造体は、下部スペーサおよび上部スペーサも含んでもよい。ゲート・スタックは、下部スペーサと上部スペーサとの間にある。下部スペーサおよび上部スペーサはそれぞれ双極子ライナを備える。双極子ライナは、第１の層および第２の層を含む。第２の層は、第１の層と直接接触していてもよい。第２の層は、第１の層とは異なる材料で作製されてもよい。第１の層は、酸化シリコンで作製されてもよい。第２の層は、窒化シリコンまたは酸化アルミニウムで作製されてもよい。第１の層は、ゲート・スタック、上部ソース・ドレイン、および下部ソース・ドレインと直接接触していてもよい。

Description

本発明は、一般に、半導体構造体およびその形成方法に関する。より詳細には、本発明は、双極子ライナ（dipole liner）を備えた非力垂直輸送電界効果トランジスタ（wimpy vertical transport field effect transistor）を含む半導体構造体に関する。
非クリティカルな（non-critical）回路経路内のデバイスは、標準デバイスよりも高い閾値電圧を有することが好ましい。これは、回路の性能を損なうことなく低い漏れ率を維持する際の支援となる。より大きい閾値電圧を有するこれらデバイスは、「非力」デバイスと呼ばれる。従来、非力デバイスは、標準デバイスよりも長いゲート長で作製され、標準デバイスよりも高いチャネル・ドーピングを有する。非クリティカルな回路経路内の非力デバイスは、チップの消費電力を削減する。
本発明の一実施形態によれば、半導体構造体が提供される。半導体構造体は、下部ソース・ドレイン、上部ソース・ドレイン、ゲート・スタックを含んでもよい。上部ソース・ドレインはゲート・スタックよりも上にあり、下部ソース・ドレインはゲート・スタックよりも下にある。半導体構造体は、下部スペーサおよび上部スペーサも含んでもよい。ゲート・スタックは、下部スペーサと上部スペーサとの間にある。下部スペーサおよび上部スペーサはそれぞれ双極子ライナを備える。双極子ライナは、第１の層および第２の層を含む。第２の層は、第１の層と直接接触していてもよい。第２の層は、第１の層とは異なる材料で作製されてもよい。第１の層は、酸化シリコンで作製されてもよい。第２の層は、窒化シリコンまたは酸化アルミニウムで作製されてもよい。第１の層は、ゲート・スタック、上部ソース・ドレイン、および下部ソース・ドレインと直接接触していてもよい。下部スペーサは誘電体を含んでもよい。誘電体は、双極子ライナと直接接触していてもよい。
本発明の別の実施形態によれば、半導体構造体が提供される。半導体構造体は、垂直電界効果トランジスタを含んでもよく、垂直電界効果トランジスタは、上部ソース・ドレイン、下部ソース・ドレイン、下部スペーサ、上部スペーサ、ゲート・スタックを含む。下部ソース・ドレインは、下部スペーサによってゲート・スタックから分離される。下部スペーサは、下部ソース・ドレインに接触する双極子ライナを含んでもよい。上部ソース・ドレインは、上部スペーサによってゲート・スタックから分離されてもよい。上部スペーサは双極子ライナを含んでもよい。双極子ライナは上部ソース・ドレインに接触してもよい。双極子ライナは、第１の層および第２の層を含んでもよい。第２の層は、第１の層と直接接触していてもよい。第２の層は、第１の層とは異なる材料で作製されてもよい。第１の層は、酸化シリコンで作製されてもよい。第２の層は、窒化シリコンまたは酸化アルミニウムで作製されてもよい。第１の層は、ゲート・スタック、上部ソース・ドレイン、および下部ソース・ドレインと直接接触していてもよい。下部スペーサは誘電体を含んでもよい。誘電体は双極子ライナと直接接触していてもよい。
本発明の別の実施形態によれば、方法が提供される。方法は、基板上に下部ソース・ドレインを形成することと、下部ソース・ドレインと直接接触していてもよく双極子ライナを含んでもよい下部スペーサを形成することと、下部スペーサよりも上にゲート・スタックを形成することと、ゲート・スタックよりも上に、ゲート・スタックと直接接触していてもよく双極子ライナを含んでもよい上部スペーサを形成することと、上部スペーサよりも上に上部ソース・ドレインを形成することとを含んでもよい。双極子ライナは、第１の層および第２の層を含んでもよい。第２の層は、第１の層と直接接触していてもよい。第２の層は、第１の層とは異なる材料で作製されてもよい。第１の層は、ゲート・スタック、上部ソース・ドレイン、および下部ソース・ドレインと直接接触していてもよい。第１の層は、酸化シリコンで作製されてもよい。第２の層は、窒化シリコンまたは酸化アルミニウムで作製されてもよい。下部スペーサは誘電体を含んでもよい。誘電体は双極子ライナと直接接触していてもよい。
以下の詳細な説明は、例として与えられており、本発明をそれだけに限定することを意図するものではなく、添付の図面と併用することにより最もよく理解されるであろう。
例示的な実施形態による、基板上に垂直フィンを形成することを示す断面図である。 例示的な実施形態による、フィンの垂直側壁に沿ってスペーサを形成することを示す断面図である。 例示的な実施形態による、基板をリセスすることを示す断面図である。 例示的な実施形態による、下部ソース・ドレインを形成することを示す断面図である。 例示的な実施形態による、スペーサを除去することを示す断面図である。 例示的な実施形態による、二層双極子ライナを備えた下部スペーサを形成することを示す断面図である。 例示的な実施形態による、ゲート誘電体材料、仕事関数金属、および金属ゲートを堆積することを示す断面図である。 例示的な実施形態による、二層双極子ライナを備えた上部スペーサを形成することを示す断面図である。 例示的な実施形態による、上部スペーサ、金属ゲート、および下部スペーサの一部分を除去し、結果として得られた開口部を層間誘電体で充填することを示す断面図である。 例示的な実施形態による、上部ソース・ドレインを形成することを示す断面図である。 例示的な実施形態による、層間絶縁体およびコンタクトを形成することを示す断面図である。 例示的な実施形態による、標準垂直輸送電界効果トランジスタおよび非力垂直輸送電界効果トランジスタを示す断面図である。
図面は必ずしも縮尺どおりではない。図面は単なる概略図であり、本発明の特定のパラメータを描写することを意図したものではない。図面は、本発明の典型的な実施形態のみを描写することを意図したものである。図面において、同様の番号は同様の要素を表す。
本明細書では、特許請求される構造体および方法の詳細な実施形態を開示するが、開示される実施形態は、特許請求される構造体および方法を単に例示するものであり、特許請求される構造体および方法は様々な形態で具現化されてもよいことを理解されたい。しかしながら、本発明は、多くの異なる形態で具現化されてもよく、本明細書に記載の例示的な実施形態に限定されると解釈されるべきではない。そうではなく、これらの例示的な実施形態は、本開示が徹底的かつ完全なものになり、本発明の範囲を当業者に十分に伝えるように提供されるものである。説明では、提示された実施形態を不必要に曖昧にすることを避けるために、周知の特徴および技術の詳細は省略されていることがある。
以降の説明のために、「上方（ｕｐｐｅｒ）」、「下方（ｌｏｗｅｒ）」、「右（ｒｉｇｈｔ）」、「左（ｌｅｆｔ）」、「垂直（ｖｅｒｔｉｃａｌ）」、「水平（ｈｏｒｉｚｏｎｔａｌ）」、「上部（ｔｏｐ）」、「下部（ｂｏｔｔｏｍ）」という用語、およびそれらの派生語は、図面において方向付けられているように、開示されている構造体および方法に関するものとする。「覆って（ｏｖｅｒｌａｙｉｎｇ）」、「頂部に（ａｔｏｐ）」、「上部に（ｏｎ ｔｏｐ）」、「上に配置された（ｐｏｓｉｔｉｏｎｅｄ ｏｎ）」、または「頂部に配置された（ｐｏｓｉｔｉｏｎｅｄ ａｔｏｐ）」という用語は、第１の構造体などの第１の要素が、第２の構造体などの第２の要素上に存在し、第１の要素と第２の要素との間に界面構造体などの介在要素が存在してもよいことを意味する。「直接接触（ｄｉｒｅｃｔ ｃｏｎｔａｃｔ）」という用語は、第１の構造体などの第１の要素と、第２の構造体などの第２の要素とが、この２つの要素の界面において中間の導電層、絶縁層、または半導体層なしで接続されることを意味する。
本発明の実施形態の提示を不明瞭にしないために、以下の詳細な説明では、当技術分野で公知のいくつかの処理ステップまたは動作は、提示および例示の目的で一緒に組み合わされていることがあり、いくつかの事例では、詳細に説明されていないことがある。他の事例では、当技術分野で公知のいくつかの処理ステップまたは動作は、全く説明されていないことがある。以下の説明はむしろ、本発明の様々な実施形態の特有の特徴または要素に焦点を当てていることを理解されたい。
本発明の実施形態は、一般に、半導体構造体およびその形成方法に関する。より詳細には、本発明は、双極子ライナを有する非力垂直輸送電界効果トランジスタを含み得る半導体構造体に関する。以後、垂直輸送電界効果トランジスタを垂直トランジスタと呼ぶ。
チップの消費電力を削減するために、非クリティカルな回路経路において非力デバイスが使用されることがある。従来、非力デバイスは、標準デバイスよりも長いゲート長で作製され、標準デバイスよりも高いチャネル・ドーピングを有する。横型電界効果トランジスタの場合、非力デバイスは、公称デバイス（nominal device）よりも３～４ｎｍ長いゲート長を有しており、約２０ｍＶ高い閾値電圧を有する非力デバイスに変換される。しかしながら、垂直電界効果トランジスタの場合、異なるゲート長を有する標準デバイスおよび非力デバイスを作製することは困難である。異なるゲート長を有する垂直トランジスタを横並びで作製すると、非力垂直トランジスタが標準垂直トランジスタよりも短いのでトポグラフィ上の問題が生じる。このように、レコード・フローの通常のプロセスに容易に挿入して、非力垂直トランジスタと標準垂直トランジスタとを横並びで形成することができる、非力垂直トランジスタを製造するための方法および構造体が必要とされている。
本発明の実施形態は、双極子ライナを備えたスペーサ材料を有することによって非力垂直トランジスタを製造するための方法および構造体を提案する。非力垂直トランジスタを形成するために、本発明の実施形態は、下部スペーサおよび上部スペーサが配置されているチャネルに沿って二層双極子ライナを形成することを提案する。二層双極子ライナは、それぞれの下部スペーサおよび上部スペーサの一部になる。結果として得られる双極子ライナを備えた垂直トランジスタは、実効ゲート長が長くなり電圧漏れが少なくなるので、非力となる。本発明の実施形態は、双極子ライナを使用して、垂直トランジスタのソース・ドレイン領域付近の電界を変化させ、閾値電圧を小さい範囲で変化させる。
図１～図１２は、双極子ライナを備えた非力垂直トランジスタを含む例示的な半導体構造体を示す。
ここで図１を参照すると、ある実施形態による構造体１００が示されている。構造体１００は、基板１０２、ハード・マスク・キャップ１０４、およびフィン２００を含んでもよい。基板１０２は、１つまたは複数の半導体材料を含んでもよい。基板１０２の好適な材料の非限定的な例には、Ｓｉ（シリコン）、歪みＳｉ、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコン・ゲルマニウム）、Ｓｉ合金、Ｇｅ合金、ＩＩＩ－Ｖ材料（例えば、ＧａＡｓ（ヒ化ガリウム）、ＩｎＡｓ（ヒ化インジウム）、ＩｎＰ（リン化インジウム）、もしくはヒ化アルミニウム（ＡｌＡｓ））、ＩＩ－ＶＩ材料（例えば、ＣｄＳｅ（セレン化カドミウム）、ＣｄＳ（硫化カドミウム）、ＣｄＴｅ（テルル化カドミウム）、ＺｎＯ（酸化亜鉛）、ＺｎＳｅ（セレン化亜鉛）、ＺｎＳ（硫化亜鉛）、もしくはＺｎＴｅ（テルル化亜鉛））、またはそれらの任意の組合せが含まれてもよい。ある実施形態において、基板１０２はシリコンを含んでもよい。一実施形態において、基板１０２はバルク半導体基板である。「バルク半導体基板」という用語は、全体が１つまたは複数の半導体材料で構成される基板を指す。一例において、バルク半導体基板は、全体がシリコンで構成される。
ハードマスク層（図示せず）は、基板１０２の上面に堆積されてもよい。ハードマスク層は、例えば、二酸化シリコン、窒化シリコン、または酸窒化シリコンあるいはその組合せなどの任意の誘電体材料を含んでもよい。いくつかの実施形態において、ハードマスク層は、例えば、化学気相堆積、プラズマ強化化学気相堆積、物理気相堆積、または原子層堆積などの従来の堆積プロセスを利用して形成され得る。他の実施形態において、ハードマスク層は、例えば、熱酸化などの熱成長プロセスを利用して形成されてもよい。さらに他の実施形態において、ハードマスク層は、堆積プロセスと熱成長プロセスの組合せによって形成され得る。ハードマスク層は、約１０ｎｍから約２５ｎｍまでの範囲の厚さを有してもよい。ハードマスク層の他の厚さも可能であり、本出願において使用することができる。
基板１０２の上面にハードマスク層を形成した後、ハードマスク層および基板１０２はパターニングされる（図示せず）。パターニングは、リソグラフィおよびエッチングによって実施されてもよい。ハードマスク層および基板１０２のパターニングは、ハード・マスク・キャップ１０４およびフィン２００の形成をもたらす。ハードマスク層の残りの部分、すなわちエッチングされていない部分は、本明細書ではハード・マスク・キャップ１０４と呼ばれる。フィン２００はそれぞれ、互いに平行または実質的に平行な一対の垂直側壁を含む。２つのフィン２００が形成されるものとして説明および図示されているが、単一のフィン２００または複数のフィン２００が形成されてもよい。各フィン２００は、約２０ｎｍから約１５０ｎｍまでの範囲の垂直高さ、５ｎｍから３０ｎｍまでの幅、および２０ｎｍから３００ｎｍまでの長さを有してもよい。本明細書で述べた範囲よりも小さいまたは大きい他の垂直高さまたは幅または長さあるいはその組合せも本出願において使用することができる。
ここで図２を参照すると、ある実施形態による、側壁スペーサ１０６を備えた構造体１００が示されている。最初に、基板１０２およびハード・マスク・キャップ１０４の上面、ならびにフィン２００の側壁およびハード・マスク・キャップ１０４の側壁に、スペーサ層（図示せず）がコンフォーマルに堆積される。スペーサ層は、例えば、二酸化シリコン、窒化シリコン、ＳｉＯＣＮ、またはＳｉＢＣＮなどの絶縁材料を含んでもよい。スペーサ層の材料の他の非限定的な例には、誘電体酸化物（例えば、酸化シリコン）、誘電体窒化物（例えば、窒化シリコン）、誘電体酸窒化物、またはそれらの任意の組合せが含まれてもよい。スペーサ層は、堆積プロセス、例えば、原子層堆積、化学気相堆積、または物理気相堆積によって堆積されてもよい。スペーサ層はそれぞれ、約３ｎｍから約１５ｎｍまで、または約５ｎｍから約８ｎｍまでの範囲の厚さを有してもよい。
スペーサ層がコンフォーマルに堆積されると、次いで、スペーサ層はエッチバックされて側壁スペーサ１０６を形成する。側壁スペーサ１０６を形成するために、スペーサ層は、ドライエッチング・プロセス、例えば、反応性イオン・エッチング・プロセスによって、スペーサ層がハード・マスク・キャップ１０４の側壁およびフィン２００の側壁に残るが基板１０２の上面およびハード・マスク・キャップ１０４の上面から除去されるように、エッチングされてもよい。側壁スペーサ１０６は、フィン２００の側壁およびハード・マスク・キャップ１０４の側壁に沿って配置される。側壁スペーサ１０６は、後続の製造プロセス中にフィン２００の側壁を損傷から保護する。
ここで図３を参照すると、ある実施形態による、基板１０２がさらにリセスされた構造体１００が示されている。側壁スペーサ１０６が形成されると、側壁スペーサ１０６またはハード・マスク・キャップ１０４に対して選択性のある（実質的にこれらを除去しない）別のエッチング・プロセスを使用して、基板１０２をさらにリセスしてもよい。エッチング・プロセスは、例えば、乾式異方性エッチング・プロセスであってもよい。基板１０２をリセスすると、側壁スペーサ１０６の直下の基板１０２の側壁が露出する。エッチング・プロセス中にフィン２００の周りに側壁スペーサ１０６を有することにより、フィン２００自体の幅と比較してさらに幅が広い、フィン２００の直下にある基板１０２の下部部分が生成される。
ここで図４を参照すると、ある実施形態による、ソース・ドレイン・エピタキシ１０８と下部ソース・ドレイン１１０とを備えた構造体１００が示されている。基板１０２がさらにエッチバックされてその側壁が露出されると、基板１０２の上部にソース・ドレイン・エピタキシ１０８が成長させられる。ソース・ドレイン・エピタキシ１０８は、ソース・ドレイン・エピタキシ１０８の上面がスペーサ１０６の下面と実質的に同一平面になるような厚さまで成長させられてもよい。ソース・ドレイン・エピタキシ１０８は、シリコンまたはシリコン・ゲルマニウムで作製され、ｉｎ－ｓｉｔｕドープされてもよい。ある実施形態において、ソース・ドレイン・エピタキシ１０８は、ドーパントで高濃度にドープされてもよく、ドーパントはｐ型ドーパント（例えば、ホウ素またはガリウム）であってもよい。代替の実施形態において、ソース・ドレイン・エピタキシ１０８は、ドーパントで高濃度にドープされてもよく、ドーパントはｎ型ドーパント（例えば、アンチモン、ヒ素、またはリン）であってもよい。
ソース・ドレイン・エピタキシ１０８が堆積されると、構造体１００は、ドーパントの一部をソース・ドレイン・エピタキシ１０８からフィン２００の下にある基板１０２の一部分に移動させるためのドライブイン・アニール・プロセスを経る。ドーパントの一部をソース・ドレイン・エピタキシ１０８から基板１０２に移動させると、チャネル１１１の近くに下部ソース・ドレインが作成され、接合部が形成される。下部ソース・ドレイン１１０は、ソース・ドレイン・エピタキシ１０８から移動したｐ型ドーパントの一部でドープされた基板材料である。下部ソース・ドレイン１１０は、ソース・ドレイン・エピタキシ１０８に横方向に隣接して配置される。下部ソース・ドレイン１１０が形成されると、下部ソース・ドレイン１１０よりも上にある基板の残りの部分は、チャネル１１１と呼ばれることがある。チャネル１１１は、基板１０２と同じ材料で作製される。
ある実施形態において、構造体１００は、２つのフィン２００間にシャロー・トレンチ・アイソレーション（ＳＴＩ）（図示せず）も含んでもよい。ＳＴＩは、多くの方法で形成されてもよい。ある実施形態において、２つのフィン２００間でソース・ドレイン・エピタキシ１０８および基板１０２の一部分を除去するために、単一のエッチング・プロセスまたは複数のエッチング・プロセスも実施されてもよい。結果として得られたトレンチ（図示せず）は、ソース・ドレイン・エピタキシ１０８の上面から基板１０２の一部分を通って延在してもよい。次いで、トレンチは、ＳＴＩ１３６を形成する誘電体材料で充填される。ＳＴＩ１３６は、ひとつのフィンに印加される電流が第２のフィンに影響を及ぼさないように、２つのフィン２００を分離する誘電体プラグの形態である。典型的には、ＳＴＩ１３６は、基板１０２の一部分を通って、２つのフィンを電気的に分離できる深さまで延在する。
ここで図５を参照すると、ある実施形態による、側壁スペーサ１０６が除去された構造体１００が示されている。下部ソース・ドレイン１１０が形成された後、フィン２００の側壁から側壁スペーサ１０６が除去され、それによってフィン２００の側壁が露出される。側壁スペーサ１０６は、ハード・マスク・キャップ１０４、基板１０２、ソース・ドレイン・エピタキシ１０８、または下部ソース・ドレイン１１０に対して選択性のある（実質的にこれらを除去しない）プロセスを使用してエッチングされてもよい。
ここで図６を参照すると、ある実施形態による、下部スペーサ１１８を備えた構造体１００が示されている。下部スペーサ１１８は、第１の層１１２、第２の層１１４、および誘電体１１６を含んでもよい。第１の層１１２は、例えば、酸化シリコンなどの材料で作製されてもよい。第２の層１１４は、非力デバイスがｐ型垂直トランジスタであるかｎ型垂直トランジスタであるかに応じて、異なる材料で作製されてもよい。ｐ型垂直トランジスタの場合、第２の層１１４は窒化シリコンで作製されてもよく、ｎ型垂直トランジスタの場合、第２の層１１４は酸化アルミニウムで作製されてもよい。第１の層１１２および第２の層１１４は、二層双極子ライナと総称されることがある。二層双極子ライナを機能させるために、第２の層１１４と組み合わせた第１の層１１２が必要である。誘電体１１６は、酸化シリコンを含むがこれに限定されない低ｋ誘電体材料（ｋ＜４．０）で作製されてもよい。
下部スペーサ１１８を形成するために、公知の堆積技術を使用して、構造体１００の上面に第１の層１１２がコンフォーマルに堆積される。次いで、公知の堆積技術を使用して、第１の層１１２の上面に第２の層１１４がコンフォーマルに堆積される。第１の層１１２および第２の層１１４は、１～２ｎｍの厚さに堆積される。第１の層１１２および第２の層１１４の厚さは、電界に影響を与え、その結果、閾値電圧に影響を与えることがある。したがって、二層双極子ライナが厚いほど、閾値電圧の範囲が大きくなる。１～２ｎｍの厚さは、閾値電圧を＜５０ｍＶの範囲で調整することができる。第１の層１１２および第２の層１１４が堆積されると、次いで、第２の層１１４の上面に誘電体１１６が堆積される。
第１の層１１２および第２の層１１４に対して選択性のある（実質的にこれらを除去しない）エッチング・プロセスを使用して、ハード・マスク・キャップ１０４の上面およびフィン２００の側壁から誘電体１１６を除去してもよい。エッチング・プロセスは、例えば、反応性イオン・エッチングであってもよい。次いで、別のエッチング・プロセスを使用して、ハード・マスク・キャップ１０４の上面およびフィン２００の側壁から第１の層１１２および第２の層１１４をエッチバックしてもよい。結果として得られた構造体１００は、図６に示されているように、ソース・ドレイン・エピタキシ１０８および下部ソース・ドレイン１１０の上面に沿って形成された下部スペーサ１１８を含む。
典型的には、標準垂直トランジスタは、例えば、酸化シリコンなどの低ｋ材料で作製された下部スペーサを含んでもよい。本発明の実施形態は、二層双極子ライナと誘電体１１６とを含む下部スペーサ１１８を開示し、ここで、誘電体１１６は低ｋ材料で作製される。双極子ライナと誘電体１１６との組合せは、標準垂直トランジスタのゲート長と比較した場合に実効ゲート長が長いことに起因して、非力垂直トランジスタを作り出す。さらに、非力ｎ型垂直トランジスタの場合、双極子ライナは、酸化シリコン（第１の層１１２）および酸化アルミニウム（第２の層１１４）で作製され、フィン２００の近くで負電荷を生成する。非力ｐ型垂直トランジスタの場合、双極子ライナは、酸化シリコン（第１の層１１２）および窒化シリコン（第２の層１１４）で作製され、フィン２００の近くで正電荷を生成する。
ここで図７を参照すると、ある実施形態による、ゲート・スタック１２６を備えた構造体１００が示されている。ゲート・スタック１２６は、ゲート誘電体材料１２０、仕事関数金属、および金属ゲート１２４を含んでもよい。
下部スペーサ１１８が形成されると、構造体１００の上面にゲート誘電体材料１２０がコンフォーマルに堆積される。次いで、ゲート誘電体材料１２０の上部部分に仕事関数金属１２２がコンフォーマルに堆積される。ゲート誘電体材料１２０および仕事関数金属１２２は、下部スペーサ１１８、フィン２００の側壁、およびハード・マスク・キャップ１０４上に配置される。
ゲート誘電体材料１２０は、３．９、７．０、または１０．０よりも大きい誘電率を有する誘電体材料とすることができる。ゲート誘電体材料１２０に好適な材料の非限定的な例には、酸化物、窒化物、酸窒化物、ケイ酸塩（例えば、金属ケイ酸塩）、アルミン酸塩、チタン酸塩、窒化物、またはそれらの任意の組合せが含まれる。（７．０よりも大きい誘電率を有する）高ｋ材料の例には、酸化ハフニウム、酸化ハフニウムシリコン、酸窒化ハフニウムシリコン、酸化ランタン、酸化アルミニウムランタン、酸化ジルコニウム、酸化ジルコニウムシリコン、酸窒化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウム・ストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化タンタルスカンジウム鉛、および亜鉛ニオブ酸鉛などの金属酸化物が含まれるが、これらに限定されない。高ｋ材料にはさらに、例えば、ランタンおよびアルミニウムなどのドーパントが含まれてもよい。
ゲート誘電体材料１２０は、フィン２００の側壁を仕事関数金属１２２から分離し、仕事関数金属１２２の静電容量を増加させながら漏れ電流効果を低減する。ゲート誘電体材料１２０層は、好適な堆積プロセス、例えば、化学気相堆積、プラズマ強化化学気相堆積、原子層堆積蒸着、物理気相堆積、化学溶液堆積、または他の同様のプロセスによって形成されてもよい。ゲート誘電体材料１２０の厚さは、堆積プロセス、ならびに使用される高ｋ誘電体材料の組成および数に応じて変化してもよい。
仕事関数金属１２２は、ゲート誘電体材料１２０の上に配置されてもよい。仕事関数金属１２２の種類は、トランジスタの種類に依存する。適切な仕事関数金属１２２の非限定的な例には、ｐ型仕事関数金属材料およびｎ型仕事関数金属材料が含まれる。ｐ型仕事関数材料には、ルテニウム、パラジウム、白金、コバルト、ニッケル、および導電性金属酸化物、またはそれらの任意の組合せなどの組成物が含まれる。ｎ型金属材料には、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、金属炭化物（例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、および炭化アルミニウム）、アルミナイド、またはそれらの任意の組合せなどの組成物が含まれる。仕事関数金属１２２は、好適な堆積プロセス、例えば、化学気相堆積、プラズマ強化化学気相堆積、物理気相堆積、めっき、熱蒸着または電子ビーム蒸着、およびスパッタリングによって堆積されてもよい。
ゲート誘電体材料１２０および仕事関数金属１２２が構造体１００上にコンフォーマルに堆積されると、構造体１００は金属で充填されて、金属ゲート１２４を形成する。構造体１００は、金属ゲート１２４の上面がフィン２００の上面のすぐ下になるように金属で充填される。金属ゲート１２４は、ゲート誘電体材料１２０および仕事関数金属１２２の上に堆積される。金属ゲート１２４、仕事関数金属１２２、およびゲート誘電体材料１２０は、ゲート・スタック１２６と総称されることがある。金属ゲート１２４の非限定的な例には、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、またはそれらの任意の組合せが含まれてもよい。導電性金属は、好適な堆積プロセス、例えば、化学気相堆積、プラズマ強化化学気相堆積、物理気相堆積、めっき、熱蒸着または電子ビーム蒸着、およびスパッタリングによって堆積されてもよい。
引き続き図７を参照すると、金属ゲート１２４が堆積されると、構造体１００は、ハード・マスク・キャップ１０４の上面および側壁からゲート誘電体材料１２０および仕事関数金属１２２を除去するためのエッチング・プロセスを経る。エッチング・プロセスは、金属ゲート１２４に対して選択性があってもよい（実質的に金属ゲート１２４を除去しない）。エッチング・プロセスは、例えば、反応性イオン・エッチングであってもよい。エッチング・プロセスが実施された後、ゲート誘電体材料１２０および仕事関数金属１２２の上面は、金属ゲート１２４の上面と実質的に同一平面になる。加えて、ゲート誘電体材料１２０、仕事関数金属１２２、および金属ゲート１２４の上面は、フィン２００の上面よりも下にある。
ここで図８を参照すると、ある実施形態による、上部スペーサ１２８を備えた構造体１００が示されている。上部スペーサ１２８は、下部スペーサ１１８と実質的に同一であり、第１の層１１２、第２の層１１４、および誘電体１１６を含む。最初に、第１の層１１２がゲート誘電体材料１２０、仕事関数金属１２２、金属ゲート１２４、フィン２００、およびハード・マスク・キャップ１０４と直接接触するように第１の層１１２を構造体１００の上面にコンフォーマルに堆積することによって、上部スペーサ１２８が形成されてもよい。次いで、公知の堆積技術を使用して、第１の層１１２の上面に第２の層１１４がコンフォーマルに堆積される。第１の層１１２および第２の層１１４は、１～２ｎｍの厚さに堆積される。第１の層１１２および第２の層１１４が堆積されると、次いで、第２の層１１４の上面に誘電体１１６が堆積される。
上部スペーサ１２８は、図６を参照して本明細書で説明したような、下部スペーサ１１８を形成するために使用されるプロセスと同じプロセスによって形成されてもよい。結果として得られた構造体１００は、図８に示されているように、ゲート誘電体材料１２０、仕事関数金属１２２、および金属ゲート１２４の上面に沿って形成された上部スペーサ１２８を含む。上部スペーサ１２８は、フィン２００の上面がハード・マスク・キャップ１０４の下面と直接接触している界面に隣接して横方向に配置される。下部スペーサ１１８と同様に、上部スペーサ１２８も、第１の層１１２、第２の層１１４、および誘電体１１６を含む。
ここで図９を参照すると、ある実施形態による、層間誘電体（ＩＬＤ）１３０を備えた構造体１００が示されている。構造体１００は、上部スペーサ１２８の一部分、金属ゲート１２４の一部分、仕事関数金属１２２の一部分、ゲート誘電体材料１２０の一部分、および下部スペーサ１１８の一部分を除去してトレンチを形成し、ソース・ドレイン・エピタキシ１０８の上面を露出させる、エッチング・プロセスを経る。最初に、上部スペーサ１２８の露出された上面にマスクが配置され、続いてパターニングされてもよい。パターンを上部スペーサ１２８に転写し、上部スペーサ１２８の一部分を除去して金属ゲート１２４の上面を露出させる。続いて同じプロセスを実施して、金属ゲート１２４の一部分、仕事関数金属１２２の一部分、ゲート誘電体材料１２０の一部分、下部スペーサ１１８の一部分を除去して、ソース・ドレイン・エピタキシ１０８の上面を露出させてもよい。
ソース・ドレイン・エピタキシ１０８の上面の一部分が露出されると、ＩＬＤ１３０の上面が上部スペーサ１２８の上面と実質的に同一平面になるようにＩＬＤ１３０が堆積される。ＩＬＤ１３０は、例えば、酸化シリコン、スピンオンガラス、流動性酸化物、高密度プラズマ酸化物、ホウリンケイ酸ガラス（ＢＰＳＧ）、またはそれらの任意の組合せを含むがこれらに限定されない低ｋ誘電体材料（ｋ＜４．０）から形成されてもよい。ＩＬＤ１３０は、化学気相堆積、物理気相堆積、プラズマ強化化学気相堆積、原子層堆積、蒸着、化学溶液堆積、または同様のプロセスを含むがこれらに限定されない堆積プロセスによって堆積される。
ここで図１０を参照すると、ある実施形態による、上部ソース・ドレイン１３２を備えた構造体１００が示されている。上部ソース・ドレイン１３２を形成するために、最初に、図１～図９に示すハード・マスク・キャップ１０４が除去される。ハード・マスク・キャップ１０４は、例えば化学機械研磨などの任意の材料除去プロセスを利用して除去されてもよい。ハード・マスク・キャップ１０４が除去され、フィン２００の上面が露出されると、フィン２００の露出された上面から上部ソース・ドレイン１３２がエピタキシャル成長される。上部ソース・ドレイン１３２は、垂直トランジスタのファセット形成された（facetted）エピタキシ・ソース・ドレイン領域である。ファセット形成された上部ソース・ドレイン１３２は、尖った円錐の形状で成長し、上部ソース・ドレイン１３２の先端部は、フィン２００から離れて水平方向および垂直方向に延在する。上部ソース・ドレイン１３２の尖った円錐形状は、円錐の先端で電界を増強する。
上部ソース・ドレイン１３２は、例えば、分子線エピタキシなどのエピタキシャル成長プロセスを使用して成長させられてもよい。上部ソース・ドレイン１３２を成長させるために、急速熱化学気相堆積、低エネルギープラズマ蒸着、超高真空化学気相堆積、大気圧化学気相堆積などの他の方法も使用されてもよい。エピタキシャル堆積の温度は、典型的には、４５０℃から９００℃までの範囲である。典型的には、温度が高いほど堆積が速くなるが、堆積が速いと、結晶の欠陥および膜の亀裂が生じることがある。
ここで図１１を参照すると、ある実施形態による、コンタクト１３４を備えた構造体１００が示されている。上部ソース・ドレイン１３２が形成されると、構造体１００はＩＬＤ１３０で充填され、ＩＬＤ１３０が上部ソース・ドレイン１３２を覆う。次に、コンタクト１３４が形成される。コンタクト１３４は、ＩＬＤ１３０を通って上部ソース・ドレイン１３２まで延在し、トレンチ内に形成される。ＩＬＤ１３０を除去してコンタクト・トレンチを形成するために、フォトレジストなどのレジストが堆積され、パターニングされてもよい。パターニングされたレジストをエッチング・マスクとして使用して反応性イオン・エッチングなどのエッチング・プロセスを実施し、上部ソース・ドレイン１３２が露出するまでＩＬＤ１３０を除去してもよい。コンタクト・トレンチに、導電性材料または導電性材料の組合せが充填されて、コンタクト１３４を形成する。導電性材料充填物は、導電性金属、例えば、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、またはそれらの任意の組合せであってもよい。導電性材料は、好適な堆積プロセス、例えば、化学気相堆積、プラズマ強化化学気相堆積、物理気相堆積、めっき、熱蒸着または電子ビーム蒸着、またはスパッタリングによって堆積されてもよい。ＩＬＤ１３０の表面から任意の導電性材料を除去するために、平坦化プロセス、例えば、化学機械平坦化が実施される。
結果として得られた構造体１００は、図１１に示されているように、２つの非力垂直トランジスタを含む。２つの非力垂直トランジスタが示されているが、本発明の実施形態が単一の基板ウェハ上に複数の非力垂直トランジスタを形成することを企図していることを理解されたい。
図１１に示す垂直トランジスタのそれぞれは、双極子ライナを含む。双極子ライナは、第１の層１１２および第２の層１１４で作製される。双極子ライナに加えて、垂直トランジスタは誘電体１１６も含む。双極子ライナおよび誘電体１１６は、下部スペーサ１１８および上部スペーサ１２８を形成する。さらに、双極子ライナと誘電体との組合せは、標準垂直トランジスタのゲート長と比較した場合に実効ゲート長が長いことに起因して非力である垂直トランジスタを作り出す。双極子ライナの第１の層１１２は、例えば、酸化シリコンなどの材料で作製されてもよい。ゲート誘電体材料１２０も、酸化物材料で作製されてもよい。さらに、ゲート誘電体材料１２０は、バリアとして作用してフィン２００の側壁を仕事関数金属１２２から分離し、仕事関数金属１２２の静電容量を増加させながら漏れ電流効果を低減する。第１の層１１２はゲート誘電体材料１２０と同じ材料で作製され得るので、第１の層１１２も、バリアとして作用して、漏れ電流効果を低減するとともに垂直トランジスタの実効ゲート長を増加させてもよい。
ここで図１２を参照すると、ある実施形態による、標準垂直トランジスタと非力垂直トランジスタとを備えた構造体３００が示されている。非力垂直トランジスタは、下部ソース・ドレイン１０８と上部ソース・ドレイン１３２との間に配置されたゲート・スタック１２６を含んでもよい。ゲート・スタックは、ゲート誘電体材料１２０、仕事関数金属１２２、および金属ゲート１２４を含んでもよい。さらに、下部スペーサ１１８および上部スペーサ１２８は、双極子ライナおよび誘電体１１６で作製される。
標準垂直トランジスタは、ゲート誘電体材料１２０と、仕事関数金属１２２と、金属ゲート１２４とによって形成されるゲート・スタック１２６を含む。標準垂直トランジスタは、下部ソース・ドレイン１０８および上部ソース・ドレイン１３２、ならびに下部スペーサおよび上部スペーサも含む。しかしながら、標準垂直トランジスタにおける下部スペーサおよび上部スペーサは、誘電体１１６だけで作製される。標準垂直トランジスタにおける下部スペーサおよび上部スペーサは、双極子ライナを含まない。その結果、標準垂直トランジスタは非力ではない。それでもなお、標準垂直トランジスタは、非力垂直トランジスタと横並びで製造されてもよい。例えば、下部スペーサおよび上部スペーサの形成中、第１の層１１２および第２の層１１４ならびに誘電体１１６が堆積されて、非力垂直トランジスタを形成し、一方、誘電体１１６のみが堆積されて、標準垂直トランジスタを形成する。第１の層１１２および第２の層１１４の堆積中、第１の層１１２および第２の層１１４が非力垂直トランジスタを形成する構造体上にのみ堆積されるように、標準垂直トランジスタがマスクされてもよい。加えて、実際の物理的なゲート長は、標準垂直トランジスタと非力垂直トランジスタとで同じである。しかしながら、実効ゲート長は、双極子ライナにより、標準垂直トランジスタよりも非力垂直トランジスタの方が長い。双極子ライナは、垂直トランジスタのソース・ドレイン領域付近の電界に影響を与え、それによって閾値電圧差を作り出す。
本発明の様々な実施形態の説明は、例示を目的として提示されたものであり、網羅的であること、または開示された実施形態に限定されることを意図したものではない。説明した実施形態の範囲から逸脱することなく、当業者には多くの変更形態および変形形態が明らかであろう。本明細書で使用される用語は、実施形態の原理、実際の適用、もしくは市場で見られる技術に勝る技術的改善を最もよく説明するために、または当業者が本明細書で開示される実施形態を理解できるようにするために選択されたものである。

Claims (20)

  1. 半導体構造体であって、
    下部ソース・ドレイン、上部ソース・ドレイン、ゲート・スタックであって、前記上部ソース・ドレインが前記ゲート・スタックよりも上にあり、前記下部ソース・ドレインが前記ゲート・スタックよりも下にある、前記下部ソース・ドレイン、前記上部ソース・ドレイン、前記ゲート・スタックと、
    下部スペーサおよび上部スペーサであって、前記ゲート・スタックが前記下部スペーサと前記上部スペーサとの間にあり、前記下部スペーサおよび前記上部スペーサがそれぞれ双極子ライナを備える、前記下部スペーサおよび前記上部スペーサと
    を備える、半導体構造体。
  2. 前記双極子ライナが、
    第１の層と、
    前記第１の層と直接接触しており前記第１の層とは異なる材料で作製される第２の層と
    を備える、請求項１に記載の半導体構造体。
  3. 前記第１の層が酸化シリコンで作製される、請求項２に記載の半導体構造体。
  4. 前記第２の層が窒化シリコンで作製される、請求項２に記載の半導体構造体。
  5. 前記第２の層が酸化アルミニウムで作製される、請求項２に記載の半導体構造体。
  6. 前記第１の層が、前記ゲート・スタック、前記上部ソース・ドレイン、および前記下部ソース・ドレインと直接接触している、請求項２に記載の半導体構造体。
  7. 前記下部スペーサが誘電体を備え、前記誘電体が前記双極子ライナと直接接触している、請求項１に記載の半導体構造体。
  8. 半導体構造体であって、
    上部ソース・ドレイン、下部ソース・ドレイン、下部スペーサ、上部スペーサ、ゲート・スタックを備える垂直電界効果トランジスタであって、前記下部ソース・ドレインが前記下部スペーサによって前記ゲート・スタックから分離され、前記下部スペーサが、前記下部ソース・ドレインに接触する双極子ライナを備える、前記垂直電界効果トランジスタ
    を備える、半導体構造体。
  9. 前記上部ソース・ドレインが前記上部スペーサによって前記ゲート・スタックから分離され、前記上部スペーサが前記双極子ライナを備え、前記双極子ライナが前記上部ソース・ドレインに接触する、請求項８に記載の半導体構造体。
  10. 前記双極子ライナが、
    第１の層と、
    前記第１の層と直接接触しており前記第１の層とは異なる材料で作製される第２の層と
    を備える、請求項８に記載の半導体構造体。
  11. 前記第１の層が酸化シリコンで作製される、請求項１０に記載の半導体構造体。
  12. 前記第２の層が窒化シリコンで作製される、請求項１０に記載の半導体構造体。
  13. 前記第２の層が酸化アルミニウムで作製される、請求項１０に記載の半導体構造体。
  14. 前記下部スペーサが誘電体を備え、前記誘電体が前記双極子ライナと直接接触している、請求項８に記載の半導体構造体。
  15. 方法であって、
    基板上に下部ソース・ドレインを形成することと、
    前記下部ソース・ドレインと直接接触しており双極子ライナを備える下部スペーサを形成することと、
    前記下部スペーサよりも上にゲート・スタックを形成することと、
    前記ゲート・スタックよりも上に、前記ゲート・スタックと直接接触しており前記双極子ライナを備える上部スペーサを形成することと、
    前記上部スペーサよりも上に上部ソース・ドレインを形成することと
    を含む、方法。
  16. 前記双極子ライナが、
    第１の層と、
    前記第１の層と直接接触しており前記第１の層とは異なる材料で作製される第２の層と
    を備える、請求項１５に記載の方法。
  17. 前記第１の層が、前記ゲート・スタック、前記上部ソース・ドレイン、および前記下部ソース・ドレインと直接接触している、請求項１６に記載の方法。
  18. 前記第１の層が酸化シリコンで作製される、請求項１６に記載の方法。
  19. 前記第２の層が窒化シリコンまたは酸化アルミニウムで作製される、請求項１６に記載の方法。
  20. 前記下部スペーサが誘電体を備え、前記誘電体が前記双極子ライナと直接接触している、請求項１５に記載の方法。
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