JP2011198882A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】歩留まりに優れた半導体装置を提供する。
【解決手段】半導体装置の製造方法は、基板（シリコン基板７）上にゲート絶縁膜５とゲート電極膜（ポリシリコン膜３）とをこの順に形成し、ポリシリコン膜３上にハードマスク（第２のハードマスク２）を形成する工程と、第２のハードマスク２を用いて、ポリシリコン膜３を選択的にエッチングして、ゲート電極２０を形成する工程と、ゲート絶縁膜５の側壁、ゲート電極２０の側壁、第２のハードマスク２の側壁および上面上、ならびにシリコン基板７上に、第１の絶縁膜（第１のスペーサ用絶縁膜）を形成する工程と、異方性ドライエッチングを行うことにより、シリコン基板７上、ならびに第２のハードマスク２の上面上および側壁上の第１のスペーサ用絶縁膜を除去しつつ、ゲート絶縁膜５およびゲート電極２０の側壁上に第１の絶縁膜（第１のスペーサ）を残す工程と、第２のハードマスク２を除去する工程と、ゲート電極２０および第１のスペーサをマスクとしてシリコン基板７にイオン注入を行う工程と、を含む
【選択図】図１

Description

本発明は、半導体装置の製造方法に関する。

近年、半導体装置の信頼性を目的として、ゲート電極上にハードマスクを残しつつトランジスタの形成を進め、ゲート電極の側壁上にサイドウォールを形成した後にハードマスクを除去することが行われている。この種の技術として、特許文献１記載のものがある。同文献に記載されたトランジスタの形成工程の一部を図６に示す。
同文献によれば、シリコン基板１０１上にＨｉｇｈ−ｋ膜１０２、ゲート電極膜１０３、ハードマスク膜１１１（ＳｉＯ_２膜）を形成し（図６（ａ））、レジスト膜１１０を用いてハードマスク膜１１１に対して加工した後（図６（ｂ））、このハードマスク膜１１１を残したまま、ゲート電極膜１０３をドライエッチングする（図６（ｃ）〜（ｆ））。続いて、ハードマスク膜１１１が残ったゲート電極膜１０３の側壁にサイドウォール１０７を形成する（図６（ｇ））。続いて、ハードマスク膜１１１を除去する（図６（ｈ））。

特開２００６−１８６２４４号公報

しかしながら、上記文献記載の技術においては、ハードマスクの側壁上のサイドウォールが、ハードマスク除去時に残り、異物となることがある。詳細には、ゲート電極およびＨｉｇｈ−ｋ膜の側壁上にサイドウォールが形成されていない状態で、ハードマスク膜を除去すると、Ｈｉｇｈ−ｋ膜にサイドエッチングが入り、その後のイオン注入で形成されたエクステンション領域からゲートがオフセットしてしまう。その結果、寄生抵抗増加によりオン電流の低下等が起こり、半導体装置の信頼性が低下してしまうことがあった。
そこで、上記文献記載の技術においては、半導体装置の信頼性を目的として、ゲート電極上にハードマスクを残しつつトランジスタの形成を行い、半導体装置の信頼性の低下を抑制していた。

しかしながら、図６（ｇ）に示すように、サイドウォール１０７の形成時においてゲート電極上にハードマスク膜１１１が残っていると、このハードマスク膜１１１の側壁上にもサイドウォールが形成される。このため、ハードマスク除去後において、ゲート電極の側壁上のサイドウォールの一部がゲート電極の上面より突出して残こることがある。その後、この突出部分のサイドウォールは不純物注入中に剥がれて異物になることがあった。この異物は、ゲート電極上のイオン注入やシリサイド形成の阻害要因になったり、層間膜形成時にＶｏｉｄの原因となったりと種々の歩留まりが低下する要因となりうる。
したがって、上記文献記載の技術においては、ハードマスクの側壁上のサイドウォールが異物となることに起因して、半導体装置の歩留まりが低下することがあった。

本発明によれば、
基板上にゲート絶縁膜とゲート電極膜とをこの順に形成し、前記ゲート電極膜上にハードマスクを形成する工程と、
前記ハードマスクを用いて、前記ゲート電極膜を選択的にエッチングして、ゲート電極を形成する工程と、
前記ゲート絶縁膜の側壁、前記ゲート電極の側壁、前記ハードマスクの側壁および上面上、ならびに前記基板上に、第１の絶縁膜を形成する工程と、
異方性ドライエッチングを行うことにより、前記基板上、ならびに前記ハードマスクの上面上および側壁上の前記第１の絶縁膜を除去しつつ、前記ゲート絶縁膜および前記ゲート電極の側壁上に前記第１の絶縁膜を残す工程と、
前記ハードマスクを除去する工程と、
前記ゲート電極および前記第１の絶縁膜をマスクとして前記基板にイオン注入を行う工程と、を含む、半導体装置の製造方法が提供される。

ハードマスクを除去する前に、ハードマスクの側壁上の第１の絶縁膜を除去することにより、ゲート電極の側壁上の第１の絶縁膜の一部がゲート電極の上面より突出して残こることに起因する、突出部分の第１の絶縁膜が異物となることを抑制することができる。したがって、半導体装置を歩留まりに優れた構成とすることができる。

本発明によれば、歩留まりに優れた半導体装置が提供される。

第１の実施の形態における半導体装置の製造手順を示す工程断面図である。 第１の実施の形態における半導体装置の製造手順を示す工程断面図である。 第１の実施の形態における半導体装置の製造手順を示す工程断面図である。 第２の実施の形態における半導体装置の製造手順を示す工程断面図である。 第３の実施の形態における半導体装置の製造手順を示す工程断面図である。 従来の半導体装置の製造手順を示す工程断面図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施の形態）
図１から図３は、第１の実施の形態における半導体装置の製造手順の工程断面図を示す。
本実施の形態の半導体装置の製造方法は、基板（シリコン基板７）上にゲート絶縁膜５とゲート電極膜（ポリシリコン膜３）とをこの順に形成し、ポリシリコン膜３上にハードマスク（第２のハードマスク２）を形成する工程と、第２のハードマスク２を用いて、ポリシリコン膜３を選択的にエッチングして、ゲート電極２０を形成する工程と、ゲート絶縁膜５の側壁、ゲート電極２０の側壁、第２のハードマスク２の側壁および上面上、ならびにシリコン基板７上に、第１の絶縁膜（第１のスペーサ用絶縁膜９）を形成する工程と、異方性ドライエッチングを行うことにより、シリコン基板７上、ならびに第２のハードマスク２の上面上および側壁上の第１のスペーサ用絶縁膜９を除去しつつ、ゲート絶縁膜５およびゲート電極２０の側壁上に第１の絶縁膜（第１のスペーサ１０）を残す工程と、第２のハードマスク２を除去する工程と、ゲート電極２０および第１のスペーサ１０をマスクとしてシリコン基板７にイオン注入を行う工程と、を含む。

本実施の形態の半導体装置の製造工程について説明する。
まず、シリコン基板７に素子分離膜６（素子分離パターン）を形成する。続いて、シリコン基板７上にゲート絶縁膜５、メタルゲート４（金属膜）、ポリシリコン膜３をこの順番で積層する。ここで、本実施の形態では、ゲート絶縁膜５として、Ｈｉｇｈ−ｋ膜（高誘電体膜）を用いる。

続いて、ポリシリコン膜３上に第２のハードマスク２（ＳｉＯ_２膜）および第１のハードマスク１（ポリシリコン膜）を積層する。続いて、第１のハードマスク１上に不図示のレジスト膜を塗布し、リソグラフィー技術により、レジスト膜にゲートパターン形成する。続いて、このレジスト膜をマスクとして用いて、第１のハードマスク１および第２のハードマスク２にゲートパターンを転写する（図１（ａ））。各ハードマスクにパターンを転写するために、異方性ドライエッチング、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いることができる。このＲＩＥ中に、第１のハードマスク１上のレジスト膜は除去される。

続いて、ハードマスク（第１のハードマスク１および第２のハードマスク２）を用いて、ＲＩＥ等の異方性ドライエッチングにより、ポリシリコン膜３を選択的にエッチングして、ゲート電極２０を形成する（図１（ｂ））。引き続き、ハードマスクをマスクとして、メタルゲート４をエッチングする、ゲートＲＩＥ加工を行う。ポリシリコン膜３を選択的にエッチングするために、たとえばＲＩＥを用いることができる。このとき、シリコン基板７上および素子分離膜６上に、ゲート絶縁膜５が残存していてもよい。また、ゲート電極２０の上面上には、第１のハードマスク１が除去され、第２のハードマスク２が残存している。また、図１（ｂ）に示すように、ゲートＲＩＥ加工を行うと、ゲート電極２０の側壁上にデポ物８（堆積物）が付着することがある。

続いて、ゲート電極２０の直下のゲート絶縁膜５を残すように、シリコン基板７および素子分離膜６上のゲート絶縁膜５を除去する（図１（ｃ））。ゲート絶縁膜５を除去するために、たとえばＲＩＥを用いることができる。

上述したように、ゲート電極２０を形成する工程後から、後述する第１のスペーサ用絶縁膜（第１の絶縁膜）を形成する工程前に、ゲート電極２０の側壁上および第２のハードマスク２の側壁上のデポ物８を除去する（図２（ａ））。デポ物８を除去するために、たとえば、アッシング処理を行うことができる。アッシング処理は、たとえばＲＩＥ装置内で行ってもよいし、ＲＩＥ装置から出して単独で行ってもよい。このとき、ゲート電極２０下のゲート絶縁膜５（Ｈｉｇｈ−ｋ膜）の側壁が露出しているので、アッシング処理の条件は、Ｈｉｇｈ−ｋ膜を増膜させないような条件を選択するのが望ましい。

続いて、ゲート絶縁膜５、ゲート電極２０、第２のハードマスク２を覆うように、第１のスペーサ用絶縁膜９をシリコン基板７上に形成する（図２（ｂ））。具体的には、本工程においては、ゲート絶縁膜５の側壁上、ゲート電極２０の側壁上および第２のハードマスク２の側壁および上面上、ならびにシリコン基板７上に、第２のハードマスク２（ＳｉＯ_２膜）と異なる材料で構成される第１のスペーサ用絶縁膜９（第１の絶縁膜）を形成する。

本実施の形態では、第１のスペーサ（Ｏｆｆｓｅｔ Ｓｐａｃｅｒ）用絶縁膜９としては、第２のハードマスク２がＳｉＯ_２膜である場合には、たとえばＳｉＮ膜を用いることができる。また、第１のスペーサ用絶縁膜９の膜厚としては、特に限定されないが、たとえば３ｎｍ以上、１０ｎｍ以下程度とすることができる。ＳｉＮ成膜の方法としては、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）ＣＶＤ法などから選択することができる。

続いて、異方性ドライエッチングを行うことにより、第２のハードマスク２の側壁上の第１のスペーサ用絶縁膜９を除去する（図２（ｃ））。すなわち、本工程では、異方性ドライエッチングを行うことにより、シリコン基板７上、第２のハードマスク２の上面上および側壁上の第１のスペーサ用絶縁膜９を除去しつつ、ゲート絶縁膜５およびゲート電極２０の側壁上に第１のスペーサ用絶縁膜９を残す。これにより、ゲート電極２０の側壁上のみに第１のスペーサ１０を形成することができる。

本実施の形態に係る異方性ドライエッチングとしては、たとえば、ＲＩＥを用い、ＲＩＥ加工条件として、異方性条件かつ、ＳｉＮ／Ｓｉが高選択比（ＳｉＮの方がＳｉよりも大きく削れ易い）条件を選択することができる。ここで、ＳｉＮ／Ｓｉの選択比としては、たとえば、１０以上とすることができる。加工条件を変えずに、第１のスペーサ用絶縁膜９を連続して除去できるので、製造工程を簡略化することができる。

次いで、ウエットエッチングにより、第２のハードマスク２（ＳｉＯ_２膜）を除去する（図３（ａ））。本工程では、たとえばフッ酸を含む薬液を用いることにより、第２のハードマスク２を除去する。フッ酸を含む薬液としては、たとえば、ＤＨＦ（Ｄｉｌｕｔｅｄ Ｈｙｄｒｏｆｌｕｏｒｉｃ Ａｃｉｄ）を用いることができ、ＤＨＦの組成比としては、たとえばＨＦ：Ｈ_２Ｏ＝１：５０〜３００とすることができる。
また、本工程でＤＨＦを用いると、第２のハードマスク２を除去すると同時に、シリコン基板７および素子分離膜６上に残留していたデポ物（ゲート絶縁膜５やメタルゲート４中の金属として、たとえばＨｆ、Ｔｉ等）を除去することができる。

続いて、ゲート電極２０および第１のスペーサ１０をマスクとしてシリコン基板７の表層付近に、イオン注入により、エクステンション領域２２を形成する（図３（ｂ））。このとき、第１のスペーサ１０の膜厚を大きくすると、エクステンション領域２２とゲート電極２０との距離を大きくすることができる。

続いて、ゲート絶縁膜５およびゲート電極２０の側壁上に、第１のスペーサ１０（第１の絶縁膜）を介して、第２のスペーサ１１（記第２の絶縁膜）を形成する（図３（ｃ））。本工程では、まずゲート絶縁膜５およびゲート電極２０を埋め込むように、シリコン基板７上に不図示のサイドウォール用絶縁膜（第２の絶縁膜）を成膜する。続いて、異方性ドライエッチングを行うことにより、第１のスペーサ１０の側壁上にサイドウォール用絶縁膜を残す。これにより、ゲート絶縁膜５およびゲート電極２０の側壁上に、第１のスペーサ１０を介して、第２のスペーサ１１（サイドウォール）を形成することができる。
ここで、本実施の形態では、第２のスペーサ１１として、たとえばＳｉＯ_２膜を用いることができる。

続いて、ゲート電極２０および第２のスペーサ１１をマスクとしてシリコン基板７の表層付近に、イオン注入により、ソース・ドレイン領域２４を形成する（図３（ｃ））。このとき、第２のスペーサ１１の膜厚を大きくすると、ソース・ドレイン領域２４とゲート電極２０との距離を大きくすることができる。

この後、シリコン基板７にアニール処理（たとえば、ＲＴＡ：Ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ）を行い、ソース・ドレイン領域２４上にシリサイド領域を形成し、続いて、層間絶縁膜、コンタクト、配線等の形成を行うことにより、本実施の形態のトランジスタ（図示せず）を得ることができる。

次に、本実施の形態の作用効果について説明する。
本実施の形態においては、第２のハードマスク２を除去する前に、第２のハードマスク２の側壁上の第１のスペーサ用絶縁膜９を除去することにより、ゲート電極２０の側壁上の第１のスペーサ用絶縁膜９の一部がゲート電極２０の上面より突出して残こることに起因する、突出部分の第１のスペーサ用絶縁膜９が異物となることを抑制することができる。すなわち、本実施の形態においては、第２のハードマスク２の側壁上に残存した第１のスペーサ用絶縁膜９が、不純物注入工程中に剥離して異物となることを抑制することができる。これにより、ゲート電極２０上のイオン注入やシリサイド領域形成の阻害要因や層間膜形成時にＶｏｉｄの原因となるリスクを低減することができる。したがって、本実施の形態に係る半導体装置は歩留まりに優れた構成となっている。

また、本実施の形態においては、ゲート絶縁膜５（Ｈｉｇｈ−ｋ膜）の側壁上に第１のスペーサ１０が設けられた状態で、第２のハードマスク２が除去される。これにより、ゲート絶縁膜５のサイドエッチングを抑制することができる。そして、Ｈｉｇｈ−ｋ膜にサイドエッチングが入り、その後のイオン注入で形成されたエクステンション領域２２からゲート電極２０がオフセットすることに起因する寄生抵抗増加やオン電流の低下等を抑制することができる。したがって、半導体装置の信頼性を向上させることができる。

このように、本実施の形態においては、Ｈｉｇｈ−ｋ膜のサイドエッチングの抑制により半導体装置の信頼性を向上させ、かつハードマスク除去に起因する歩留まりの低下を抑制することができる。

また、本実施の形態においては、第１のスペーサ１０の膜厚を大きくすると、エクステンション領域２２とゲート電極２０との距離を大きくすることができる。また、第２のスペーサ１１の膜厚を大きくすると、ソース・ドレイン領域２４とゲート電極２０との距離を大きくすることができる。これにより、短チャネル効果を抑制することができる。したがって、半導体装置の信頼性を向上させることができる。

また、本実施の形態に係る半導体装置は、ＭＩＰＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｐｏｌｙ−Ｓｉ Ｓｔａｃｋ）構造を有している。すなわち、ＭＩＰＳ構造においては、Ｈｉｇｈ−ｋのゲート絶縁膜上に仕事関数制御用の金属薄膜を形成してＨｉｇｈ−ｋ／Ｍｅｔａｌ／Ｐｏｌｙ−Ｓｉ構造にしている。これにより、Ｈｉｇｈ−ｋ／Ｓｉ界面に生ずるフェルミレベルピニングの問題を回避できるとされている。

次に、従来技術と対比しつつ本実施の形態の効果についてさらに説明する。
特許文献１においては、ハードマスクとサイドウォールとの構成材料が異なると、ハードマスク除去時において、ハードマスクの側壁上のサイドウォールが必ず残こることになる。
したがって、ハードマスクとサイドウォールとの構成材料が同じ場合と比較して、半導体装置の歩留まりが低下していた。

これに対して、本実施の形態においては、第２のハードマスク２と第１のスペーサ１０とが異なる材料で構成されている場合であっても、第２のハードマスク２を除去する前に、第２のハードマスク２の側壁上の第１のスペーサ用絶縁膜９を除去することにより、ゲート電極２０の側壁上の第１のスペーサ用絶縁膜９の一部がゲート電極２０の上面より突出して残こることに起因する、突出部分の第１のスペーサ用絶縁膜９が異物となることを抑制することができる。したがって、本実施の形態に係る半導体装置は、歩留まりに優れた構成となっている。

また、特許文献１において、サイドウォールを形成する前に、ハードマスクを除去すると、ゲート電極端を基準としてゲート絶縁膜が数ｎｍ（より具体的には≧２ｎｍ）後退する構造となることがあった。

これに対して、本実施の形態においては、上述のとおり、ゲート電極２０およびゲート絶縁膜５の側壁上に第１のスペーサ１０を形成した状態で、第２のハードマスク２を除去できるので、ゲート電極２０を基準としてゲート絶縁膜５（Ｈｉｇｈ−ｋ膜）の後退を１ｎｍ程度以下にすることができる。
したがって、本実施の形態によれば、オン電流劣化原因となるゲートＨｉｇｈ−ｋ膜サイドエッチングを抑制することができ、ハードマスク除去による歩留まりの低下を抑制することができる。

（第２の実施の形態）

図４は、第２の実施の形態における半導体装置の製造手順の工程断面図を示す。
第２の実施の形態は、異方性ドライエッチング条件以外は、第１の実施の形態と同じである。
以下、本実施の形態において、第１のスペーサ用絶縁膜９の成膜直前の第２のハードマスク２の残膜厚が２０ｎｍであり、成膜直後の第１のスペーサ用絶縁膜９（ＳｉＮ膜）の膜厚が１０ｎｍである例を説明する（図４（ａ））。

図４（ｂ）に示すように、異方性ＲＩＥ加工により、第１のスペーサ用絶縁膜９（ＳｉＮ膜）をＳｉＮ換算で１０ｎｍ除去する。このとき、シリコン基板７の上面上、および第２のハードマスク２の上面上のＳｉＮ膜は除去される。しかし、依然として、第２のハードマスク２の側壁上に、ＳｉＮ膜（第１のスペーサ用絶縁膜９）が１０ｎｍ残っている。

本実施の形態においては、第２のハードマスク２の側壁上のＳｉＮ膜を除去するために、異方性のオーバーエッチングを行う。このとき、オーバーエッチングにより、シリコン基板７が掘られすぎないようにする観点から、ＳｉＮ／ＳｉのＲＩＥ加工によるエッチングレート比（選択比）が１０以上の高選択条件を選択する。このような、異方性条件かつ、ＳｉＮ／Ｓｉが高選択比な条件で、オーバーエッチングをＳｉＮ換算で２０ｎｍ実施する（図４（ｃ））。

本実施の形態に係るオーバーエッチングの具体的な条件としては、例えば、ＲＩＥ加工装置で、ＣＨ_２Ｆ_２／ＣＨＦ_３／Ａｒなどのガスを用い、シリコン基板とＲＩＥの加工電極の間に、３００〜５００Ｗのバイアスを印加する等を挙げることができる。以上のようにして、オーバーエッチング加工した後では、シリコン基板７には１ｎｍ程度の基板掘れが発生するが、第２のハードマスク２の側壁上の第１のスペーサ用絶縁膜９を確実に除去することができる。

したがって、第２の実施の形態においては、第１の実施の形態と同様の効果が得られるとともに、第１のスペーサ用絶縁膜９を確実に除去することができる分、第１の実施の形態より、半導体装置が歩留まりに優れた構成となっている。

（第３の実施の形態）
図５は、第３の実施の形態における半導体装置の製造手順の工程断面図を示す。
第３の実施の形態は、第１のスペーサ用絶縁膜１２の膜厚が、第１のスペーサ用絶縁膜９の膜厚より厚い点、および等方性ドライエッチングを追加して行う点以外は、第１の実施の形態と同じである。
以下、本実施の形態において、第１のスペーサ用絶縁膜１２の成膜直前の第２のハードマスク２の残膜厚が１０ｎｍであり、成膜直後の第１のスペーサ用絶縁膜１２（ＳｉＮ膜）の膜厚が１５ｎｍである例を説明する（図５（ａ））。また、本実施の形態では、第１のスペーサ用絶縁膜１２の膜厚を、第２のハードマスク２の膜厚の１０ｎｍより厚くすることができる。

図５（ａ）に示す第１のスペーサ用絶縁膜１２（ＳｉＮ膜）に対して、異方性ＲＩＥ加工を行うことにより、シリコン基板７の上面上および第２のハードマスク２の上面上のＳｉＮ膜は除去される。

続いて、等方性条件かつ、ＳｉＮ／Ｓｉが高選択比（１０以上）な条件で、オーバーエッチングを実施する。これにより、第２のハードマスク２の側壁上の第１のスペーサ用絶縁膜１２を除去しつつ、ゲート電極２０の側壁上の第１のスペーサ用絶縁膜１２を薄くすることができる。そして、ゲート電極２０およびゲート絶縁膜５の側壁上に第１のスペーサ１３を形成することができる（図５（ｂ））。

第３の実施の形態に係る等方性オーバーエッチングを行うには、たとえば、ＲＩＥ加工装置において、印加していたバイアスを切って、異方性のＲＩＥ加工条件から、等方性のＲＩＥ加工条件に変更すればよい。

第３の実施の形態においては、等方性オーバーエッチングを用いることにより、第２の実施の形態に係る異方性オーバーエッチングと比較して、シリコン基板７との選択比を増大させることができる。したがって、本実施の形態においては、基板掘れをほぼなくすことができ、歩留まりの低下を抑制できることにくわえ、オン電流などのトランジスタ特性を向上することができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、ポリシリコン膜３として、Ｐｏｌｙ−Ｓｉに代えて、単結晶シリコン、アモルファスシリコン等を用いることができる。また、第１のハードマスク１として、Ｐｏｌｙ−Ｓｉに代えて、単結晶シリコン、アモルファスシリコン等を用いることができる。

第２のハードマスク２の材料としては、たとえばＳｉＮ膜を用いることができる。このとき、第１のスペーサ用絶縁膜９の材料としては、ＳｉＯ_２膜を用いることができる。また、第２のハードマスク２のウエットエッチングにおいては、リン酸を含む薬液を用いることができる。

第１のスペーサ１０と第２のスペーサ１１とは、異なる構成材料を用いることができる。第１のスペーサ１０として、ＳｉＯ_２膜を用いた場合には、第２のスペーサ１１としては、ＳｉＮ膜を用いることができる。

メタルゲート４（金属膜）としては、たとえば、Ｎｉ、Ｃｏ、Ｔｉなどを含む金属膜、これらの金属を主成分とする金属膜、およびこれらの金属からなる金属膜を挙げることができる。例えば、ＴｉＮなどが例示される。
また、ゲート絶縁膜５としては、たとえば、Ｈｆ酸化物、Ｈｆシリケート、およびＨｆ属酸化物またはＨｆシリケートに窒素が導入された高誘電率絶縁膜を用いることができる。
また、ゲート電極２０としては、シリサイドゲート電極でもよい。このシリサイドゲート電極は、Ｎｉ、Ｃｏ、Ｔｉなどのシリサイドから構成されていてもよい。
また、不純物は、Ｎ型またはＰ型いずれかの不純物であれば、特に限定されない。Ｎ型の不純物は、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、およびフッ素（Ｆ）等から選択することができる。一方、Ｐ型の不純物は、ホウ素（Ｂ）、またはインジウム（Ｉｎ）から選択することができる。

１ 第１のハードマスク
２ 第２のハードマスク
３ ポリシリコン膜
４ 金属膜
５ ゲート絶縁膜５
６ 素子分離膜６
７ シリコン基板７
８ デポ物８
９ 第１のスペーサ用絶縁膜９
１０ 第１のスペーサ１０
１１ 第２のスペーサ１１
１２ 第１のスペーサ用絶縁膜１２
１３ 第１のスペーサ１３
２０ ゲート電極２０
２２ エクステンション領域２２
２４ ソース・ドレイン領域２４

Claims (13)

1. 基板上にゲート絶縁膜とゲート電極膜とをこの順に形成し、前記ゲート電極膜上にハードマスクを形成する工程と、
   前記ハードマスクを用いて、前記ゲート電極膜を選択的にエッチングして、ゲート電極を形成する工程と、
   前記ゲート絶縁膜の側壁、前記ゲート電極の側壁、前記ハードマスクの側壁および上面上、ならびに前記基板上に、第１の絶縁膜を形成する工程と、
   異方性ドライエッチングを行うことにより、前記基板上、ならびに前記ハードマスクの上面上および側壁上の前記第１の絶縁膜を除去しつつ、前記ゲート絶縁膜および前記ゲート電極の側壁上に前記第１の絶縁膜を残す工程と、
   前記ハードマスクを除去する工程と、
   前記ゲート電極および前記第１の絶縁膜をマスクとして前記基板にイオン注入を行う工程と、を含む、半導体装置の製造方法。
2. 前記ハードマスクと前記第１の絶縁膜とが異なる材料で構成される、請求項１に記載の半導体装置の製造方法。
3. 前記第１の絶縁膜を残す工程において、前記第１の絶縁膜と前記基板との選択比が大きい条件で、前記異方性ドライエッチングを連続して行う、請求項１または２に記載の半導体装置の製造方法。
4. 前記第１の絶縁膜を残す工程は、
   前記異方性ドライエッチングを行うことにより、前記ハードマスク上面上および前記基板上の前記第１の絶縁膜を除去した後に、
   前記第１の絶縁膜と前記基板との選択比が大きい条件で、異方性オーバードライエッチングを追加して行うことにより、前記ハードマスクの側壁上の前記第１の絶縁膜を除去する工程を含む、請求項１または２に記載の半導体装置の製造方法。
5. 前記第１の絶縁膜を形成する工程において、前記ハードマスクの膜厚より大きい膜厚を有する、前記第１の絶縁膜を形成し、
   前記第１の絶縁膜を残す工程において、
   前記異方性ドライエッチングを行うことにより、前記ハードマスク上面上および前記基板上の前記第１の絶縁膜を除去した後に、
   前記第１の絶縁膜と前記基板との選択比が大きい条件で、等方性オーバードライエッチングを追加して行うことにより、前記ハードマスクの側壁上の前記第１の絶縁膜を除去しつつ、前記ゲート電極の側壁上の前記第１の絶縁膜の膜厚を薄くする、請求項１または２に記載の半導体装置の製造方法。
6. 前記ハードマスクを除去する工程後、
   前記ゲート絶縁膜および前記ゲート電極を埋め込むように、前記基板上に第２の絶縁膜を形成する工程と、
   エッチングを行うことにより、前記ゲート絶縁膜および前記ゲート電極の側壁上に、前記第１の絶縁膜を介して、前記第２の絶縁膜を残す工程と、
   前記第２の絶縁膜の両側の前記基板に前記イオン注入を行う工程と、を含む、請求項１から５のいずれか一項に記載の半導体装置の製造方法。
7. 前記ゲート電極を形成する工程後、前記第１の絶縁膜を形成する工程前に、
   アッシングを行うことにより、前記ゲート電極および前記ハードマスクの側壁上の堆積物を除去する工程を含む、請求項１から６のいずれか一項に記載の半導体装置の製造方法。
8. 前記ハードマスクは、シリコン酸化膜で構成され、一方、前記第１の絶縁膜は、シリコン窒化膜で構成される、請求項１から７のいずれか一項に記載の半導体装置の製造方法。
9. 前記ハードマスクを除去する工程において、フッ酸を含む薬液を用いることにより、前記ハードマスクを除去する、請求項８に記載の半導体装置の製造方法。
10. 前記ハードマスクは、シリコン窒化膜で構成され、一方、前記第１の絶縁膜は、シリコン酸化膜で構成される、請求項１から７のいずれか一項に記載の半導体装置の製造方法。
11. 前記ゲート絶縁膜は、高誘電体膜を含む、請求項１から１０のいずれか一項に記載の半導体装置の製造方法。
12. 前記ゲート電極は、金属膜と、前記金属膜上のポリシリコンとを含む、請求項１から１１のいずれか一項に記載の半導体装置の製造方法。
13. 前記第２の絶縁膜は、シリコン酸化物またはシリコン窒化膜を含む、請求項６から１２のいずれか一項に記載の半導体装置の製造方法。

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