JP2002043328A - Ｍｏｓ電界効果トランジスタ及びその製造方法 - Google Patents
Ｍｏｓ電界効果トランジスタ及びその製造方法Info
- Publication number
- JP2002043328A JP2002043328A JP2001123229A JP2001123229A JP2002043328A JP 2002043328 A JP2002043328 A JP 2002043328A JP 2001123229 A JP2001123229 A JP 2001123229A JP 2001123229 A JP2001123229 A JP 2001123229A JP 2002043328 A JP2002043328 A JP 2002043328A
- Authority
- JP
- Japan
- Prior art keywords
- silicide layer
- source
- region
- drain
- extension region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 238000002353 field-effect transistor method Methods 0.000 title 1
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 110
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 110
- 230000005669 field effect Effects 0.000 claims abstract description 50
- 239000004065 semiconductor Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 125000006850 spacer group Chemical group 0.000 claims description 58
- 238000000034 method Methods 0.000 claims description 39
- 229910052751 metal Inorganic materials 0.000 claims description 34
- 239000002184 metal Substances 0.000 claims description 34
- 239000012535 impurity Substances 0.000 claims description 23
- 150000002500 ions Chemical class 0.000 claims description 22
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 20
- 239000010941 cobalt Substances 0.000 claims description 20
- 229910017052 cobalt Inorganic materials 0.000 claims description 20
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 20
- 238000005468 ion implantation Methods 0.000 claims description 18
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 17
- 230000008569 process Effects 0.000 claims description 15
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 13
- 239000010936 titanium Substances 0.000 claims description 12
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 11
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 9
- 229910052763 palladium Inorganic materials 0.000 claims description 9
- 229910021334 nickel silicide Inorganic materials 0.000 claims description 8
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052759 nickel Inorganic materials 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 229910052735 hafnium Inorganic materials 0.000 claims description 5
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 5
- 229910052697 platinum Inorganic materials 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 claims description 4
- TWRSDLOICOIGRH-UHFFFAOYSA-N [Si].[Si].[Hf] Chemical compound [Si].[Si].[Hf] TWRSDLOICOIGRH-UHFFFAOYSA-N 0.000 claims description 4
- 229910021339 platinum silicide Inorganic materials 0.000 claims description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 145
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000002513 implantation Methods 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
- H01L29/66507—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide providing different silicide thicknesses on the gate and on source or drain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ソースとドレインとの間の抵抗が減少したＭ
ＯＳ電界効果トランジスタを提供する。 【解決手段】 半導体基板２００上にゲート絶縁膜２１
０及びゲート電極２２０が順次に形成される。次に、半
導体基板の上部領域のゲート電極側壁の外側にはディー
プソース／ドレイン領域２３０が形成される。次に、半
導体基板の上部領域にはディープソース／ドレイン領域
よりも薄く、かつゲート電極の下部のチャンネル領域に
向かって延びたソース／ドレイン延長領域２４０が形成
される。次に、ディープソース／ドレイン領域の上部表
面には第１厚さの第１シリサイド層２６１が形成され、
ソース／ドレイン延長領域の上部の一部表面には第１シ
リサイド層から延びるが、第１シリサイド層の第１厚さ
よりも薄い第２厚さをもつ第２シリサイド層２６２が形
成される。
ＯＳ電界効果トランジスタを提供する。 【解決手段】 半導体基板２００上にゲート絶縁膜２１
０及びゲート電極２２０が順次に形成される。次に、半
導体基板の上部領域のゲート電極側壁の外側にはディー
プソース／ドレイン領域２３０が形成される。次に、半
導体基板の上部領域にはディープソース／ドレイン領域
よりも薄く、かつゲート電極の下部のチャンネル領域に
向かって延びたソース／ドレイン延長領域２４０が形成
される。次に、ディープソース／ドレイン領域の上部表
面には第１厚さの第１シリサイド層２６１が形成され、
ソース／ドレイン延長領域の上部の一部表面には第１シ
リサイド層から延びるが、第１シリサイド層の第１厚さ
よりも薄い第２厚さをもつ第２シリサイド層２６２が形
成される。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ電界効果トラ
ンジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ）及びその製造方法に係り、より詳細には、シリサ
イドを用いた、ソースとドレインとの間の抵抗が減少し
たＭＯＳ電界効果トランジスタ及びその製造方法に関す
る。
ンジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ）及びその製造方法に係り、より詳細には、シリサ
イドを用いた、ソースとドレインとの間の抵抗が減少し
たＭＯＳ電界効果トランジスタ及びその製造方法に関す
る。
【０００２】
【従来の技術】図１は、従来のＭＯＳ電界効果トランジ
スタを示す断面図である。図１に示されたように、ゲー
ト絶縁膜１１０及びゲート電極１２０が半導体基板１０
０上に順次配置される。ゲート電極１２０の両側壁には
ゲートスペーサ１５０が各々形成される。半導体基板１
００内にはディープソース／ドレイン領域１３０及びソ
ース／ドレイン延長領域１４０が形成される。ディープ
ソース／ドレイン領域１３０の上部の一定領域にはシリ
サイド層１６０が形成される。ソース／ドレイン延長領
域１４０でのドーパントの濃度は、ディープソース／ド
レイン領域１３０でのドーパントのそれよりも低い。ま
た、ソース／ドレイン延長領域１４０の厚さｔ１は、デ
ィープソース／ドレイン領域１３０の厚さｔ２よりも薄
い。薄いソース／ドレイン延長領域１４０の形成は、ホ
ットキャリア効果（ｈｏｔ ｃａｒｒｉｅｒ ｅｆｆｅｃ
ｔ）を抑える上で重要である。
スタを示す断面図である。図１に示されたように、ゲー
ト絶縁膜１１０及びゲート電極１２０が半導体基板１０
０上に順次配置される。ゲート電極１２０の両側壁には
ゲートスペーサ１５０が各々形成される。半導体基板１
００内にはディープソース／ドレイン領域１３０及びソ
ース／ドレイン延長領域１４０が形成される。ディープ
ソース／ドレイン領域１３０の上部の一定領域にはシリ
サイド層１６０が形成される。ソース／ドレイン延長領
域１４０でのドーパントの濃度は、ディープソース／ド
レイン領域１３０でのドーパントのそれよりも低い。ま
た、ソース／ドレイン延長領域１４０の厚さｔ１は、デ
ィープソース／ドレイン領域１３０の厚さｔ２よりも薄
い。薄いソース／ドレイン延長領域１４０の形成は、ホ
ットキャリア効果（ｈｏｔ ｃａｒｒｉｅｒ ｅｆｆｅｃ
ｔ）を抑える上で重要である。
【０００３】デザインルールの減少に伴ない、ＭＯＳ電
界効果トランジスタを小さくするに当たって、ゲート電
極１２０の長さＬを減らすことに関心が寄せられてい
る。ゲート電極１２０の長さＬを減少させれば、垂直方
向への素子の大きさも減少させねばならず、これによ
り、ソース／ドレイン延長領域１４０の厚さｔ１も減少
させねばならない。しかし、ソース／ドレイン延長領域
１４０の厚さｔ１を減少させれば、ソース／ドレイン間
の直列抵抗が高まる。ソース／ドレイン間の直列抵抗の
増加分を補償するためには、ソース／ドレイン延長領域
１４０でのドーパントの濃度を高くする必要がある。し
かし、ｐ型ドーパントであるボロン（Ｂ）またはｎ型ド
ーパントである砒素（Ａｓ）の場合、ドーピング濃度の
最大の溶解度が単位体積当たり約３．０×１０２０〜
５．０×１０２０ｃｍ−３であるため、ソース／ドレイ
ン間の増加した抵抗分を補償するには限界がある。
界効果トランジスタを小さくするに当たって、ゲート電
極１２０の長さＬを減らすことに関心が寄せられてい
る。ゲート電極１２０の長さＬを減少させれば、垂直方
向への素子の大きさも減少させねばならず、これによ
り、ソース／ドレイン延長領域１４０の厚さｔ１も減少
させねばならない。しかし、ソース／ドレイン延長領域
１４０の厚さｔ１を減少させれば、ソース／ドレイン間
の直列抵抗が高まる。ソース／ドレイン間の直列抵抗の
増加分を補償するためには、ソース／ドレイン延長領域
１４０でのドーパントの濃度を高くする必要がある。し
かし、ｐ型ドーパントであるボロン（Ｂ）またはｎ型ド
ーパントである砒素（Ａｓ）の場合、ドーピング濃度の
最大の溶解度が単位体積当たり約３．０×１０２０〜
５．０×１０２０ｃｍ−３であるため、ソース／ドレイ
ン間の増加した抵抗分を補償するには限界がある。
【０００４】一方、素子の大きさを減少させるために
は、ゲート電極１２０の長さＬのほかに、ゲートスペー
サ１５０も薄くする必要がある。しかし、ゲートスペー
サ１５０が薄くなると、ソース／ドレイン延長領域１４
０の長さも減少し、これにより、短チャンネル効果（ｓ
ｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）による素子特
性の劣化が起こる。このため、ソース／ドレイン延長領
域１４０の長さを減少させるには限界がある。また、シ
リサイド層１６０での十分に低い抵抗を保つにはシリサ
イド層１６０の厚さが一定の厚さ以上にならねばなら
ず、このようなシリサイド層１６０の厚さに対する制約
により、ディープソース／ドレイン領域１３０の厚さｔ
２も一定の厚さ以上にならねばならない。
は、ゲート電極１２０の長さＬのほかに、ゲートスペー
サ１５０も薄くする必要がある。しかし、ゲートスペー
サ１５０が薄くなると、ソース／ドレイン延長領域１４
０の長さも減少し、これにより、短チャンネル効果（ｓ
ｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）による素子特
性の劣化が起こる。このため、ソース／ドレイン延長領
域１４０の長さを減少させるには限界がある。また、シ
リサイド層１６０での十分に低い抵抗を保つにはシリサ
イド層１６０の厚さが一定の厚さ以上にならねばなら
ず、このようなシリサイド層１６０の厚さに対する制約
により、ディープソース／ドレイン領域１３０の厚さｔ
２も一定の厚さ以上にならねばならない。
【０００５】
【発明が解決しようとする課題】結論的に、ゲート電極
１２０の長さＬを減少させることにより、ソース／ドレ
イン延長領域１４０間に形成されるチャンネル領域での
抵抗は減少できる。しかし、ソース／ドレイン延長領域
１４０の長さの減少に対する制約及びディープソース／
ドレイン領域１３０の厚さに対する制約により、ソース
／ドレイン延長領域１４０及びディープソース／ドレイ
ン領域１３０での抵抗を減少させることは容易ではな
い。したがって、たとえ、チャンネル領域での抵抗は減
少されても、素子内で占める大きさ比が次第に増えつつ
あるソース／ドレイン延長領域１４０及びディープソー
ス／ドレイン領域１３０での抵抗が減少されないため、
素子全体の抵抗はほとんど減少されない。
１２０の長さＬを減少させることにより、ソース／ドレ
イン延長領域１４０間に形成されるチャンネル領域での
抵抗は減少できる。しかし、ソース／ドレイン延長領域
１４０の長さの減少に対する制約及びディープソース／
ドレイン領域１３０の厚さに対する制約により、ソース
／ドレイン延長領域１４０及びディープソース／ドレイ
ン領域１３０での抵抗を減少させることは容易ではな
い。したがって、たとえ、チャンネル領域での抵抗は減
少されても、素子内で占める大きさ比が次第に増えつつ
あるソース／ドレイン延長領域１４０及びディープソー
ス／ドレイン領域１３０での抵抗が減少されないため、
素子全体の抵抗はほとんど減少されない。
【０００６】本発明は上記事情に鑑みてなされたもので
あり、その目的は、シリサイドを用いた、ソースとドレ
インとの間の抵抗が減少したＭＯＳ電界効果トランジス
タを提供することにある。本発明の他の目的は、前記ソ
ースとドレインとの間の抵抗が減少したＭＯＳ電界効果
トランジスタを製造する方法を提供することにある。
あり、その目的は、シリサイドを用いた、ソースとドレ
インとの間の抵抗が減少したＭＯＳ電界効果トランジス
タを提供することにある。本発明の他の目的は、前記ソ
ースとドレインとの間の抵抗が減少したＭＯＳ電界効果
トランジスタを製造する方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明によるＭＯＳ電界
効果トランジスタは、半導体基板上にゲート絶縁膜及び
ゲート電極が順次形成される。そして、前記半導体基板
の上部領域で前記ゲート電極側壁の外側にはディープソ
ース／ドレイン領域が形成され、さらに、前記半導体基
板の上部領域で前記ディープソース／ドレイン領域より
も薄く、かつ前記ゲート電極の下部のチャンネル領域に
向かって延びてソース／ドレイン延長領域が形成され
る。前記ディープソース／ドレイン領域の上部表面には
第１厚さの第１シリサイド層が形成され、前記ソース／
ドレイン延長領域の上部の一部表面には前記第１シリサ
イド層から延びるが、前記第１シリサイド層の第１厚さ
よりも薄い第２厚さをもつ第２シリサイド層が形成され
る。
効果トランジスタは、半導体基板上にゲート絶縁膜及び
ゲート電極が順次形成される。そして、前記半導体基板
の上部領域で前記ゲート電極側壁の外側にはディープソ
ース／ドレイン領域が形成され、さらに、前記半導体基
板の上部領域で前記ディープソース／ドレイン領域より
も薄く、かつ前記ゲート電極の下部のチャンネル領域に
向かって延びてソース／ドレイン延長領域が形成され
る。前記ディープソース／ドレイン領域の上部表面には
第１厚さの第１シリサイド層が形成され、前記ソース／
ドレイン延長領域の上部の一部表面には前記第１シリサ
イド層から延びるが、前記第１シリサイド層の第１厚さ
よりも薄い第２厚さをもつ第２シリサイド層が形成され
る。
【０００８】前記ソース／ドレイン延長領域は、第１ソ
ース／ドレイン延長領域、及びこの第１ソース／ドレイ
ン延長領域と前記ディープソース／ドレイン領域との間
で前記第１ソース／ドレイン延長領域よりは深く、かつ
前記ディープソース／ドレイン領域よりは薄い第２ソー
ス／ドレイン延長領域を含むことが望ましい。そして、
前記第２シリサイド層は、前記第２ソース／ドレイン延
長領域の上部表面に形成されることが望ましい。前記ゲ
ート絶縁膜及びゲート電極の側壁に形成されたスペーサ
をさらに含むことができるが、このとき、前記第１ソー
ス／ドレイン延長領域の長さは前記スペーサの厚さによ
り限定されることが望ましい。前記第１シリサイド層及
び前記第２シリサイド層は、階段状であることが好まし
い。そして、前記第２シリサイド層はコバルトシリサイ
ド層、チタンシリサイド層、ニッケルシリサイド層、タ
ングステンシリサイド層、白金シリサイド層、ハフニウ
ムシリサイド層及びパラジウムシリサイド層よりなるグ
ループから選ばれたいずれか一つであることが望まし
い。
ース／ドレイン延長領域、及びこの第１ソース／ドレイ
ン延長領域と前記ディープソース／ドレイン領域との間
で前記第１ソース／ドレイン延長領域よりは深く、かつ
前記ディープソース／ドレイン領域よりは薄い第２ソー
ス／ドレイン延長領域を含むことが望ましい。そして、
前記第２シリサイド層は、前記第２ソース／ドレイン延
長領域の上部表面に形成されることが望ましい。前記ゲ
ート絶縁膜及びゲート電極の側壁に形成されたスペーサ
をさらに含むことができるが、このとき、前記第１ソー
ス／ドレイン延長領域の長さは前記スペーサの厚さによ
り限定されることが望ましい。前記第１シリサイド層及
び前記第２シリサイド層は、階段状であることが好まし
い。そして、前記第２シリサイド層はコバルトシリサイ
ド層、チタンシリサイド層、ニッケルシリサイド層、タ
ングステンシリサイド層、白金シリサイド層、ハフニウ
ムシリサイド層及びパラジウムシリサイド層よりなるグ
ループから選ばれたいずれか一つであることが望まし
い。
【０００９】本発明によるＭＯＳ電界効果トランジスタ
の製造方法は、半導体基板上にゲート絶縁膜及びゲート
電極が順次形成されたＭＯＳ電界効果トランジスタの製
造方法であって、前記ゲート電極をイオン注入マスクと
して不純物イオン注入を行い、前記半導体基板内に第１
ソース／ドレイン延長領域を形成する段階と、前記ゲー
ト電極及びゲート絶縁膜の側壁に第１スペーサを形成す
る段階と、前記第１スペーサ及びゲート電極をイオン注
入マスクとして不純物イオン注入を行い、前記第１ソー
ス／ドレイン延長領域よりも深く第２ソース／ドレイン
延長領域を形成する段階と、前記第１スペーサの外壁に
第２スペーサを形成する段階と、前記第２スペーサ及び
ゲート電極をイオン注入マスクとして不純物イオン注入
を行い、前記第２ソース／ドレイン延長領域よりも深く
ディープソース／ドレイン領域を形成する段階と、前記
ディープソース／ドレイン領域の上部表面に第１厚さを
もつ第１シリサイド層を形成する段階と、前記第２スペ
ーサを除去して前記第２ソース／ドレイン延長領域の表
面を露出させる段階と、露出された前記第２ソース／ド
レイン延長領域の上部表面に前記第１厚さよりも小さい
第２厚さをもつ第２シリサイド層を形成する段階とを含
むことを特徴とする。
の製造方法は、半導体基板上にゲート絶縁膜及びゲート
電極が順次形成されたＭＯＳ電界効果トランジスタの製
造方法であって、前記ゲート電極をイオン注入マスクと
して不純物イオン注入を行い、前記半導体基板内に第１
ソース／ドレイン延長領域を形成する段階と、前記ゲー
ト電極及びゲート絶縁膜の側壁に第１スペーサを形成す
る段階と、前記第１スペーサ及びゲート電極をイオン注
入マスクとして不純物イオン注入を行い、前記第１ソー
ス／ドレイン延長領域よりも深く第２ソース／ドレイン
延長領域を形成する段階と、前記第１スペーサの外壁に
第２スペーサを形成する段階と、前記第２スペーサ及び
ゲート電極をイオン注入マスクとして不純物イオン注入
を行い、前記第２ソース／ドレイン延長領域よりも深く
ディープソース／ドレイン領域を形成する段階と、前記
ディープソース／ドレイン領域の上部表面に第１厚さを
もつ第１シリサイド層を形成する段階と、前記第２スペ
ーサを除去して前記第２ソース／ドレイン延長領域の表
面を露出させる段階と、露出された前記第２ソース／ド
レイン延長領域の上部表面に前記第１厚さよりも小さい
第２厚さをもつ第２シリサイド層を形成する段階とを含
むことを特徴とする。
【００１０】前記第２スペーサは、前記第１スペーサと
のエッチング選択比をもつ物質を用いて形成することが
望ましい。前記第１シリサイド層を形成する段階は、前
記第２スペーサが形成された構造体の全面に金属層を形
成する段階と、アニーリング工程を行い、前記金属層と
前記ディープソース／ドレイン領域との間に前記第１シ
リサイド層を形成する段階と、前記ディープソース／ド
レイン領域と反応しない金属層を除去する段階とを含む
ことが望ましい。このとき、前記金属層は、コバルト
層、チタン層、ニッケル層、タングステン層、白金層、
ハフニウム層あるいはパラジウム層であることが望まし
い。前記第２シリサイド層は、コバルトシリサイド層、
チタンシリサイド層、ニッケルシリサイド層、タングス
テンシリサイド層、白金シリサイド層、ハフニウムシリ
サイド層あるいはパラジウムシリサイド層を含むことが
できる。いま、前記第２シリサイド層がコバルトシリサ
イド層またはチタンシリサイド層である場合、前記第２
シリサイド層を形成する段階は、前記第２ソース／ドレ
イン延長領域が露出された構造体の全面にコバルトある
いはチタンよりなる金属層を形成して、この金属層と前
記第２ソース／ドレイン延長領域との間に自然なシリサ
イド層を形成させる段階と、アニーリング工程を行い、
前記自然なシリサイド層を相転移させる段階と、前記第
２ソース／ドレイン延長領域と反応しない金属層を除去
する段階とを含むことが望ましい。
のエッチング選択比をもつ物質を用いて形成することが
望ましい。前記第１シリサイド層を形成する段階は、前
記第２スペーサが形成された構造体の全面に金属層を形
成する段階と、アニーリング工程を行い、前記金属層と
前記ディープソース／ドレイン領域との間に前記第１シ
リサイド層を形成する段階と、前記ディープソース／ド
レイン領域と反応しない金属層を除去する段階とを含む
ことが望ましい。このとき、前記金属層は、コバルト
層、チタン層、ニッケル層、タングステン層、白金層、
ハフニウム層あるいはパラジウム層であることが望まし
い。前記第２シリサイド層は、コバルトシリサイド層、
チタンシリサイド層、ニッケルシリサイド層、タングス
テンシリサイド層、白金シリサイド層、ハフニウムシリ
サイド層あるいはパラジウムシリサイド層を含むことが
できる。いま、前記第２シリサイド層がコバルトシリサ
イド層またはチタンシリサイド層である場合、前記第２
シリサイド層を形成する段階は、前記第２ソース／ドレ
イン延長領域が露出された構造体の全面にコバルトある
いはチタンよりなる金属層を形成して、この金属層と前
記第２ソース／ドレイン延長領域との間に自然なシリサ
イド層を形成させる段階と、アニーリング工程を行い、
前記自然なシリサイド層を相転移させる段階と、前記第
２ソース／ドレイン延長領域と反応しない金属層を除去
する段階とを含むことが望ましい。
【００１１】
【発明の実施の形態】以下、添付した図面を参照しつ
つ、本発明の望ましい実施形態について詳細に説明す
る。しかし、本発明の実施形態は他の各種の形態に変形
でき、本発明の範囲が後述する実施形態に限定すること
と解釈されてはいけない。本発明の実施形態は当業界に
おける通常の知識を有した者に本発明をより完全に説明
するために提供されるものである。
つ、本発明の望ましい実施形態について詳細に説明す
る。しかし、本発明の実施形態は他の各種の形態に変形
でき、本発明の範囲が後述する実施形態に限定すること
と解釈されてはいけない。本発明の実施形態は当業界に
おける通常の知識を有した者に本発明をより完全に説明
するために提供されるものである。
【００１２】図２は、本発明によるＭＯＳ電界効果トラ
ンジスタを示す断面図である。図２に示されたように、
ゲート絶縁膜２１０及びゲート電極２２０が半導体基板
２００上に順次配置される。前記ゲート電極２２０は、
ポリシリコンを用いて形成できる。ゲート電極２２０の
両側壁にはゲートスペーサ２５０が各々形成される。こ
のゲートスペーサ２５０の厚さは約１００〜５００Åで
ある。ここで、前記ゲートスペーサ２５０はシリコンナ
イトライド膜またはシリコン酸化膜の単一膜でもあり
え、またはシリコンナイトライド膜／シリコン酸化膜の
二重膜でもありえる。そしてゲート電極２２０の上部に
はゲートシリサイド層２８０が形成される。
ンジスタを示す断面図である。図２に示されたように、
ゲート絶縁膜２１０及びゲート電極２２０が半導体基板
２００上に順次配置される。前記ゲート電極２２０は、
ポリシリコンを用いて形成できる。ゲート電極２２０の
両側壁にはゲートスペーサ２５０が各々形成される。こ
のゲートスペーサ２５０の厚さは約１００〜５００Åで
ある。ここで、前記ゲートスペーサ２５０はシリコンナ
イトライド膜またはシリコン酸化膜の単一膜でもあり
え、またはシリコンナイトライド膜／シリコン酸化膜の
二重膜でもありえる。そしてゲート電極２２０の上部に
はゲートシリサイド層２８０が形成される。
【００１３】半導体基板２００内には、ディープソース
／ドレイン領域２３０及びソース／ドレイン延長領域２
４０が形成される。ソース／ドレイン延長領域２４０は
第１ソース／ドレイン延長領域２４１及び第２ソース／
ドレイン延長領域２４２を含む。ｎチャンネルＭＯＳ電
界効果トランジスタの場合、前記半導体基板２００の導
電型はｐ型であり、前記ディープソース／ドレイン領域
２３０及びソース／ドレイン延長領域２４０の導電型は
ｎ型である。ｐチャンネルＭＯＳ電界効果トランジスタ
の場合、前記半導体基板２００の導電型はｎ型であり、
前記ディープソース／ドレイン領域２３０及びソース／
ドレイン延長領域２４０の導電型はｐ型である。ディー
プソース／ドレイン領域２３０はソース／ドレイン延長
領域２４０よりも深く、かつソース／ドレイン延長領域
２４０のうち、第２ソース／ドレイン延長領域２４２は
第１ソース／ドレイン延長領域２４１よりも深い。
／ドレイン領域２３０及びソース／ドレイン延長領域２
４０が形成される。ソース／ドレイン延長領域２４０は
第１ソース／ドレイン延長領域２４１及び第２ソース／
ドレイン延長領域２４２を含む。ｎチャンネルＭＯＳ電
界効果トランジスタの場合、前記半導体基板２００の導
電型はｐ型であり、前記ディープソース／ドレイン領域
２３０及びソース／ドレイン延長領域２４０の導電型は
ｎ型である。ｐチャンネルＭＯＳ電界効果トランジスタ
の場合、前記半導体基板２００の導電型はｎ型であり、
前記ディープソース／ドレイン領域２３０及びソース／
ドレイン延長領域２４０の導電型はｐ型である。ディー
プソース／ドレイン領域２３０はソース／ドレイン延長
領域２４０よりも深く、かつソース／ドレイン延長領域
２４０のうち、第２ソース／ドレイン延長領域２４２は
第１ソース／ドレイン延長領域２４１よりも深い。
【００１４】前記ディープソース／ドレイン領域２３０
及びソース／ドレイン延長領域２４０の上部の一定領域
にはシリサイド層２６０が形成される。このシリサイド
層２６０は、ディープソース／ドレイン領域２３０の上
部表面に形成された第１シリサイド層２６１と、ソース
／ドレイン延長領域２４０の上部の一部表面に形成され
た第２シリサイド層２６２とを含む。特に、前記第２シ
リサイド層２６２は、第２ソース／ドレイン延長領域２
４２内に形成される。前記第１シリサイド層２６１と第
２シリサイド層２６２とは相互連結されるが、両シリサ
イド層の厚さは相異なる。すなわち、第１シリサイド層
２６１は第２シリサイド層２６２のそれよりも厚い。し
たがって、前記シリサイド層２６０は階段状を呈してい
る。前記第１シリサイド層２６１及び第２シリサイド層
２６２はコバルト（Ｃｏ）シリサイド層、チタン（Ｔ
ｉ）シリサイド層、ニッケル（Ｎｉ）シリサイド層、タ
ングステン（Ｗ）シリサイド層、白金（Ｐｔ）シリサイ
ド層、ハフニウム（Ｈｆ）シリサイド層あるいはパラジ
ウム（Ｐｄ）シリサイド層でありえる。
及びソース／ドレイン延長領域２４０の上部の一定領域
にはシリサイド層２６０が形成される。このシリサイド
層２６０は、ディープソース／ドレイン領域２３０の上
部表面に形成された第１シリサイド層２６１と、ソース
／ドレイン延長領域２４０の上部の一部表面に形成され
た第２シリサイド層２６２とを含む。特に、前記第２シ
リサイド層２６２は、第２ソース／ドレイン延長領域２
４２内に形成される。前記第１シリサイド層２６１と第
２シリサイド層２６２とは相互連結されるが、両シリサ
イド層の厚さは相異なる。すなわち、第１シリサイド層
２６１は第２シリサイド層２６２のそれよりも厚い。し
たがって、前記シリサイド層２６０は階段状を呈してい
る。前記第１シリサイド層２６１及び第２シリサイド層
２６２はコバルト（Ｃｏ）シリサイド層、チタン（Ｔ
ｉ）シリサイド層、ニッケル（Ｎｉ）シリサイド層、タ
ングステン（Ｗ）シリサイド層、白金（Ｐｔ）シリサイ
ド層、ハフニウム（Ｈｆ）シリサイド層あるいはパラジ
ウム（Ｐｄ）シリサイド層でありえる。
【００１５】前記第２シリサイド層２６２が前記ソース
／ドレイン延長領域２４０の上部に配置されることによ
り、ソース／ドレイン間の直列抵抗を大幅に減少でき
る。すなわち、素子を小さくするために、水平方向では
ゲート電極２２０を短くし、かつ垂直方向ではソース／
ドレイン延長領域２４０を薄くしても、ソースとドレイ
ンとの間で増加した抵抗は前記第２シリサイド層２６２
の存在により補償され、ソースとドレインとの間の抵抗
は減少する。このように、ソースとドレインとの間の抵
抗が減少すれば、素子内でのソースとドレインとの間の
導通電流量は増え、その結果、素子の電気的な特性が向
上する。
／ドレイン延長領域２４０の上部に配置されることによ
り、ソース／ドレイン間の直列抵抗を大幅に減少でき
る。すなわち、素子を小さくするために、水平方向では
ゲート電極２２０を短くし、かつ垂直方向ではソース／
ドレイン延長領域２４０を薄くしても、ソースとドレイ
ンとの間で増加した抵抗は前記第２シリサイド層２６２
の存在により補償され、ソースとドレインとの間の抵抗
は減少する。このように、ソースとドレインとの間の抵
抗が減少すれば、素子内でのソースとドレインとの間の
導通電流量は増え、その結果、素子の電気的な特性が向
上する。
【００１６】また本発明では、第２シリサイド層２６２
がソース／ドレイン延長領域２４０内に形成されること
により、ソース／ドレイン延長領域２４０が薄くなり、
これによりソース／ドレイン延長領域２４０と半導体基
板２００との間の接合近傍で接合漏れ電流（ｊｕｎｃｔ
ｉｏｎ ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が生じる問題
を解決するために、前記第２シリサイド層２６２を厚手
の第２ソース／ドレイン延長領域２４２に形成させる。
すなわち、第２ソース／ドレイン延長領域２４２は第１
ソース／ドレイン延長領域２４１のそれよりも厚いた
め、前記第２シリサイド層２６２は第２ソース／ドレイ
ン延長領域２４２の厚さの減少にあまり影響しなくな
る。したがって、第２ソース／ドレイン延長領域２４２
内に第２シリサイド層２６２を形成しても、接合漏れ電
流の発生を抑えうるほどの第２ソース／ドレイン延長領
域２４２の厚さを確保できる。また、第１ソース／ドレ
イン延長領域２４１の存在によって、短チャンネル効果
による素子特性の劣化現象は依然として抑えられる 。
がソース／ドレイン延長領域２４０内に形成されること
により、ソース／ドレイン延長領域２４０が薄くなり、
これによりソース／ドレイン延長領域２４０と半導体基
板２００との間の接合近傍で接合漏れ電流（ｊｕｎｃｔ
ｉｏｎ ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が生じる問題
を解決するために、前記第２シリサイド層２６２を厚手
の第２ソース／ドレイン延長領域２４２に形成させる。
すなわち、第２ソース／ドレイン延長領域２４２は第１
ソース／ドレイン延長領域２４１のそれよりも厚いた
め、前記第２シリサイド層２６２は第２ソース／ドレイ
ン延長領域２４２の厚さの減少にあまり影響しなくな
る。したがって、第２ソース／ドレイン延長領域２４２
内に第２シリサイド層２６２を形成しても、接合漏れ電
流の発生を抑えうるほどの第２ソース／ドレイン延長領
域２４２の厚さを確保できる。また、第１ソース／ドレ
イン延長領域２４１の存在によって、短チャンネル効果
による素子特性の劣化現象は依然として抑えられる 。
【００１７】図３(Ａ)は、本発明によるＭＯＳ電界効果
トランジスタのオン電流特性曲線を従来と比較して示す
図であり、図３(Ｂ)は、本発明による電界効果トランジ
スタのオフ電流特性曲線を従来と比較して示す図であ
る。まず、図３(Ａ)に示されたように、ゲートに１．２
Ｖの電圧を印加した状態で、ソース-ドレイン電圧Ｖ
ｄｓによる素子のオン電流Ｉｏｎは、従来の構造のＭＯ
Ｓ電界効果トランジスタの場合は線３１１から明らかな
ように、約６１２μＡ／μｍであった。しかし、ゲート
に１．２Ｖの電圧を印加した状態で、本発明による階段
状のシリサイド層をもつＭＯＳ電界効果トランジスタの
場合は線３１２から明らかなように、素子のオン電流Ｉ
ｏｎは約６５７μＡ／μｍである。すなわち、本発明に
よる階段状のシリサイド層をもつＭＯＳ電界効果トラン
ジスタの場合、階段状のシリサイド層を持たない従来の
ＭＯＳ電界効果トランジスタの場合よりも約７％のオン
電流増加率を示す。これは、ソース／ドレイン延長領域
２４０に形成された第２シリサイド層２６２によりソー
スとドレインとの間の抵抗減少現象が生じたからであ
る。
トランジスタのオン電流特性曲線を従来と比較して示す
図であり、図３(Ｂ)は、本発明による電界効果トランジ
スタのオフ電流特性曲線を従来と比較して示す図であ
る。まず、図３(Ａ)に示されたように、ゲートに１．２
Ｖの電圧を印加した状態で、ソース-ドレイン電圧Ｖ
ｄｓによる素子のオン電流Ｉｏｎは、従来の構造のＭＯ
Ｓ電界効果トランジスタの場合は線３１１から明らかな
ように、約６１２μＡ／μｍであった。しかし、ゲート
に１．２Ｖの電圧を印加した状態で、本発明による階段
状のシリサイド層をもつＭＯＳ電界効果トランジスタの
場合は線３１２から明らかなように、素子のオン電流Ｉ
ｏｎは約６５７μＡ／μｍである。すなわち、本発明に
よる階段状のシリサイド層をもつＭＯＳ電界効果トラン
ジスタの場合、階段状のシリサイド層を持たない従来の
ＭＯＳ電界効果トランジスタの場合よりも約７％のオン
電流増加率を示す。これは、ソース／ドレイン延長領域
２４０に形成された第２シリサイド層２６２によりソー
スとドレインとの間の抵抗減少現象が生じたからであ
る。
【００１８】一方、図３(Ｂ)に示されたように、ゲート
電極に電圧が印加されない状態、すなわち、素子のオフ
状態でのソース-ドレイン電圧Ｖｄｓによるオフ電流Ｉ
ｏｆ ｆは、本発明による階段状のシリサイド層をもつＭ
ＯＳ電界効果トランジスタの場合（線３２１）と階段状
のシリサイド層を持たない従来のＭＯＳ電界効果トラン
ジスタの場合（線３２２）とで、約０．１４μＡ／μｍ
とほとんど同一に現れる。したがって、階段状のシリサ
イド層の存在は素子のオフ電流量を変えないということ
が分かる。
電極に電圧が印加されない状態、すなわち、素子のオフ
状態でのソース-ドレイン電圧Ｖｄｓによるオフ電流Ｉ
ｏｆ ｆは、本発明による階段状のシリサイド層をもつＭ
ＯＳ電界効果トランジスタの場合（線３２１）と階段状
のシリサイド層を持たない従来のＭＯＳ電界効果トラン
ジスタの場合（線３２２）とで、約０．１４μＡ／μｍ
とほとんど同一に現れる。したがって、階段状のシリサ
イド層の存在は素子のオフ電流量を変えないということ
が分かる。
【００１９】図４ないし図８は、本発明によるソースと
ドレインとの間の抵抗が減少したＭＯＳ電界効果トラン
ジスタの製造方法を説明するための断面図である。まず
図４を参照すれば、活性領域が限定された半導体基板２
００の前記活性領域上にゲート絶縁膜２１０及びゲート
電極２２０を順次形成する。すなわち、半導体基板２０
０上に絶縁膜、例えば、酸化膜を形成する。この酸化膜
上には導電膜、例えばポリシリコン膜を形成する。次
に、酸化膜及びポリシリコン膜をパターニングしてゲー
ト絶縁膜２１０及びゲート電極２２０を形成する。ゲー
ト電極２２０を形成した後には、ゲート電極２２０の側
壁の酸化工程が行われる。この場合、ゲート電極２２０
の側壁に形成される側壁酸化膜（図示せず）の厚さは約
２０〜１０００Åにする。
ドレインとの間の抵抗が減少したＭＯＳ電界効果トラン
ジスタの製造方法を説明するための断面図である。まず
図４を参照すれば、活性領域が限定された半導体基板２
００の前記活性領域上にゲート絶縁膜２１０及びゲート
電極２２０を順次形成する。すなわち、半導体基板２０
０上に絶縁膜、例えば、酸化膜を形成する。この酸化膜
上には導電膜、例えばポリシリコン膜を形成する。次
に、酸化膜及びポリシリコン膜をパターニングしてゲー
ト絶縁膜２１０及びゲート電極２２０を形成する。ゲー
ト電極２２０を形成した後には、ゲート電極２２０の側
壁の酸化工程が行われる。この場合、ゲート電極２２０
の側壁に形成される側壁酸化膜（図示せず）の厚さは約
２０〜１０００Åにする。
【００２０】次に、前記ゲート電極２２０をイオン注入
マスクとしてイオン注入工程を行い、所定の導電型をも
つ不純物イオンを半導体基板２００内に注入する。ｎチ
ャンネルＭＯＳ電界効果トランジスタの場合、注入され
る不純物イオンはｎ型不純物イオン、例えば砒素（Ａ
ｓ）イオンを用いる。このとき、注入エネルギは約１〜
３０ＫｅＶであり、注入濃度は約１×１０１４〜５×１
０１５ｃｍ−２である。ｐチャンネルＭＯＳ電界効果ト
ランジスタの場合、注入される不純物イオンはｐ型不純
物イオン、例えばホウ素（Ｂ）イオンを用いる。このと
き、注入エネルギは約０．２〜１０ｋｅＶであり、注入
濃度は約１×１０１４〜５×１０１５ｃｍ −２である。
不純物イオンを注入した後にアニーリング工程を行え
ば、半導体基板２００内に第１ソース／ドレイン延長領
域２４１が形成される。
マスクとしてイオン注入工程を行い、所定の導電型をも
つ不純物イオンを半導体基板２００内に注入する。ｎチ
ャンネルＭＯＳ電界効果トランジスタの場合、注入され
る不純物イオンはｎ型不純物イオン、例えば砒素（Ａ
ｓ）イオンを用いる。このとき、注入エネルギは約１〜
３０ＫｅＶであり、注入濃度は約１×１０１４〜５×１
０１５ｃｍ−２である。ｐチャンネルＭＯＳ電界効果ト
ランジスタの場合、注入される不純物イオンはｐ型不純
物イオン、例えばホウ素（Ｂ）イオンを用いる。このと
き、注入エネルギは約０．２〜１０ｋｅＶであり、注入
濃度は約１×１０１４〜５×１０１５ｃｍ −２である。
不純物イオンを注入した後にアニーリング工程を行え
ば、半導体基板２００内に第１ソース／ドレイン延長領
域２４１が形成される。
【００２１】次に、図５を参照すれば、ゲート電極２２
０の側壁に第１スペーサ２５０を形成する。この第１ス
ペーサ２５０は後続イオン注入からゲート電極２２０の
側壁の下部の第１ソース／ドレイン延長領域２４１を保
護するために形成するものである。また第１スペーサ２
５０は、後続シリサイド工程中にゲート電極２２０とソ
ース／ドレイン領域とが電気的に接続されることを防止
する機能も合わせ持つ。前記第１スペーサ２５０はシリ
コンナイトライド膜またはシリコン酸化膜の単一膜でも
ありえ、またはシリコンナイトライド膜／シリコン酸化
膜の二重膜でもありえる。前記第１スペーサ２５０の厚
さは約１００〜５００Åにする。通常、第１スペーサ２
５０を形成するためには、化学気相蒸着法または他の公
知の方法を利用して半導体基板２００及びゲート電極２
２０を覆うシリコン酸化膜またはシリコンナイトライド
膜を形成する。次に、前記シリコン酸化膜またはシリコ
ンナイトライド膜をエッチバックすれば、ゲート電極２
２０の側壁に第１スペーサ２５０が形成される。
０の側壁に第１スペーサ２５０を形成する。この第１ス
ペーサ２５０は後続イオン注入からゲート電極２２０の
側壁の下部の第１ソース／ドレイン延長領域２４１を保
護するために形成するものである。また第１スペーサ２
５０は、後続シリサイド工程中にゲート電極２２０とソ
ース／ドレイン領域とが電気的に接続されることを防止
する機能も合わせ持つ。前記第１スペーサ２５０はシリ
コンナイトライド膜またはシリコン酸化膜の単一膜でも
ありえ、またはシリコンナイトライド膜／シリコン酸化
膜の二重膜でもありえる。前記第１スペーサ２５０の厚
さは約１００〜５００Åにする。通常、第１スペーサ２
５０を形成するためには、化学気相蒸着法または他の公
知の方法を利用して半導体基板２００及びゲート電極２
２０を覆うシリコン酸化膜またはシリコンナイトライド
膜を形成する。次に、前記シリコン酸化膜またはシリコ
ンナイトライド膜をエッチバックすれば、ゲート電極２
２０の側壁に第１スペーサ２５０が形成される。
【００２２】次に、前記ゲート電極２２０及び第１スペ
ーサ２５０をイオン注入マスクとしてイオン注入工程を
行い、所定の導電型をもつ不純物イオンを半導体基板２
００内に注入する。ｎチャンネルＭＯＳ電界効果トラン
ジスタの場合、注入される不純物イオンはｎ型不純物イ
オン、例えば砒素（Ａｓ）イオンを用いる。このとき、
注入エネルギは約２〜５０ｋｅＶであり、注入濃度は約
１×１０１４〜５×１０１５ｃｍ−２である。ｐチャン
ネルＭＯＳ電界効果トランジスタの場合、注入される不
純物イオンはｐ型不純物イオン、例えばホウ素（Ｂ）イ
オンを用いる。このとき、注入エネルギは約０．５〜２
０ｋｅＶであり、注入濃度は約１×１０ １４〜５×１０
１５ｃｍ−２である。不純物イオンを注入した後にアニ
ーリング工程を行えば、半導体基板２００内に第２ソー
ス／ドレイン延長領域２４２が形成される。このとき、
第２ソース／ドレイン延長領域２４２の形成のためのイ
オン注入エネルギが第１ソース／ドレイン延長領域２４
１の形成のためのイオン注入エネルギよりも高いため、
第２ソース／ドレイン延長領域２４２が第１ソース／ド
レイン延長領域２４１よりも相対的に深く形成される。
ーサ２５０をイオン注入マスクとしてイオン注入工程を
行い、所定の導電型をもつ不純物イオンを半導体基板２
００内に注入する。ｎチャンネルＭＯＳ電界効果トラン
ジスタの場合、注入される不純物イオンはｎ型不純物イ
オン、例えば砒素（Ａｓ）イオンを用いる。このとき、
注入エネルギは約２〜５０ｋｅＶであり、注入濃度は約
１×１０１４〜５×１０１５ｃｍ−２である。ｐチャン
ネルＭＯＳ電界効果トランジスタの場合、注入される不
純物イオンはｐ型不純物イオン、例えばホウ素（Ｂ）イ
オンを用いる。このとき、注入エネルギは約０．５〜２
０ｋｅＶであり、注入濃度は約１×１０ １４〜５×１０
１５ｃｍ−２である。不純物イオンを注入した後にアニ
ーリング工程を行えば、半導体基板２００内に第２ソー
ス／ドレイン延長領域２４２が形成される。このとき、
第２ソース／ドレイン延長領域２４２の形成のためのイ
オン注入エネルギが第１ソース／ドレイン延長領域２４
１の形成のためのイオン注入エネルギよりも高いため、
第２ソース／ドレイン延長領域２４２が第１ソース／ド
レイン延長領域２４１よりも相対的に深く形成される。
【００２３】次に、図６を参照すれば、第１スペーサ２
５０の外壁に第２スペーサ２５２を形成する。この第２
スペーサ２５２は後続エッチング工程での除去を容易に
するために、第１スペーサ２５０とはエッチング選択比
をもつ物質を使って形成する。例えば、第１スペーサ２
５０がシリコンナイトライド膜から形成された場合、第
２スペーサ２５２はシリコン酸化膜から形成する。同様
に、第１スペーサ２５０がシリコン酸化膜から形成され
た場合、第２スペーサ２５２はシリコンナイトライド膜
から形成する。前記第２スペーサ２５２の厚さは約３０
０〜８００Åである。前記第２スペーサ２５２を形成す
る方法は、第１スペーサ２５０を形成する方法と同様で
ある。すなわち、化学気相蒸着法または他の公知の方法
を利用して半導体基板２００、ゲート電極２２０及び第
１スペーサ２５０を覆うシリコン酸化膜またはシリコン
ナイトライド膜を形成する。次に、エッチバック工程を
行えば、第１スペーサ２５０の外壁に第２スペーサ２５
２が形成される。
５０の外壁に第２スペーサ２５２を形成する。この第２
スペーサ２５２は後続エッチング工程での除去を容易に
するために、第１スペーサ２５０とはエッチング選択比
をもつ物質を使って形成する。例えば、第１スペーサ２
５０がシリコンナイトライド膜から形成された場合、第
２スペーサ２５２はシリコン酸化膜から形成する。同様
に、第１スペーサ２５０がシリコン酸化膜から形成され
た場合、第２スペーサ２５２はシリコンナイトライド膜
から形成する。前記第２スペーサ２５２の厚さは約３０
０〜８００Åである。前記第２スペーサ２５２を形成す
る方法は、第１スペーサ２５０を形成する方法と同様で
ある。すなわち、化学気相蒸着法または他の公知の方法
を利用して半導体基板２００、ゲート電極２２０及び第
１スペーサ２５０を覆うシリコン酸化膜またはシリコン
ナイトライド膜を形成する。次に、エッチバック工程を
行えば、第１スペーサ２５０の外壁に第２スペーサ２５
２が形成される。
【００２４】次に、前記ゲート電極２２０及び第２スペ
ーサ２５２をイオン注入マスクとしてイオン注入工程を
行い、所定の導電型をもつ不純物イオンを半導体基板２
００内に注入する。前述のように、ｎチャンネルＭＯＳ
電界効果トランジスタの場合にはｎ型不純物イオンを注
入し、ｐチャンネルＭＯＳ電界効果トランジスタの場合
にはｐ型不純物イオンを注入する。不純物イオンを注入
した後にはアニーリング工程を行い、ディープソース／
ドレイン領域２３０を形成する。このディープソース／
ドレイン領域２３０の形成のための不純物イオン注入エ
ネルギは第１及び第２ソース／ドレイン延長領域２４
１、２４２の形成のための不純物イオン注入エネルギよ
りも高いため、ディープソース／ドレイン領域２３０は
第１及び第２ソース／ドレイン延長領域２４１、２４２
よりも深く形成される。
ーサ２５２をイオン注入マスクとしてイオン注入工程を
行い、所定の導電型をもつ不純物イオンを半導体基板２
００内に注入する。前述のように、ｎチャンネルＭＯＳ
電界効果トランジスタの場合にはｎ型不純物イオンを注
入し、ｐチャンネルＭＯＳ電界効果トランジスタの場合
にはｐ型不純物イオンを注入する。不純物イオンを注入
した後にはアニーリング工程を行い、ディープソース／
ドレイン領域２３０を形成する。このディープソース／
ドレイン領域２３０の形成のための不純物イオン注入エ
ネルギは第１及び第２ソース／ドレイン延長領域２４
１、２４２の形成のための不純物イオン注入エネルギよ
りも高いため、ディープソース／ドレイン領域２３０は
第１及び第２ソース／ドレイン延長領域２４１、２４２
よりも深く形成される。
【００２５】次に、図７を参照すれば、ディープソース
／ドレイン領域２３０の上部及びゲート電極２２０の上
部に各々第１シリサイド層２６１及びゲートシリサイド
層２８０を形成する。この第１シリサイド層２６１及び
ゲートシリサイド層２８０を形成するために、まず図６
の構造体の全面に金属層（図示せず）を形成する。この
金属層はコバルト（Ｃｏ）またはチタン（Ｔｉ）を使っ
て形成でき、またはニッケル（Ｎｉ）を使っても形成で
きる。その他にも、金属層はタングステン（Ｗ）、白金
（Ｐｔ）、ハフニウム（Ｈｆ）またはパラジウム（Ｐ
ｄ）などを使っても形成できる。前記金属層を形成した
後に所定のアニーリング工程を行う。すると、前記金属
層とディープソース／ドレイン領域２３０とが接触する
領域に第１シリサイド層２６１が形成される。また前記
金属層とゲート電極２２０との間にはゲートシリサイド
層２８０が形成される。前記第１シリサイド層２６１の
厚さの調節は、前記金属層の厚さを調節して所望の厚さ
に調節できる。第１シリサイド層２６１が形成されれ
ば、未反応の金属層をよく知られた方法を利用して除去
する。
／ドレイン領域２３０の上部及びゲート電極２２０の上
部に各々第１シリサイド層２６１及びゲートシリサイド
層２８０を形成する。この第１シリサイド層２６１及び
ゲートシリサイド層２８０を形成するために、まず図６
の構造体の全面に金属層（図示せず）を形成する。この
金属層はコバルト（Ｃｏ）またはチタン（Ｔｉ）を使っ
て形成でき、またはニッケル（Ｎｉ）を使っても形成で
きる。その他にも、金属層はタングステン（Ｗ）、白金
（Ｐｔ）、ハフニウム（Ｈｆ）またはパラジウム（Ｐ
ｄ）などを使っても形成できる。前記金属層を形成した
後に所定のアニーリング工程を行う。すると、前記金属
層とディープソース／ドレイン領域２３０とが接触する
領域に第１シリサイド層２６１が形成される。また前記
金属層とゲート電極２２０との間にはゲートシリサイド
層２８０が形成される。前記第１シリサイド層２６１の
厚さの調節は、前記金属層の厚さを調節して所望の厚さ
に調節できる。第１シリサイド層２６１が形成されれ
ば、未反応の金属層をよく知られた方法を利用して除去
する。
【００２６】次に、図８を参照すれば、図７の第２スペ
ーサ２５２を除去する。この第２スペーサ２５２は第１
スペーサ２５０とはエッチング選択比をもつ物質から形
成したため、ウェットエッチング法を利用して容易に除
去できる。次に、前記第２スペーサ２５２の除去された
結果物の全面に金属層２９０を形成して、この金属層２
９０及び第２ソース／ドレイン延長領域２４２が接触す
る領域に第２シリサイド層２６２を形成する。
ーサ２５２を除去する。この第２スペーサ２５２は第１
スペーサ２５０とはエッチング選択比をもつ物質から形
成したため、ウェットエッチング法を利用して容易に除
去できる。次に、前記第２スペーサ２５２の除去された
結果物の全面に金属層２９０を形成して、この金属層２
９０及び第２ソース／ドレイン延長領域２４２が接触す
る領域に第２シリサイド層２６２を形成する。
【００２７】前記金属層２９０はＣｏまたはＴｉを使っ
て形成でき、またはニッケル（Ｎｉ）を使っても形成で
きる。そのほかにも、前記金属層２９０は、タングステ
ン（Ｗ）、白金（Ｐｔ）、ハフニウム（Ｈｆ）またはパ
ラジウム（Ｐｄ）などを使って形成できる。前記金属層
２９０をコバルト（Ｃｏ）またはチタン（Ｔｉ）を使っ
て形成する場合、第２ソース／ドレイン延長領域２４２
とコバルト金属層またはチタン金属層２９０との界面に
は自然とコバルトシリサイド層またはチタンシリサイド
層２６２が形成される。これは、シリコンとコバルトま
たはチタンとが接触すれば、両接触物質の原子及び分子
の熱力学的な混合エントロピが増加し、これにより、両
接触物質の原子及び分子が相互拡散して混合されるから
である。前記金属層２９０をニッケルを使って形成する
場合、第２ソース／ドレイン延長領域２４２とニッケル
金属層２９０との界面には自然にニッケルシリサイド層
２６２が形成される。このように第２シリサイド層２６
２を形成した後には、シリコンと反応しない金属層２９
０をよく知られた方法を利用して除去する。すると、図
２に示されたように、本発明によるＭＯＳ電界効果トラ
ンジスタが作製される。
て形成でき、またはニッケル（Ｎｉ）を使っても形成で
きる。そのほかにも、前記金属層２９０は、タングステ
ン（Ｗ）、白金（Ｐｔ）、ハフニウム（Ｈｆ）またはパ
ラジウム（Ｐｄ）などを使って形成できる。前記金属層
２９０をコバルト（Ｃｏ）またはチタン（Ｔｉ）を使っ
て形成する場合、第２ソース／ドレイン延長領域２４２
とコバルト金属層またはチタン金属層２９０との界面に
は自然とコバルトシリサイド層またはチタンシリサイド
層２６２が形成される。これは、シリコンとコバルトま
たはチタンとが接触すれば、両接触物質の原子及び分子
の熱力学的な混合エントロピが増加し、これにより、両
接触物質の原子及び分子が相互拡散して混合されるから
である。前記金属層２９０をニッケルを使って形成する
場合、第２ソース／ドレイン延長領域２４２とニッケル
金属層２９０との界面には自然にニッケルシリサイド層
２６２が形成される。このように第２シリサイド層２６
２を形成した後には、シリコンと反応しない金属層２９
０をよく知られた方法を利用して除去する。すると、図
２に示されたように、本発明によるＭＯＳ電界効果トラ
ンジスタが作製される。
【００２８】一方、前記第２シリサイド層２６２がコバ
ルトシリサイド層またはチタンシリサイド層である場
合、別途のアニーリング工程を行い、自然に形成された
コバルトシリサイド層またはチタンシリサイド層を相転
移させる。相転移されたコバルトシリサイド層またはチ
タンシリサイド層は約３倍の体積膨脹がなされつつ、抵
抗が相転移される前のコバルトシリサイド層またはチタ
ンシリサイド層の抵抗よりも低くなる。前記第２シリサ
イド層２６２がニッケルシリサイド層である場合、自然
に形成されたニッケルシリサイド層の抵抗が相転移され
たニッケルシリサイド層のそれよりも低いため、別途の
アニーリング工程は行わなくても良い。
ルトシリサイド層またはチタンシリサイド層である場
合、別途のアニーリング工程を行い、自然に形成された
コバルトシリサイド層またはチタンシリサイド層を相転
移させる。相転移されたコバルトシリサイド層またはチ
タンシリサイド層は約３倍の体積膨脹がなされつつ、抵
抗が相転移される前のコバルトシリサイド層またはチタ
ンシリサイド層の抵抗よりも低くなる。前記第２シリサ
イド層２６２がニッケルシリサイド層である場合、自然
に形成されたニッケルシリサイド層の抵抗が相転移され
たニッケルシリサイド層のそれよりも低いため、別途の
アニーリング工程は行わなくても良い。
【００２９】
【発明の効果】以上述べたように、本発明によるＭＯＳ
電界効果トランジスタによれば、ディープソース／ドレ
イン領域のほかにも、ソース／ドレイン延長領域の上部
の一部表面上にもシリサイド層が形成されるため、ソー
スとドレインとの間の抵抗を減少させて素子のオン動作
時にソースとドレインとの間の導通電流の密度を増加で
きるという利点がある。また、たとえゲート電極の長さ
を減少させても、ソースとドレインとの間の抵抗の増加
が抑えられるので、素子の集積度を向上できる。さら
に、本発明の製造方法によれば、上記のようなＭＯＳ電
界効果トランジスタを容易に製造することができる。
電界効果トランジスタによれば、ディープソース／ドレ
イン領域のほかにも、ソース／ドレイン延長領域の上部
の一部表面上にもシリサイド層が形成されるため、ソー
スとドレインとの間の抵抗を減少させて素子のオン動作
時にソースとドレインとの間の導通電流の密度を増加で
きるという利点がある。また、たとえゲート電極の長さ
を減少させても、ソースとドレインとの間の抵抗の増加
が抑えられるので、素子の集積度を向上できる。さら
に、本発明の製造方法によれば、上記のようなＭＯＳ電
界効果トランジスタを容易に製造することができる。
【図１】従来のＭＯＳ電界効果トランジスタを示す断面
図である。
図である。
【図２】本発明によるＭＯＳ電界効果トランジスタを示
す断面図である。
す断面図である。
【図３】本発明によるＭＯＳ電界効果トランジスタのオ
ン電流特性曲線およびオフ電流特性曲線を従来と比較し
て示す特性図である。
ン電流特性曲線およびオフ電流特性曲線を従来と比較し
て示す特性図である。
【図４】本発明によるＭＯＳ電界効果トランジスタの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図５】本発明によるＭＯＳ電界効果トランジスタの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図６】本発明によるＭＯＳ電界効果トランジスタの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図７】本発明によるＭＯＳ電界効果トランジスタの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図８】本発明によるＭＯＳ電界効果トランジスタの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
２００ 半導体基板 ２１０ ゲート絶縁膜 ２２０ ゲート電極 ２３０ ディープソース／ドレイン領域 ２４０ ソース／ドレイン延長領域 ２４１ 第１ソース／ドレイン延長領域 ２４２ 第２ソース／ドレイン延長領域 ２５０ ゲートスペーサ（第１スペーサ） ２５２ 第２スペーサ ２６０ シリサイド層 ２６１ 第１シリサイド層 ２６２ 第２シリサイド層 ２９０ 金属層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB20 BB21 BB22 BB23 BB24 BB25 BB28 CC01 DD84 FF06 GG09 GG10 GG14 HH16 5F140 AA10 AA24 AA30 BD05 BF03 BF11 BF18 BG08 BG09 BG12 BG14 BG34 BG49 BG52 BG53 BG54 BG58 BH14 BH15 BJ01 BJ08 BJ25 BK01 BK13 BK20 BK21 BK34 CF04
Claims (13)
- 【請求項１】 半導体基板と、 この半導体基板上に形成されたゲート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極と、 前記半導体基板の上部領域で前記ゲート電極側壁の外側
に形成されたディープソース／ドレイン領域と、 前記半導体基板の上部領域で前記ディープソース／ドレ
イン領域よりも薄く形成されるが、前記ゲート電極の下
部のチャンネル領域に向かって延びたソース／ドレイン
延長領域と、 前記ディープソース／ドレイン領域の上部表面に形成さ
れた第１厚さの第１シリサイド層と、 前記ソース／ドレイン延長領域の上部の一部の表面で前
記第１シリサイド層から延びるが、前記第１シリサイド
層の第１厚さよりも薄い第２厚さをもつ第２シリサイド
層とを備えることを特徴とするＭＯＳ電界効果トランジ
スタ。 - 【請求項２】 前記ソース／ドレイン延長領域は、 第１ソース／ドレイン延長領域と、 この第１ソース／ドレイン延長領域と前記ディープソー
ス／ドレイン領域との間で前記第１ソース／ドレイン延
長領域よりは深く、かつ前記ディープソース／ドレイン
領域よりは薄い第２ソース／ドレイン延長領域とを含む
ことを特徴とする請求項１に記載のＭＯＳ電界効果トラ
ンジスタ。 - 【請求項３】 前記第２シリサイド層は、前記第２ソー
ス／ドレイン延長領域の上部表面に形成されることを特
徴とする請求項２に記載のＭＯＳ電界効果トランジス
タ。 - 【請求項４】 前記ゲート絶縁膜及びゲート電極の側壁
に形成されたスペーサをさらに備えることを特徴とする
請求項１に記載のＭＯＳ電界効果トランジスタ。 - 【請求項５】 前記第１ソース／ドレイン延長領域の長
さは、前記スペーの厚さにより限定されることを特徴と
する請求項４に記載のＭＯＳ電界効果トランジスタ。 - 【請求項６】 前記第１シリサイド層及び前記第２シリ
サイド層は、階段状であることを特徴とする請求項１に
記載のＭＯＳ電界効果トランジスタ。 - 【請求項７】 前記第２シリサイド層は、コバルトシリ
サイド層、チタンシリサイド層、ニッケルシリサイド
層、タングステンシリサイド層、白金シリサイド層、ハ
フニウムシリサイド層及びパラジウムシリサイド層より
なるグループから選ばれたいずれか一つであることを特
徴とする請求項１に記載のＭＯＳ電界効果トランジス
タ。 - 【請求項８】 半導体基板上にゲート絶縁膜及びゲート
電極が順次形成されたＭＯＳ電界効果トランジスタの製
造方法において、 前記ゲート電極をイオン注入マスクとして不純物イオン
注入を行い、前記半導体基板内に第１ソース／ドレイン
延長領域を形成する段階と、 前記ゲート電極及びゲート絶縁膜の側壁に第１スペーサ
を形成する段階と、 前記第１スペーサ及びゲート電極をイオン注入マスクと
して不純物イオン注入を行い、前記第１ソース／ドレイ
ン延長領域よりも深く第２ソース／ドレイン延長領域を
形成する段階と、 前記第１スペーサの外壁に第２スペーサを形成する段階
と、 前記第２スペーサ及びゲート電極をイオン注入マスクと
して不純物イオン注入を行い、前記第２ソース／ドレイ
ン延長領域よりも深くディープソース／ドレイン領域を
形成する段階と、 前記ディープソース／ドレイン領域の上部表面に第１厚
さをもつ第１シリサイド層を形成する段階と、 前記第２スペーサを除去して前記第２ソース／ドレイン
延長領域の表面を露出させる段階と、 露出された前記第２ソース／ドレイン延長領域の上部表
面に前記第１厚さよりも小さい第２厚さをもつ第２シリ
サイド層を形成する段階とを含むことを特徴とするＭＯ
Ｓ電界効果トランジスタの製造方法。 - 【請求項９】 前記第２スペーサは、前記第１スペーサ
とのエッチング選択比をもつ物質を使って形成すること
を特徴とする請求項８に記載のＭＯＳ電界効果トランジ
スタの製造方法。 - 【請求項１０】 前記第１シリサイド層を形成する段階
は、 前記第２スペーサが形成された構造体の全面に金属層を
形成する段階と、 アニーリング工程を行い、前記金属層と前記ディープソ
ース／ドレイン領域との間に前記第１シリサイド層を形
成する段階と、 前記ディープソース／ドレイン領域と反応しない金属層
を除去する段階とを含むことを特徴とする請求項８に記
載のＭＯＳ電界効果トランジスタの製造方法。 - 【請求項１１】 前記金属層は、コバルト層、チタン
層、ニッケル層、タングステン層、白金層、ハフニウム
層あるいはパラジウム層であることを特徴とする請求項
１０に記載のＭＯＳ電界効果トランジスタの製造方法。 - 【請求項１２】 前記第２シリサイド層は、コバルトシ
リサイド層、チタンシリサイド層、ニッケルシリサイド
層、タングステンシリサイド層、白金シリサイド層、ハ
フニウムシリサイド層あるいはパラジウムシリサイド層
を含むことを特徴とする請求項８に記載のＭＯＳ電界効
果トランジスタの製造方法。 - 【請求項１３】 前記第２シリサイド層がコバルトシリ
サイド層またはチタンシリサイド層である場合、前記第
２シリサイド層を形成する段階は、 前記第２ソース／ドレイン延長領域が露出された構造体
の全面にコバルトあるいはチタンよりなる金属層を形成
して、この金属層と前記第２ソース／ドレイン延長領域
との間に自然なシリサイド層を形成させる段階と、 アニーリング工程を行い、前記自然なシリサイド層を相
転移させる段階と、 前記第２ソース／ドレイン延長領域と反応しない金属層
を除去する段階とを含むことを特徴とする請求項１２に
記載のＭＯＳ電界効果トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000042154A KR100327347B1 (en) | 2000-07-22 | 2000-07-22 | Metal oxide semiconductor field effect transistor having reduced resistance between source and drain and fabricating method thereof |
| KR2000P-42154 | 2000-07-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002043328A true JP2002043328A (ja) | 2002-02-08 |
Family
ID=19679362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001123229A Pending JP2002043328A (ja) | 2000-07-22 | 2001-04-20 | Ｍｏｓ電界効果トランジスタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6548877B2 (ja) |
| JP (1) | JP2002043328A (ja) |
| KR (1) | KR100327347B1 (ja) |
| CN (1) | CN1210810C (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005328033A (ja) * | 2004-04-14 | 2005-11-24 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2007150362A (ja) * | 2007-03-07 | 2007-06-14 | Tokyo Electron Ltd | 成膜方法 |
| WO2014174716A1 (ja) * | 2013-04-26 | 2014-10-30 | 独立行政法人産業技術総合研究所 | 電界効果型半導体装置及びその製造方法 |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518631B1 (en) * | 2001-04-02 | 2003-02-11 | Advanced Micro Devices, Inc. | Multi-Thickness silicide device formed by succesive spacers |
| US6566213B2 (en) | 2001-04-02 | 2003-05-20 | Advanced Micro Devices, Inc. | Method of fabricating multi-thickness silicide device formed by disposable spacers |
| WO2002097895A2 (de) * | 2001-05-26 | 2002-12-05 | Ihp Gmbh-Innovations For High Performance Microelectronics / Institut Für Innovative Mikroelektronik | Transistor, verfahren zur herstellung einer integrierten schaltung und verfahren zur herstellung einer metallsilizidschicht |
| JP3980461B2 (ja) * | 2001-11-26 | 2007-09-26 | 富士通株式会社 | 半導体装置の製造方法 |
| DE60131094D1 (de) * | 2001-12-20 | 2007-12-06 | St Microelectronics Srl | Verfahren zur Integration von Metalloxid-Halbleiter Feldeffekttransistoren |
| US6882013B2 (en) * | 2002-01-31 | 2005-04-19 | Texas Instruments Incorporated | Transistor with reduced short channel effects and method |
| US6909145B2 (en) * | 2002-09-23 | 2005-06-21 | International Business Machines Corporation | Metal spacer gate for CMOS FET |
| US6806584B2 (en) * | 2002-10-21 | 2004-10-19 | International Business Machines Corporation | Semiconductor device structure including multiple fets having different spacer widths |
| US7279746B2 (en) * | 2003-06-30 | 2007-10-09 | International Business Machines Corporation | High performance CMOS device structures and method of manufacture |
| JP2007508705A (ja) * | 2003-10-17 | 2007-04-05 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置とこの種の半導体装置の製造方法 |
| US6969678B1 (en) * | 2003-11-03 | 2005-11-29 | Advanced Micro Devices, Inc. | Multi-silicide in integrated circuit technology |
| US6995065B2 (en) * | 2003-12-10 | 2006-02-07 | International Business Machines Corporation | Selective post-doping of gate structures by means of selective oxide growth |
| KR20050066872A (ko) * | 2003-12-27 | 2005-06-30 | 동부아남반도체 주식회사 | 높은 브레이크다운 전압을 갖는 고전압 반도체 소자 및 그제조 방법 |
| DE602005022561D1 (de) * | 2004-02-19 | 2010-09-09 | Nxp Bv | Verfahren zum herstellen eines halbleiterbauelements |
| US7208409B2 (en) * | 2004-03-17 | 2007-04-24 | Texas Instruments Incorporated | Integrated circuit metal silicide method |
| US20050212058A1 (en) * | 2004-03-23 | 2005-09-29 | Yi-Chun Huang | Resistance-reduced semiconductor device and fabrication thereof |
| US7112859B2 (en) * | 2004-05-17 | 2006-09-26 | Intel Corporation | Stepped tip junction with spacer layer |
| US7531916B2 (en) * | 2004-05-26 | 2009-05-12 | Altergy Systems, Inc. | Protection circuits for hybrid power systems |
| US7129548B2 (en) * | 2004-08-11 | 2006-10-31 | International Business Machines Corporation | MOSFET structure with multiple self-aligned silicide contacts |
| US20060040438A1 (en) * | 2004-08-17 | 2006-02-23 | Jiong-Ping Lu | Method for improving the thermal stability of silicide |
| KR100669664B1 (ko) | 2004-09-14 | 2007-01-15 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| JP4791722B2 (ja) * | 2004-09-21 | 2011-10-12 | 株式会社東芝 | 半導体装置の製造方法 |
| JP4146859B2 (ja) * | 2004-11-30 | 2008-09-10 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| WO2006081262A2 (en) * | 2005-01-25 | 2006-08-03 | Moxtronics, Inc. | High-performance fet devices and methods |
| JP2006237453A (ja) * | 2005-02-28 | 2006-09-07 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7309901B2 (en) * | 2005-04-27 | 2007-12-18 | International Business Machines Corporation | Field effect transistors (FETs) with multiple and/or staircase silicide |
| US7939440B2 (en) * | 2005-06-15 | 2011-05-10 | Spansion Llc | Junction leakage suppression in memory devices |
| FR2888985A1 (fr) * | 2005-07-20 | 2007-01-26 | St Microelectronics Crolles 2 | Procede de siliciuration d'un transistor nmos et circuit integre correspondant |
| US20070072358A1 (en) * | 2005-09-29 | 2007-03-29 | Chih-Ning Wu | Method of manufacturing metal-oxide-semiconductor transistor devices |
| US7655972B2 (en) * | 2005-11-21 | 2010-02-02 | International Business Machines Corporation | Structure and method for MOSFET with reduced extension resistance |
| US7659580B2 (en) * | 2005-12-02 | 2010-02-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7544575B2 (en) * | 2006-01-19 | 2009-06-09 | Freescale Semiconductor, Inc. | Dual metal silicide scheme using a dual spacer process |
| US7545006B2 (en) * | 2006-08-01 | 2009-06-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS devices with graded silicide regions |
| US7777296B2 (en) * | 2006-12-05 | 2010-08-17 | International Business Machines Corporation | Nano-fuse structural arrangements having blow protection barrier spaced from and surrounding fuse link |
| US7629655B2 (en) * | 2007-03-20 | 2009-12-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with multiple silicide regions |
| JP4503627B2 (ja) * | 2007-03-29 | 2010-07-14 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
| CN101312208B (zh) * | 2007-05-23 | 2010-09-29 | 中芯国际集成电路制造(上海)有限公司 | Nmos晶体管及其形成方法 |
| US20090085131A1 (en) * | 2007-09-28 | 2009-04-02 | Nec Electronics Corporation | Semiconductor device and manufacturing method thereof |
| US8338265B2 (en) | 2008-11-12 | 2012-12-25 | International Business Machines Corporation | Silicided trench contact to buried conductive layer |
| KR101063690B1 (ko) * | 2008-11-21 | 2011-09-14 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
| TWI475602B (zh) * | 2011-01-26 | 2015-03-01 | Nat Applied Res Laboratoires | 一種雙重矽、鍺化物結構的製作方法 |
| CN102623341B (zh) * | 2011-01-28 | 2016-07-13 | 中芯国际集成电路制造(上海)有限公司 | 一种mos晶体管的制造方法 |
| US8558290B2 (en) * | 2011-08-25 | 2013-10-15 | Globalfoundries Inc. | Semiconductor device with dual metal silicide regions and methods of making same |
| US9064942B2 (en) * | 2013-01-28 | 2015-06-23 | International Business Machines Corporation | Nanowire capacitor for bidirectional operation |
| CN104425366B (zh) * | 2013-08-20 | 2017-12-29 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构的形成方法 |
| US10361270B2 (en) | 2013-11-20 | 2019-07-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Nanowire MOSFET with different silicides on source and drain |
| CN105742349B (zh) * | 2014-12-08 | 2019-12-27 | 中芯国际集成电路制造(上海)有限公司 | 改善mos器件性能的方法及mos器件结构 |
| CN105097477B (zh) * | 2015-06-29 | 2017-12-15 | 上海华力微电子有限公司 | 一种镍硅化物的制作方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5747373A (en) * | 1996-09-24 | 1998-05-05 | Taiwan Semiconductor Manufacturing Company Ltd. | Nitride-oxide sidewall spacer for salicide formation |
| US5998272A (en) | 1996-11-12 | 1999-12-07 | Advanced Micro Devices, Inc. | Silicidation and deep source-drain formation prior to source-drain extension formation |
| US6353245B1 (en) * | 1998-04-09 | 2002-03-05 | Texas Instruments Incorporated | Body-tied-to-source partially depleted SOI MOSFET |
| US6265253B1 (en) * | 1999-05-05 | 2001-07-24 | Advanced Micro Devices, Inc. | Aluminum disposable spacer to reduce mask count in CMOS transistor formation |
| US6287967B1 (en) * | 1999-11-30 | 2001-09-11 | United Microelectronics Corp. | Self-aligned silicide process |
-
2000
- 2000-07-22 KR KR1020000042154A patent/KR100327347B1/ko active IP Right Grant
-
2001
- 2001-03-07 US US09/800,554 patent/US6548877B2/en not_active Expired - Fee Related
- 2001-04-03 CN CNB011123567A patent/CN1210810C/zh not_active Expired - Lifetime
- 2001-04-20 JP JP2001123229A patent/JP2002043328A/ja active Pending
-
2003
- 2003-02-27 US US10/375,437 patent/US6806157B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005328033A (ja) * | 2004-04-14 | 2005-11-24 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2007150362A (ja) * | 2007-03-07 | 2007-06-14 | Tokyo Electron Ltd | 成膜方法 |
| JP4650440B2 (ja) * | 2007-03-07 | 2011-03-16 | 東京エレクトロン株式会社 | 成膜方法 |
| WO2014174716A1 (ja) * | 2013-04-26 | 2014-10-30 | 独立行政法人産業技術総合研究所 | 電界効果型半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030162359A1 (en) | 2003-08-28 |
| KR100327347B1 (en) | 2002-03-06 |
| CN1335648A (zh) | 2002-02-13 |
| US6548877B2 (en) | 2003-04-15 |
| US6806157B2 (en) | 2004-10-19 |
| CN1210810C (zh) | 2005-07-13 |
| US20020008295A1 (en) | 2002-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002043328A (ja) | Ｍｏｓ電界効果トランジスタ及びその製造方法 | |
| US6548361B1 (en) | SOI MOSFET and method of fabrication | |
| JP4723061B2 (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| US5444282A (en) | Semiconductor device and a method of manufacturing thereof | |
| US6277675B1 (en) | Method of fabricating high voltage MOS device | |
| US7291524B2 (en) | Schottky-barrier mosfet manufacturing method using isotropic etch process | |
| US7282426B2 (en) | Method of forming a semiconductor device having asymmetric dielectric regions and structure thereof | |
| US9368573B2 (en) | Methods for manufacturing a semiconductor device | |
| JP2005524243A (ja) | シリサイドを使用する金属ゲート電極およびこれを形成する方法 | |
| US20070194353A1 (en) | Metal source/drain Schottky barrier silicon-on-nothing MOSFET device and method thereof | |
| JP2002520851A (ja) | 電力用半導体装置の製造方法 | |
| US6888176B1 (en) | Thyrister semiconductor device | |
| JP2932434B2 (ja) | 半導体デバイスの構造及びその製造方法 | |
| EP1205980A1 (en) | A method for forming a field effect transistor in a semiconductor substrate | |
| JPH05109758A (ja) | Ｍｏｓｆｅｔの製造方法 | |
| CN103872132A (zh) | 金属氧化物半导体(mos)晶体管及其制作方法 | |
| KR19980029024A (ko) | 모스펫 및 그 제조방법 | |
| US20060170053A1 (en) | Accumulation mode multiple gate transistor | |
| US20030218214A1 (en) | MIS semiconductor device and manufacturing method thereof | |
| US20080150026A1 (en) | Metal-oxide-semiconductor field effect transistor with an asymmetric silicide | |
| US6740943B2 (en) | MOSFET transistor with thick and thin pad oxide films | |
| US20010002058A1 (en) | Semiconductor apparatus and method of manufacture | |
| US20070257303A1 (en) | Transistor and method for forming the same | |
| US7279367B1 (en) | Method of manufacturing a thyristor semiconductor device | |
| US5600177A (en) | Semiconductor device having an electrically conductive layer including a polycrystalline layer containing an impurity and a metallic silicide layer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050218 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050301 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050527 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050802 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051101 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051220 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20060120 |