KR20050066872A - 높은 브레이크다운 전압을 갖는 고전압 반도체 소자 및 그제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000000034 method Methods 0.000 title claims description 26
- 230000015556 catabolic process Effects 0.000 title abstract description 15
- 229910052751 metal Inorganic materials 0.000 claims abstract description 30
- 239000002184 metal Substances 0.000 claims abstract description 30
- 230000001629 suppression Effects 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 64
- 150000004767 nitrides Chemical class 0.000 claims description 15
- 238000005468 ion implantation Methods 0.000 claims description 12
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 7
- 229910017052 cobalt Inorganic materials 0.000 claims description 7
- 239000010941 cobalt Substances 0.000 claims description 7
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical group [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 7
- 239000010936 titanium Substances 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- 239000011229 interlayer Substances 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract 1
- 125000006850 spacer group Chemical group 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
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Abstract
본 발명의 높은 브레이크다운 전압을 갖는 고전압 반도체 소자는, 표면의 채널 영역에 의해 이격되도록 형성된 소스/드레인 영역을 갖는 반도체 기판과, 채널 영역 위에 형성된 게이트 절연막 패턴과, 게이트 절연막 패턴 위에 형성된 게이트 도전막 패턴과, 게이트 도전막 패턴의 측벽에 배치된 측벽 절연막과, 소스/드레인 영역의 일부 표면, 측벽 절연막 및 게이트 도전막 패턴의 상부면을 덮는 샐리사이드 억제막 패턴과, 그리고 샐리사이드 억제막 패턴에 의해 덮이지 않는 소스/드레인 영역 표면에 형성된 금속 샐리사이드막을 포함한다.
Description
본 발명은 고전압 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 높은 브레이크다운 전압을 갖는 고전압 반도체 소자 및 그 제조 방법에 관한 것이다.
플래시 저전압 소자 및 플래시 고전압 소자가 집적된 반도체 패키지의 경우, 제품의 제작 회사 및 제품 타입을 알기 위하여 특정 핀에 대략 12.5V의 전압을 인가할 수 있게 되어 있다. 이 경우 플래시 고전압 소자는 적어도 13V 이상의 브레이크다운 전압을 가져야 한다. 현재 13V 이상의 브레이크다운 전압을 갖도록 하기 위하여 플래시 고전압 소자의 접합 구조는 DDD(Double Diffusion Drain) 접합 구조를 사용하고 있으며, 동시에 금속 샐리사이드막을 사용하고 있다. 그러나 이 경우 접합 구조의 수직 방향으로는 높은 브레이크다운 전압을 얻을 수 있지만, 표면 부분에서는 높은 브레이크다운 전압을 얻을 수 없다. 최근 이를 해결하기 위하여 플래시 저전압 소자에서는 단일 스페이서막을 사용하고 플래시 고전압 소자에서는 이중 스페이서막을 사용하는 방법이 사용되고 있다.
도 1 및 도 2는 싱글 스페이서막 및 이중 스페이서막을 갖는 종래의 고전압 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 저전압 소자 영역인 제1 영역(Ⅰ 영역)과 고전압 소자 영역인 제2 영역(Ⅱ 영역)을 갖는 반도체 기판(102)의 제1 영역(Ⅰ 영역) 및 제2 영역(Ⅱ 영역) 위에서 각각 순차적으로 배치되는 게이트 절연막 패턴(111, 121) 및 게이트 도전막 패턴(112, 122)을 형성한다. 다음에 게이트 도전막 패턴(112, 122)을 덮는 측벽 절연막(131)을 형성한다. 이 측벽 절연막(131)은 대략 60Å 두께의 산화막과 대략 200Å 두께의 TEOS막을 포함할 수 있다. 다음에 측벽 절연막(131) 위에 대략 750Å 두께의 질화막(132) 및 대략 750Å 두께의 게이트 스페이서용 절연막(133)을 형성한다. 게이트 스페이서용 절연막(133)은 TEOS막으로 형성할 수 있다. 다음에 제1 영역(Ⅰ 영역)은 노출시키고 제2 영역(Ⅱ 영역)은 덮는 마스크막 패턴(134)을 형성한다. 다음에 마스크막 패턴(134)을 식각 마스크로 한 식각 공정을 수행하여 제1 영역(Ⅰ 영역)에 있는 게이트 스페이서용 절연막(133)을 제거한다. 다음에 마스크막 패턴(134)을 제거한다.
다음에 도 2를 참조하면, 제1 영역(Ⅰ 영역)은 덮고 제2 영역(Ⅱ 영역)은 노출시키는 마스크막 패턴(135)을 형성한다. 다음에 마스크막 패턴(135)을 식각 마스크로 한 이방성 식각 공정을 수행하여 제2 영역(Ⅱ 영역)에 측벽 절연막(136)을 형성한다. 측벽 절연막(136)을 형성한 후에는 마스크막 패턴(135)을 제거한다.
그런데 이와 같이 종래의 이중 스페이서막을 형성하는 방법은 단일 스페이서막 및 이중 스페이서막을 각각 형성하기 위하여 플래시 저전압 영역과 플래시 고전압 영역을 각각 노출시키는 마스크막 패턴을 형성하여야 하는 등 공정상 여러 단계들이 요구되며, 따라서 전체 제조 공정이 복잡하다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 이중 스페이서막을 형성하지 않고서도 표면에서의 높은 브레이크다운 전압을 얻을 수 있는 고전압 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기와 같은 고전압 반도체 소자를 간단하게 제조할 수 있는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 높은 브레이크다운 전압을 갖는 고전압 반도체 소자는, 표면의 채널 영역에 의해 이격되도록 형성된 소스/드레인 영역을 갖는 반도체 기판; 상기 채널 영역 위에 형성된 게이트 절연막 패턴; 상기 게이트 절연막 위에 형성된 게이트 도전막 패턴; 상기 게이트 도전막 패턴의 측벽에 배치된 측벽 절연막; 상기 소스/드레인 영역의 일부 표면, 상기 측벽 절연막 및 상기 게이트 도전막 패턴의 상부면을 덮는 샐리사이드 억제막 패턴; 및 상기 샐리사이드 억제막 패턴에 의해 덮이지 않는 소스/드레인 영역 표면에 형성된 금속 샐리사이드막을 포함하는 것을 특징으로 한다.
상기 측벽 절연막은 산화막 및 질화막을 포함하는 것이 바람직하다.
상기 샐리사이드 억제막 패턴은 산화막, 옥시질화막 및 질화막을 포함하는 것이 바람직하다.
상기 샐리사이드 억제막 패턴은 200-1500Å의 두께를 갖는 것이 바람직하다.
상기 금속 샐리사이드막은 코발트 샐리사이드막 또는 티타늄 샐리사이드막인 것이 바람직하다.
본 발명에 있어서, 상기 금속 샐리사이드막 및 샐리사이드 억제막 패턴을 덮는 층간 절연막, 및 상기 층간 절연막을 관통하여 상기 금속 샐리사이드막의 일부 표면에 컨택되는 금속 컨택을 더 구비할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 고전압 반도체 소자의 제조 방법은, 반도체 기판의 채널 영역 위에 게이트 절연막 패턴 및 게이트 도전막 패턴을 형성하는 단계; 상기 게이트 도전막 패턴을 이온 주입 마스크로 한 1차 이온 주입 공정을 수행하여 상기 채널 영역 양쪽에 소스 영역 및 드레인 영역을 형성하는 단계; 상기 게이트 도전막 패턴 측벽에 측벽 절연막을 형성하는 단계;
상기 측벽 절연막 및 게이트 도전막 패턴을 이온 주입 마스크로 한 2차 이온 주입 공정을 수행하여 상기 소스 영역 및 드레인 영역에 불순물 이온을 주입하는 단계; 상기 소스 영역 및 드레인 영역의 일부를 덮는 샐리사이드 억제막 패턴을 형성하는 단계; 및 상기 샐리사이드 억제막 패턴에 의해 노출되는 소스 영역 및 드레인 영역의 표면에 금속 샐리사이드막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 측벽 절연막은 500-1300Å 두께의 산화막/질화막으로 형성하는 것이 바람직하다.
상기 샐리사이드 억제막 패턴은 200-1500Å 두께의 산화막/옥시질화막/질화막으로 형성하는 것이 바람직하다.
상기 금속 샐리사이드막은 코발트 샐리사이드막 또는 티타늄 샐리사이드막으로 형성하는 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3은 본 발명에 따른 높은 브레이크다운 전압을 갖는 고전압 반도체 소자를 나타내 보인 레이아웃도이다. 그리고 도 4는 도 3의 선 Ⅲ-Ⅲ'를 따라 절단하여 나타내 보인 단면도이다.
도 3 및 도 4를 참조하면, 반도체 기판(300)의 표면에 소스 영역(306) 및 드레인 영역(308)이 채널 영역만큼 이격되도록 배치된다. 소스 영역(306) 및 드레인 영역(308)은 DDD 접합 구조로 이루어진다. 채널 영역 위에는 게이트 절연막 패턴(302) 및 게이트 도전막 패턴(304)이 순차적으로 배치된다. 게이트 절연막 패턴(302)은 산화막이고, 게이트 도전막 패턴(304)은 폴리실리콘막이다. 게이트 도전막 패턴(304)의 측벽에는 측벽 절연막(310)이 배치된다. 측벽 절연막(310)은 대략 500-1300Å 두께의 산화막(310a)/질화막(310b)으로 이루어진다. 소스 영역(306) 및 드레인 영역(308)의 일부 표면, 측벽 절연막(310) 및 게이트 도전막 패턴(304) 위에는 샐리사이드 억제막 패턴(312)이 배치된다. 샐리사이드 억제막 패턴(312)은 대략 200-1500Å 두께의 산화막/옥시질화막/질화막으로 이루어진다. 샐리사이드 억제막 패턴(312)으로 덮이지 않는 소스 영역(306) 및 드레인 영역(308) 표면에는 각각 금속 샐리사이드막(314)이 배치된다. 금속 샐리사이드막(314)은 코발트 샐리사이드막 또는 티타늄 샐리사이드막이다. 금속 샐리사이드막(314)은 층간 절연막(316)을 관통하는 금속 컨택(318, 320)에 의해 각각 소스 전극(322) 및 드레인 전극(324)에 전기적으로 연결된다.
이와 같은 구조의 고전압 반도체 소자는, 소스 영역(306) 및 드레인 영역(308)의 표면의 수평 방향을 따라 제1 표면 저항(RS1) 및 제2 표면 저항(RS2)을 갖는다. 특히 제2 표면 저항(RS2)은 샐리사이드 억제막 패턴(312)에 의한 저항으로서 금속 컨택(318, 320)으로부터 인가되는 전압은 제2 표면 저항(RS2)에 의해 전압 강하가 일어나며, 결과적으로 브레이크다운 전압이 증가되는 것과 동일한 효과를 나타낸다.
도 5 및 도 6은 본 발명에 따른 높은 브레이크다운 전압을 갖는 고전압 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 5를 참조하면, 소자 분리막(미도시)에 의해 한정되는 액티브 영역을 갖는 반도체 기판(300)의 채널 영역 위에 통상의 방법을 사용하여 게이트 절연막 패턴(302) 및 게이트 도전막 패턴(304)을 형성한다. 다음에 DDD 접합 구조를 형성하기 위하여 이온 주입 공정을 수행한다. 주입되는 불순물 이온으로는 인(P)을 사용한다. 이온 주입 공정이 이루어지면 소스 영역(306) 및 드레인 영역(308)이 만들어진다. 다음에 게이트 도전막 패턴(304) 측벽에 측벽 절연막(310)을 형성한다. 측벽 절연막(310)은 대략 500-1300Å 두께의 산화막(310a)/질화막(310b)으로 형성한다. 측벽 절연막(310)을 형성하기 위하여 게이트 도전막 패턴(304)을 덮도록 산화막 및 질화막을 순차적으로 형성하고 이방성 식각을 수행한다. 그러면 게이트 도전막 패턴(304) 측벽에 산화막(310a)/질화막(310b)으로 이루어진 측벽 절연막(310)이 만들어진다. 다음에 소스 영역(306) 및 드레인 영역(308)의 일부 표면을 노출시키는 샐리사이드 억제막 패턴(312)을 형성한다. 이를 위하여 전면에 샐리사이드 억제막을 형성한 후에 소정의 마스크막 패턴(미도시)을 이용한 식각 공정을 수행하여 소스 영역(306) 및 드레인 영역(308)의 일부 표면이 노출되도록 샐리사이드 억제막의 일부를 제거한다. 여기서 식각 공정은 건식 식각 공정 또는 습식 식각 공정을 이용하여 수행할 수 있다. 상기 샐리사이드 억제막 패턴(312)은 대략 200-1500Å 두께의 산화막/옥시질화막/질화막으로 형성된다.
다음에 도 6을 참조하면, 소스 영역(306) 및 드레인 영역(308)에 불순물 이온, 예컨대 인(P)을 주입하여 DDD 구조의 소스 영역(306) 및 드레인 영역(308)을 완성한다. 이때 인 이온 주입 공정은 5×1012-5×1014/㎠의 이온 주입 농도와 40-120KeV의 주입 에너지를 사용하여 수행한다. 다음에 통상의 금속 샐리사이드 공정을 수행하여 샐리사이드 억제막 패턴(312)에 의해 노출된 소스 영역(306) 및 드레인 영역(308) 표면에 금속 샐리사이드막(314)을 형성한다. 금속 샐리사이드막(314)은 코발트 샐리사이드막 또는 티타늄 샐리사이드막으로 형성할 수 있다. 즉 구체적으로 전면에 금속막, 예컨대 코발트막 또는 티타늄막을 형성한다. 그리고 소정의 열처리를 수행하여 소스 영역(306) 및 드레인 영역(308)과 금속막이 접촉되어 있는 부분에 금속 샐리사이드막(314)을 형성한다. 다음에 실리사이드 반응이 일어나지 않은 금속막을 제거한다. 다음에 전면에 금속 샐리사이드막(314)의 일부 표면을 노출시키는 개구부를 갖는 층간 절연막(316)을 형성한다. 그리고 도 4에 도시된 바와 같이, 이 개구부를 채우는 금속 컨택(318, 320)을 형성하고, 그 위에 각각 소스 전극(322) 및 드레인 전극(324)을 형성한다.
이상의 설명에서와 같이, 본 발명에 따른 고전압 반도체 소자에 따르면, 이중 스페이서막 구조를 채용하지 않더라도 소스 영역 및 드레인 영역의 일부 표면 위에 샐리사이드 억제막 패턴을 형성시킴으로써 컨택으로부터 인가되는 전압의 전압 강하를 유발시키고, 그 결과 표면에서의 브레이크다운 전압이 증가되는 효과를 얻을 수 있다는 이점이 제공된다. 또한 본 발명에 따른 고전압 반도체 소자의 제조 방법에 따르면, 이중 스페이서막을 형성할 필요가 없으므로 공정 수가 줄어든다는 이점도 제공된다.
도 1 및 도 2는 종래의 고전압 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 3은 본 발명에 따른 높은 브레이크다운 전압을 갖는 고전압 반도체 소자를 나타내 보인 레이아웃도이다.
도 4는 도 3의 선 Ⅲ-Ⅲ'를 따라 절단하여 나타내 보인 단면도이다.
도 5 및 도 6은 본 발명에 따른 높은 브레이크다운 전압을 갖는 고전압 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
Claims (10)
- 표면의 채널 영역에 의해 이격되도록 형성된 소스/드레인 영역을 갖는 반도체 기판;상기 채널 영역 위에 형성된 게이트 절연막 패턴;상기 게이트 절연막 위에 형성된 게이트 도전막 패턴;상기 게이트 도전막 패턴의 측벽에 배치된 측벽 절연막;상기 소스/드레인 영역의 일부 표면, 상기 측벽 절연막 및 상기 게이트 도전막 패턴의 상부면을 덮는 샐리사이드 억제막 패턴; 및상기 샐리사이드 억제막 패턴에 의해 덮이지 않는 소스/드레인 영역 표면에 형성된 금속 샐리사이드막을 포함하는 것을 특징으로 하는 고전압 반도체 소자.
- 제 1항에 있어서,상기 측벽 절연막은 산화막 및 질화막을 포함하는 것을 특징으로 하는 고전압 반도체 소자.
- 제 1항에 있어서,상기 샐리사이드 억제막 패턴은 산화막, 옥시질화막 및 질화막을 포함하는 것을 특징으로 하는 고전압 반도체 소자.
- 제 1항에 있어서,상기 샐리사이드 억제막 패턴은 200-1500Å의 두께를 갖는 것을 특징으로 하는 고전압 반도체 소자.
- 제 1항에 있어서,상기 금속 샐리사이드막은 코발트 샐리사이드막 또는 티타늄 샐리사이드막인 것을 특징으로 하는 고전압 반도체 소자.
- 제 1항에 있어서,상기 금속 샐리사이드막 및 샐리사이드 억제막 패턴을 덮는 층간 절연막; 및상기 층간 절연막을 관통하여 상기 금속 샐리사이드막의 일부 표면에 컨택되는 금속 컨택을 더 구비하는 것을 특징으로 하는 고전압 반도체 소자.
- 반도체 기판의 채널 영역 위에 게이트 절연막 패턴 및 게이트 도전막 패턴을 형성하는 단계;상기 게이트 도전막 패턴을 이온 주입 마스크로 한 1차 이온 주입 공정을 수행하여 상기 채널 영역 양쪽에 소스 영역 및 드레인 영역을 형성하는 단계;상기 게이트 도전막 패턴 측벽에 측벽 절연막을 형성하는 단계;상기 측벽 절연막 및 게이트 도전막 패턴을 이온 주입 마스크로 한 2차 이온 주입 공정을 수행하여 상기 소스 영역 및 드레인 영역에 불순물 이온을 주입하는 단계;상기 소스 영역 및 드레인 영역의 일부를 덮는 샐리사이드 억제막 패턴을 형성하는 단계; 및상기 샐리사이드 억제막 패턴에 의해 노출되는 소스 영역 및 드레인 영역의 표면에 금속 샐리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
- 제 7항에 있어서,상기 측벽 절연막은 500-1300Å 두께의 산화막/질화막으로 형성하는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
- 제 7항에 있어서,상기 샐리사이드 억제막 패턴은 200-1500Å 두께의 산화막/옥시질화막/질화막으로 형성하는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
- 제 7항에 있어서,상기 금속 샐리사이드막은 코발트 샐리사이드막 또는 티타늄 샐리사이드막으로 형성하는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030098356A KR20050066872A (ko) | 2003-12-27 | 2003-12-27 | 높은 브레이크다운 전압을 갖는 고전압 반도체 소자 및 그제조 방법 |
| US11/020,276 US20050139916A1 (en) | 2003-12-27 | 2004-12-27 | High voltage semiconductor device and fabricating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030098356A KR20050066872A (ko) | 2003-12-27 | 2003-12-27 | 높은 브레이크다운 전압을 갖는 고전압 반도체 소자 및 그제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050066872A true KR20050066872A (ko) | 2005-06-30 |
Family
ID=34698602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030098356A KR20050066872A (ko) | 2003-12-27 | 2003-12-27 | 높은 브레이크다운 전압을 갖는 고전압 반도체 소자 및 그제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20050139916A1 (ko) |
| KR (1) | KR20050066872A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100882978B1 (ko) * | 2007-08-30 | 2009-02-12 | 주식회사 동부하이텍 | 엘씨디 구동 칩 및 그 제조방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720474B1 (ko) * | 2005-06-17 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서 및 그 제조방법 |
| US8981495B2 (en) | 2010-02-08 | 2015-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Laterally diffused metal oxide semiconductor transistor with partially unsilicided source/drain |
| US8349678B2 (en) * | 2010-02-08 | 2013-01-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Laterally diffused metal oxide semiconductor transistor with partially unsilicided source/drain |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3220645B2 (ja) * | 1996-09-06 | 2001-10-22 | 富士通株式会社 | 半導体装置の製造方法 |
| JP4068746B2 (ja) * | 1998-12-25 | 2008-03-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| TW469648B (en) * | 1999-09-07 | 2001-12-21 | Sharp Kk | Semiconductor device and its manufacture method |
| KR100327347B1 (en) * | 2000-07-22 | 2002-03-06 | Samsung Electronics Co Ltd | Metal oxide semiconductor field effect transistor having reduced resistance between source and drain and fabricating method thereof |
| US6580132B1 (en) * | 2002-04-10 | 2003-06-17 | International Business Machines Corporation | Damascene double-gate FET |
| US20040188765A1 (en) * | 2003-03-28 | 2004-09-30 | International Business Machines Corporation | Cmos device integration for low external resistance |
-
2003
- 2003-12-27 KR KR1020030098356A patent/KR20050066872A/ko not_active Application Discontinuation
-
2004
- 2004-12-27 US US11/020,276 patent/US20050139916A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100882978B1 (ko) * | 2007-08-30 | 2009-02-12 | 주식회사 동부하이텍 | 엘씨디 구동 칩 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050139916A1 (en) | 2005-06-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |