KR100232984B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법

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KR100232984B1 KR1019970022171A KR19970022171A KR100232984B1 KR 100232984 B1 KR100232984 B1 KR 100232984B1 KR 1019970022171 A KR1019970022171 A KR 1019970022171A KR 19970022171 A KR19970022171 A KR 19970022171A KR 100232984 B1 KR100232984 B1 KR 100232984B1
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도시하루 마쯔다
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다카노 야스아키
산요 덴키 가부시키가이샤
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Abstract

폴리 실리콘막과 텅스텐 실리사이드막 등의 금속 실리사이드막으로 이루어지지는 전극 배선막의 형성 방법에 개선 방안을 제시한다.
제1 및 제2 블록부 및 불순물 확산 영역상에 얇은 제1 폴리 실리콘막(16)을 형성하고, 그 제1 폴리 실리콘막(16)에 비소 이온을 주입하여 도전체로 한다. 다음에, 상기 제1 폴리 실리콘막(16) 보다도 두꺼운 막 두께의 제2 폴리 실리콘막(17)을 형성하고, 그 제2 폴리 실리콘막(17)에 인 이온을 주입하여 도전체로 한다. 이어서, 상기 제2 폴리 실리콘막(17)상에 텅스텐 실리사이드막(18)을 형성하고, 상기 텅스텐 실리사이드막(18)과 상기 제1 및 제2 폴리 실리콘막(16, 17)을 패터닝하여 전극 배선막을 형성한다.

Description

반도체 장치의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 폴리 실리콘막 및 텅스텐 실리사이드막(Wsix막) 등의 금속 실리사이드막으로 이루어지는 2층 구조의 전극 배선막을 불순물 확산 영역상에 형성하는 방법의 개선 방안에 관한 것이다.
다음에, 종래예에 관한 반도체 장치에 대하여 제19도를 참조하여 설명한다.
제19도에는 반도체 기판(1)의 표층에 형성된 불순물 확산 영역(2)MF 거쳐, 그 불순물 확산 영억(2)에 인접하도록 2개의 MOS 트랜지스터가 형성되며, 그 불순물 확산 영역(2)에 접촉하는 폴리 실리콘막(8) 및 텅스턴 실리사이드막(WSix막)(9)으로 이루어지는 2층 구조의 전극 배선막(9A)이 형성되어 있는 상태를 도시하고 있다.
우선, 제19도에 도시한 바와 같이 종래의 반도체 장치는, 반도체 기판(1)의 표층에 n+형 불순물이 주입되어 이루어지는 불순물 확산 영역(2)이 형성되며, 그 게이트 절연막(3)상에는 제1, 제2 게이트 전극(4A, 4B)이 서로 이웃하는 형상으로 형성되어 있다. 또한, 상기 제1 및 제2 게이트 전극(4A, 4B)상에는 제1, 제2 절연막(5A, 5B)이 적층 형성되어 있고, 또한, 제1 게이트 전극(4A)과 제1 절연막(5A), 및 제2 게이트 전극(4B)과 제2 절연막(5B)의 측벽에는 제1 및 제2 측벽 스페이서막(7A, 7B)가 형성되어 있다.
또한, 상기 불순물 확산 여역(2)과 접촉하기 위하여 불순물이 주입되며, 도전화된 폴리 실리콘막(8)과 텅스턴 실리사이드막(WSix막)(9)으로 이루어지는 2층 구조의 전극 배선말(9A)이 불순물 확산 영역(2)상에 형성되어 있다.
그리고, 상기 제1 및 제2 절연막(5A, 5B)상에는 각각 제1 및 제2 배선막(6A, 6B)이 형성되어 있고, 전면에 BPSG(Boron-Phoso Silicate Glass)막 등으로 이루어지는 층간 절연막(10A)이 형성되어 있다.
그리고, 상기 층간 절연막(10A)상에 도시하지 않은 포토 레지스트막을 형성한 후에, 그 포토 레지스터막을 마스크로 하여 층간 절연막(10A)에 개구를 형성하고, 상기 폴리 실리콘막(8)과 텅스턴 실리사이드막(WSix막)(9)으로 이루어지는 전극배선막(9a)을 노출시킨 후에, 상기 층간 절연막(10A) 및 전극 배선막(9A)상을 피복하도록 알루미늄막 등(예를 들면, A1-Si-Cu막 등)으로 이루어지는 금속 배선막(10B)을 상기 전극 배선막(9A)에 접촉시키고 있다.
제19도에 도시한 구조를 얻는데에는, 제1 게이트 전극(4A) 및 제1 절연막(5A)의 측벽에 형성된 제1 측벽 스페이서막(7A)과 제2 게이트 전극(4B) 및 제2 절연막(5B)의 측벽에 형성된 제 2 측벽 형성된 제2 측벽 스페이서막(7B)과의 사이의 오목부에 적어도 충전되도록 폴리 실리콘막(8)을 형성하고, 그 폴리 실리콘막(8)에 이온 주입하여 도전체로 한 후에, 그 폴리 실리콘막(8)상에 텅시턴 실리사이드막(WSis막)(9)을 형성한다.
이어서, 상기 텅스턴막(9)상에 포토 레지스타막을 선택적으로 형성한 후에, 그 레지스트막을 마스크로 하여 텅스턴 실리사이드막(WSix막)(9) 및 폴리 폴리콘막98)을 에칭·제거하여 패터닝함으로써, 제20도에 도시한 바와 같은 구조의 전극 배선막(9A)을 형성한다.
그 후, 전면에 BPSG막(10A)을 형성한 후에, 개구를 형성하여 텅스턴 실리사이드막(WSix막)(9)을 노출시키고, 알루미늄막을 전면에 형성하여 패터닝함으로써, 전극 배선막(9A)과 접축하는 금속 배선막(10B)을 형성하고 있다.
그러나, 상기 제조 방법에 의하면, 다음과 같은 문제가 발생한다.
즉, 폴리 실리콘막(8)과 텅스턴 실리사이드막(WSis막)(9)로 이루어지는 전극배선막(9A)울 형성하는데에 제20도에 도시한 바와 같은 폴리 실리콘막(8)의 막 두께를 얇게 형성하면, 우선 첫째 그 폴리 실리콘막(8)상에 텅스턴 실리사이드막(WSix막)(9)를 형성했을 때 텅스턴 실리사이드막(WSix막)(9)상에 골(CP)에 레지스타막이 남게 되기 쉽다, 이것을 피하고자 레지스트 막으로 노광량을 늘리면, 헐레이션(halation)이 발생해 버려, 패터닝시의 치수 정밀도가 저하되어 버린다고 하는 문제가 생긴다.
또한, 둘째 폴리 시리콘막(8)의 막 두께가 얇기 때문에 전극 배선막(9A)의 형성 높이가 낮게 되어 버리며, 제19도에 도시한 바와 같이 층간 절연막(10A)의 개구의 측벽의 높이(a1)가 높아져 개구가 깊어지며, 이 개구의 측벽의 따라 형성되는 알루미늄막의 스텁 커비리지가 열화해 버린다고 하는 문제가 발생한다.
따라서, 종래, 전술한 문제들을 피하기 위하여, 제21도에 도시한 바와 같이 텅스턴 실리사이드막(WSix막)(9)의 하층막인 폴리 실리콘막(8A)을 두껍게 형성하는 방법도 고려되었다.
하지만, 이 경우에는 상기 폴리 실콘막(8A)을 도전체로 하기 위한 이온 주입 공정에서, 폴리 실리콘막(8A)의 표면 근처에는 근처에는 이온이 충분히 주입되지만, 불순물 확산 영역(2) 근방의 저부(PB) 까지 이온(Io)이 충분히 주입되지 않고, 또한 폴리실리콘층(8A) 계면으로부터 기판(1)으로 이온이 불충분하게 스며들게 되며,이 저부(PB)에서는 충분히 도전체로 되지 않는다. 따라서, 접촉 저항이 원하는 값 보다도 높아져 버린다던지, 또는 폴리 실리콘막(8A)내의 각 부위로의 이온 주입량의 차이에 따라 접촉 저항값이 일정치 않게 된다고 하는 새로운 문제가 발생하였다.
당연한 일이지만, 전술한 폴리 실리콘막(8A)의 저부(PB)까지 충분히 이온 주입이 가능할 만큼의 충분히 높은 가속 전압으로 이온 주입을 행하는 것도 가능하나, 이 경우에는 하방의 불순물 확산 영역(2)으로의 이온 주입량도 많아지며, 확산 영역(2)의 횡방향로의 넓이가 확대되고, 트랜지스터의 펀치 스루 현상이 발생한다고 하는 문제가 있다. 또한, 제1, 제2 절연막(5A, 5B)을 관통하여 제1, 제2 게이트 전극(4A, 4B)에도 이온 주입이 행해지는 것을 방지하기 위하여, 이온 주입 영역 이외를 포토 레지스트막에 의하여 마스크할 필요가 있어, 마스크 공정이 증가함으로써 제조 공정 수가 증대한다고 하는 문제도 발생한다.
따라서, 본 발명에서는 불순물 확산 영역에 접촉하는 전극 배선막으로서, 전술한 바와 같이 충분히 두꺼운 폴리 실리콘막을 형성하여 이루어지는 것에서, 접촉 저항의 저 저항화를 도모함과 동시에, 저촉 저항치의 분산을 억제하는 것을 목적으로 한다.
따라서, 본 발명은 반도체 기판의 표층에 불순물 확산층이 형성되고, 상기 불순물 확산 영역의 양측의 상기 반도체 기판상에 제1 볼록부 및 제2 볼록부 사이에 끼워진 오목부내에 상기 불순물 확산 영역과 접촉하는 폴리 실리콘막 및 금속 실리사이드막으로 이루어지는 2층 구조의 전극 배선막을 형성하는 방법에 있어서, 상기 제1, 제2 볼록부 및 상기 불순물 확산 영역상에 제1 폴리 실리콘막을 형성하고, 그 제1폴리 실로콘막에 이온 주입하여 해당 제1 폴리 실리콘막을 도전체로 한다. 다음에, 상기 제1 폴리 실리콘막 보다도 두꺼운 막 두께의 제2 폴리 실리콘막을 상기 제1 폴리 실리콘막상에 형성하고, 그 제2 폴리 실리콘막에 이온 주입하여 해당 제2 폴리실리콘막을 도전체로 한다. 이어서, 상기 제2 폴리 실로콘막상에 금속 실리사이드 막을 형성하고, 상기 금속 실리사이드막 및 상기 제1, 제2 폴리 실리콘막을 패터닝하여 전극 배선막을 형성하는 것이다.
제1도는 본 발명의 일 실시예의 반도체 장치의 제조 방법을 설명하는 제1 단면도.
제2도는 본 발명의 일 실시예의 반도체 장치의 제조 방법을 설명하는 제2 단면도.
제3도는 본 발명의 일 실시예의 반도체 장치의 제조 방법을 설명하는 제3 단면도.
제4도는 본 발명의 일 실시예의 반도체 장치의 제조 방법을 설명하는 제4 단면도.
제5도는 본 발명의 일 실시예의 반도체 장치의 제조 방법을 설명하는 제5 단면도.
제6도는 본 발명의 일 실시예의 반도체 장치의 제조 방법을 설명하는 제6 단면도.
제7도는 본 발명의 다른 실시예의 반도체 장치의 제조 방법을 설명하는 제1 단면도.
제8도는 본 발명의 다른 실시예의 반도체 장치의 제조 방법을 설명하는 평면도.
제9도는 본 발명의 다른 실시예의 반도체 장치의 제조 방법을 설명하는 제2 단면도.
제10도는 본 발명의 다른 실시예의 반도체 장치의 제조 방법을 설명하는 제3 단면도.
제11도는 본 발명의 다른 실시예의 반도체 장치의 제조 방법을 설명하는 제4 단면도.
제12도는 본 발명의 다른 실시예의 반도체 장치의 제조 방법을 설명하는 제5 단면도.
제13도는 본 발명의 다른 실시예의 반도체 장치의 제조 방법을 설명하는 제6 단면도.
제14도는 본 발명의 다른 실시예의 반도체 장치의 제조 방법을 설명하는 제7 단면도.
제15도는 본 발명의 다른 실시예의 반도체 장치의 제조 방법을 설명하는 제8 단면도.
제16도는 본 발명의 다른 실시예의 반도체 장치의 제조 방법을 설명하는 제9 단면도.
제17도는 본 발명의 다른 실시예의 반도체 장치의 제조 방법을 설명하는 제10 단면도.
제18도는 본 발명의 다른 실시예의 반도체 장치의 제조 방법을 설명하는 제11 단면도.
제19도는 종래의 반도체 장치의 제조를 설명하는 단면도.
제20도는 종래의 반도체 장치의 제조 방법의 문제점을 설명하는 제1 단면도.
제21도는 종래의 반도체 장치의 제조 방법의 문제점을 설명하는 제2 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,11 : 반도체 기판 2,12 : 불순물 확산 영역
3,13 : 게이트 절연막 4A,14A : 제1 게이트 전극
4B,14B : 제2 게이트 전극 5A,15A : 제1 절연막
5B,15B : 제2 절연막 6A,19A : 제1 배선막
6B,19B : 제2 배선막 7A,22A : 제1 측벽 스페이서막
7B,22B : 제2 측벽 스페이서막 8,8A : 폴리 실리콘막
9,18 : 텅스텐 실리사이드막 9A,18A : 전극 배선막
10A,20 : 층간 절연막 10B,21 : 금속 배선막
12 : n+형 불순물 확산 영역 16 : 제1 폴리 실리콘막
17 : 제2 폴리 실리콘막 19 : 포토 레지스트막
이하, 본 발명의 일 실시예에 관한 반도체 장치의 제조 방법에 대하여 도면을 참조하면서 설명한다. 이 제조 방법은, 예를 들면 반도체 기판의 표층에 형성된 불순물 확산 영역에 인접하도록 2개의 MOS 트랜지스터를 형성하여, 상기 불순물 확산 영역에 접촉하는 폴리 실리콘막과 텅스텐 실리사이드막(WSix막)으로 이루어지는 2층 구조의 전극 배선막을 형성하는 방법이다.
제1도에 도시한 반도체 장치의 제조 방법은 우선 반도체 기판(11)상을 산화시켜 대략 100 Å 막 두께의 게이트 절연막(13)을 형성하고, 그 게이트 절연막(13)상에 MOS 트랜지스터의 게이트 전극이 되는 대략 2,500 Å의 막 두께의 폴리 실리콘막을 형성하고 패터닝하여 제1, 제2 게이트 전극(14A, 14B)을 후술하는 n+형 불순물 확산 영역(12)의 양측에 인접하도록 형성하고 있다. 또한, 상기 제1, 제2 게이트 전극(14A, 14B)상에는 대략 2,500 Å의 막 두께의 산화막으로 이루어지는 제1, 제2 절연막(15A, 15B)가 적총 형성되어 있다.
다음에, 상기 반도체 기판(11)의 표층에 불순물 확산 영역(12)을 형성한다. 본 공정은, 전술한 적층된 제1, 제2 게이트 전극(14A, 14B) 및 제1, 제2 절연막(15A,15B)을 마스크로 하여 반도체 기판(11)상에 n형 불순물인 예를 들면 인 이온(31P+)을 대략 도우즈량 1.0 ×1013/㎠, 가속 전압 60KeV의 주입 조건으로 주입한다.
이어서, 전면에 CVD 법에 의하여 대략 2,000 Å의 막 두께의 산화막으로 이루어지는 절연막을 형성한 후에, 그 절연막을 이방성 에칭함으로써, 상기 제1 게이트 전극(14A) 및 제1 절연막(15A)의 측벽에 제1 측벽 스페이서막(22A)을 형성함과 동시에, 상기 제2 게이트 전극(14B) 및 제2 절연막(15B)의 측벽에 제2 측벽 스페이서막(22B)을 형성한다.
이하, 본 발명의 특징이 되는 제1 볼록부인 제1 MOS 트랜지스터와 제2 볼록부인 제2 MOS 트랜지스터간의 오목부에 위치하는 불순물 확산 영역에 접촉하는 전극 배선막을 형성하는 공정에 대하여 설명한다. 또, 본 실시예에서는, 상기 볼록부의 높이는 대략 5,000 Å이고, 양 볼록부간의 폭은 대략 0.4 ㎛(4,000 Å)이다.
우선, 제1도에 도시한 바와 같이 CVD 법으로 전면에 대략 200 Å 내지 500Å의 막 두께의 제1 폴리 실리콘막(16)을 형성한다. 그리고, 상기 제1 폴리 실리콘막(16)에 n형 불순물인 예를 들면 비소 이온(75As+)을 대략 도우즈량 5.0 × 1015/㎠, 가속 전압 30 KeV 내지 100 KeV의 주입 조건으로 주입하고, 그 폴리 실리콘막(16)을 완전히 도전체로 한다. 또, 본 실시예의 최적 조건으로서는, 예를 들면 폴리실리콘막의 막 두께가 대략 500 Å인 경우, 비소 이온(75As+)을 대략 도우즈량 5.0 × 1015/ ㎠, 가속 전압 95 KeV의 주입 조건으로 제2 이온 주입을 행한다. 이로써, 제1 이온 주입에 의하여폴리 실리콘막(16)의 중앙에 농도 분포의 피크가 위치되며, 제2 이온 주입에 의하여 폴리 실리콘막(16)의 저부와 반도체 기판(11)의 계면에 농도 분포의 피크가 위치되며, 잡촉 저항의 상승을 억제할 수 있다. 또한, 이온 주입되는 상기 n형 불순물로서, 인 이온(31P+)등을 사용해도 좋다.
이어서, 제2도에 도시한 바와 같이, 제1 폴리 실리콘막(16) 보다도 충분히 두꺼운 대략 2,000 Å S지 3,000 Å의 막 두께의 제2 폴리 실리콘막(17)을 전면에 CVD 법으로 형성하고, 그 폴리 실리콘막(17에 n형 불순물, 예를 들면 인 이온(31P+)을 대략 도우즈량 5.0 × 1015/ ㎠, 가속 전압 60 KeV의 주입 조건으로 주입하고, 도전체로 한 후에, 제3도에 도시한 바와 같이 전면에 텅스텐 실리사이드막(WSix막)(18)을 대략 1,000 Å의 막 두께로 형성한다. 또, 이온 주입되는 상기 n형 불순물로서, 예를 들면 비소 이온(75As+) 등을 사용해도 좋다.
본 발명에서는, 전술한 공정에 의하여 제1 폴리 실리콘막(16)을 완전히 도전체로 한 후에, 그 제1 폴리 실리콘막(16)상에 제2 폴리 실리콘막(17)을 형성하여, 이온 주입하고 있다.
이 때문에, 제2 폴리 실리콘막(17)에 인 이온(31P+)을 이온 주입하여 도전체로 할 때, 예를 들면 전술한 이온 주입이 불충분하여 제3도에 도시한 바와 같이 인이온(31P+)(Io)가 제2 폴리 실리콘막(17)에는 적어도 충분히 인 이온(31P+)(Io)이 도달하고 있으므로, 이 경우에도 상기 불순물 확산영역(12)으로부터 제1 폴리 실리콘막(16), 다시 제2 폴리 실리콘막(17)이라고 하는 경로로 접촉할 수 있다.
따라서, 종래 기술의 항목에서 설명한 제21도에 도시한 바와 같이 폴리 실리콘막(8A)을 충분히 두껍게 형성하여 이온 주입할 때, 폴리 실리콘막(8A)의 저부(PB)에까지 이온(Io)이 충분히 도달하지 않음으로써 접촉 저항이 증대하거나, 장소에 따라 일정치 않게 되어 버리는 등의 문제 발생을 방지할 수 있게 된다.
이어서, 제4도에 도시한 바와 같이 전극 배선막을 형성해야 할 곳에 포토 레지스트막(19)을 선택 형성하고, 그 레지스트막(19)을 마스크로 하여 제1, 제2 폴리실리콘막(16, 17) 및 텅스텐 실리사이드막(WSix막)(18)을 에칭·제거하여 패너팅하고, 폴리 실리콘막과 텅스텐 실리사이드막(WSix막)으로 이루어지는 2층 구조의 전극 배선막(18A)을 형성한다(제5도 참조).
이러한 공정시에도, 전술한 바와 같이 제1, 제2 폴리 실리콘막(16, 17)을 순차 형성하고, 각각의 폴리 실리콘막(16, 17)에 이온 주입을 행함으로써, 결과로서 폴리실리콘막을 종래와 마찬가지로 두껍게 형성하여도 접촉 저항치의 상승이나 분산이 발생하는 문제를 억제할 수 있게 되어, 종래와 같이 폴리 실리콘막을 얇게 형성할 필요가 없어진다.
따라서, 제20도에 도시한 골(CP)이 텅스텐 실리사이드막(WSix막)(9)의 표면에 형성되어, 마스크가 되는 레지스트막으로의 노광시에, 해당 골(CP)에 레지스트막이 납아 버리거나, 이것을 회피하기 위하여 레지스트막에 대한 노광량을 늘리면, 헐레이션이 발생해버려, 패터닝시의 치수 정밀도가 떨어져 버린다고 하는 종래의 문제점을 회피할 수 있게 된다.
이어서, 제1 및 제2 절연막(15A, 15B)상에 제1 및 제2 배선막(19A, 19B)을 선택 형성한 후에, 전면에 BPSG막으로 이루어지는 층간 절연막(20)을 형성한다. 그리고, 상기 층간 절연막(20)에 개구를 형성하여 상기 제1, 제2 폴리 실리콘막(16, 17) 및 텅스텐 실리사이드막(WSix막)(18)으로 이루어지는 전극 배선막(18A)을 노출시킨 후에, 알루미늄막 등(예를 들면, Al막, Al-Si-Cu막 등)을 전면에 형성하고 패터닝하여, 상기 전극 배선막(18A)과 접촉하는 금속 배선막(21)을 형성한다(제6도 참조).
이렇게 형성된 반도체 장치에 의하면, 제1, 제2 폴리 실리콘막(16, 17) 및 텅스텐 실리사이드막(WSix막)(18)으로부터 구성되는 전극 배선막(18A)의 형성 높이를 높게 할 수 있고, 제6도에 도시한 바와 같이 층간 절연막(20)의 개구의 측벽 높이(a2)(a2<a1)를 종래에 측벽 높이(a1) 보다 낮게 할 수 있다.
따라서, 종래와 같이 측벽 높이가 높아져 개구가 깊어져 버리며, 해당 개구의 측벽을 따라 형성되는 금속 배선막(21)의 스텝 커버리지가 열화되어 버린다고 하는 문제를 억제할 수 있게 된다.
또한, 본 실시예에서는 폴리 실리콘막상에 텅스텐 실리사이트막(WSix막)으로 이루어지는 전극 배선막을 형성하는 경우에 대하여 설명하고 있으나, 본 발명은 이것에 한정되지 않으며, 폴리 실리콘막과 텅스텐 실리사이드막 이외의 금속 실리사이드막으로 이루어지는 전극 배선막을 형성하는 방법에 적용하여도 마찬가지의 효과를 이룬다.
또, 본 실시예에서는 상기 볼록부의 높이가 대략 5,000 Å이고, 양 볼록부간의 폭이 대략 0.4㎛(4,000 Å)인 경우를 예로서, 예를 들면 제1 폴리 실리콘막(16)을 대략 200 Å 내지 500 Å 정도의 두께로 형성하고, 제2 폴리 실리콘막(17)을 대략 2,000 Å 내지 3,000Å 정도의 두께로 형성하고 있으나, 본 발명은 이것에 한정되는 것은 아니며, 여러 가지의 조건을 설정할 수 있다. 또한, 상기 볼록부이 높이가 대략 4,000 Å 내지 6,000 Å 정도이고, 양 볼록부간의 폭이 대략 0.1 ㎛ 내지 0.4 ㎛(1,000 Å 내지 4,000 Å) 정도이면, 전술한대로의 제1 폴리 실리콘막(16) 및 제2 폴리 실리콘막(17)의 막 두께로, 또한 그 제1 폴리 실리콘막(16) 및 제2 폴리 실리콘막(17)에 대한 이온 주입 조건으로 대응할 수 있다. 또한, 상기 볼록부의 높이나 양볼록부간의 폭에 따라, 형성되는 제1, 제2 폴리 실리콘막(16, 17)의 막 두께를 설정함과 동시에 이온 주입 조건을 설정하면 마찬가지의 효과를 이룬다.
또한, 본 실시예에서는 반도체 기판의 표층에 형성된 불순물 확산 영역에 인접하도록 2개의 MOS 트랜지스터가 형성되며, 상기 불순물 확산 영역에 접촉하는 폴리 실리콘막과 텅스텐 실리사이드막(WSix막)으로 이루어지는 2층 구조의 전극 배선막을 형성하는 방법에 대하여 설명하고 있으나, 본 발명은 이것에 한정되지 않고, 예를 들면 통상, 절연막에 형성되는 접촉 구멍내에 동일한 전극 배선막을 형성하는 경우 등, 볼록부 사이에 끼워진 오목부에 이러한 전극 배선막을 형성할 수 있는 것이면, 마찬가지의 효과를 이룬다.
이하, 본 발명이 적용되는 다른 실시예의 반도체 장치의 제조 방법에 대하여 제7도 내지 제18도를 기초하여 설명한다.
본 발명의 다른 실시예의 반도체 장치의 제조 방법은 불휘발성 반도체 기억 장치, 다시 예를 들면 스플릿 게이트형 플래시 메모리 구조에 본 발명을 적용한 실시예이며, 전술한 볼록부가 플래시 메모리의 적어도 콘트롤 게이트 등으로 구성되어 있는 것이다.
즉 제7도에도시한 바와 같이 다른 실시예에서는, 반도체 기판(31)의 표층에 형성된 드레인 영역(36)을 거쳐, 그 드레인 영역(36)에 인접하도록 콘트롤 게이트(38) 및 그 콘트롤 게이트(38)를 피복하도록 구성된 절연막(39)가 형성되며, 상기 드레인 영역(36)에 접촉하는 폴리 실리콘막과 텅스텐 실리사이드막(WSix막)으로 이루어지는 2층 구조의 전극 배선막(48A)을 형성하는 것이다.
우선, 반도체 기판(31)의 표면에는 일 방향(이하, "Y 방향"이라 함)으로 연장되는 복수의 소스 영역(36)이 서로 평행하게 형성되어 있다. 각 소스 영역(36)의 양측의 기판(31)의 표층에는, 소스 영역(36)을 따라 복수의 드레인 영역(41)이 배열되어 있다. 소스 영역(36)과 각 드레인 영역(41)간의 반도체 기판(31)의 상방에는 게이트 절연막(32), 절연막(37)을 거쳐 플로팅 게이트(33) 및 콘트롤 게이트(38)가 형성되어 있다. 콘트롤 게이트(38)는 플로팅 게이트(33)상으로부터 플로팅 게이트(33)의 측방으로 연장되고 있다.
상기 일 방향에 직교하는 방향(이하, "X 방향"이라 함)으로 늘어서 있는 소스 영역(36), 드레인 영역(41), 플로팅 게이트(33) 및 콘트롤 게이트(38)에 의하여 메모리 셀이 구성된다. 이 경우에, 소스 영역(36)을 사이에 두고 2개의 메모리 셀이 구성되지만, 소스 영역(36)은 한 쪽의 메모리 셀을 구성하는 부분임과 동시에, 다른 쪽의 메모리 셀을 구성하는 부분이기도 하다. 또한, Y 방향으로 늘어서 있는 각 메모리 셀의 사이에는, 제8도에 도시한 바와 같이, 필드 산화막(61)이 형성되어 있다.
또한, 제8도에 도시한 바와 같이 콘트롤 게이트(38)도 Y 방향으로 연장되어 있다. 즉, 복수의 메모리 셀의 콘트롤 게이트(38)는 연속하여 형성되어 있고, 그 콘트롤 게이트(38)는 불휘발성 반도체 기억 장치의 워드선으로서 작용한다.
제7도에 도시한 바와 같이, 플로팅 게이트(33)는 절연막(37)등에 필복되어 있으며, 콘트롤 게이트(38)는 절연막(39), 절연막(42A0 및 측벽 스페이서막(42) 등으로 피복되어 있다. 또한, 각 드레인 영역(41)상에는 제1 전극 배선막(48A)이 형성되어 있고, 그 전극 배선막(48A)은 콘트롤 게이트(38)상의 절연막(39)의 상방까지 연장되고 있다. 또한, 소스 영역(36)의 상방에는, 절연막(37, 42)을 거쳐 소스 영역(36)을 따라 제2 전극 배선막(48B)이 형성되어 있다. 그 전극 배선막(48B)은 플로팅 게이트(33) 또는 콘트롤 게이트(39)의 상방까지 연장되고 있다.
또한, 상기 제2 전극 배선막(48B)은 제8도에 도시한 바와 같이 Y 방향을 따라 일정한 간격 마다(예를 들면, 16 메모리 셀 마다) 상기 절연막(37, 42A)에 설치된 접촉 구멍(62)을 거쳐 소스 영역(36)에 전기적으로 접속되어 있다. 이로써, 해당 소스영역(36)의 저항치가 하강하므로, 종래, 소스 영역(36)에서의 전압 강하에 기인하는 동작 마진이 감소된다고 하는 문제가 완화된다.
이들 플로팅 게이트(33), 콘트롤 게이트(38), 제1 전극 배선막(48A) 및 제2 전극 배선막(48B)은 층간 절연막(63)으로 덮어져 있다. 또한, 이 층간 절연막(63)상에는 소정의 패턴으로 알루미늄막 등(예를 들면, Al막, Al-Si-Cu막 등)으로 이루어지는 금속 배선막(65)이 형성되어 있다. 이 금속 배선막(65)은 층간 절연막(63)에 선택적으로 형성된 접촉 구멍(64) 및 전극 배선막(48A)을 거쳐 드레인 영역(41)에 전기적으로 접속되어 있다. 이 금속 배선막(65)은 해당 불휘발성 반도체 기억 장치의 비트선으로서 작용한다.
제9도 내지 제18도는 상술한 불휘발성 반도체 기억 장치의 제조 방법을 공정순서대로 나타낸 단면도이다.
우선, 제9도에 도시한 바와 같이, 반도체 기판(31)의 소정의 영역에 필드 산화막(61)을 형성함(제8도 참조)과 동시에, 이 필드 산화막(61) 이외의 표층에 게이트 절연막(32)을 대략 100 Å의 두께로 형성한다. 그리고, 상기 절연막(32)상에 폴리 실리콘막을 대략 1,500 Å의 두께로 형성하고, 인 도프하여 도전화한 후, 주지된 포토리소그래피법에 의하여 그 폴리 실리콘막을 패터닝하여, 플로팅 게이트(33)를 형성한다.
다음에, 제10도에 도시한 바와 같이, 기판(31)의 표면을 산화하여, 상기 플로팅게이트(33)를 피복하도록 두께가 대략 300 Å인 절연막(37)을 형성한다.
이어서, 상기 기판(31)상의 전면에 예를 들면 폴리 실리콘막과 텅스텐 실리사이드막(WSix막)으로 이루어지는 2층 구조의 도전막(38A)을 형성한다. 또, 상기 도전막(38A)은 먼저 폴리 실리콘막을 대략 1,000 Å의 두께로 형성하고, 다음에 상기 폴리 실리콘막에 POC(13)를 확산원으로서 인 도프한 후, 폴리 실리콘막상에 텅스텐 실리사이드막(WSix막)을 대략 1,200 Å의 두께로 형성함으로써 얻어진다. 그리고, 상기 도전막(38A)상에 대략 2,500 Å의 두께로 형성함으로써 얻어진다. 그리고, 상기 도전막(38A)상에 대략 2,500 Å의 막 두께인 절연막(39)을 형성한 후, 그 절연막(39)상에 포토 레지스트막(40)을 형성하고, 그 레지스트막(40)의 소스·드레인 영역 형성 예정부에 대응하는 위치에 개구(40A)를 형성한다.
다음으로, 상기 레지스트막(40)을 마스크로 하여 절연막(39) 및 도전막(38A)을 에칭함으로써 제11도에 도시한 바와 같이 상기 절연막(39)을 적층하여 이루어지는 콘트롤 게이트(38)를 형성한다. 그리고, 상기 레지스트막(40)을 제거한 후, 적오도 상기 드레인 영역 형성 예정부를 도시하지 않은 포토 레지스트막으로 피복하여, 그 포토 레지스트막을 마스크로 해서 기판(31)의 표층에 n형 불순물, 예를 들면 인이온(31P+)을 대략 도우즈량 5.0 × 1015/㎠, 가속 전압 60KeV의 주입 조건으로 주입하여 어닐 처리하고 확산하여, 소스 영역(36)을 형성한다. 또, DDHS 주입되는 상기 n형 불순물로서, 비소 이온(75As+) 등을 사용해도 좋다.
다음에, 상기 포토 레지스트막을 제거한 후에, 적어도 상기 소스 영역(36)상을 도시하지 않은 포토 레지스트막으로 피복하고, 그 포토 레지스트막을 마스크로 하여 기판(31)의 표층에 예를 들면 인(31P+) 이온을 대략 도우즈량 1.0 × 1013/㎠, 가속 전압 40 KeV의 주입 조건으로 주입해서 어닐 처리하여 드레인 영역(41)을 형성하고, 그 포토 레지스트막을 제거한다. 이때, 필드 산화막(61), 플로팅 게이트(33) 및 콘트롤 게이트(38)가 마스크가 되어, 기판(31)의 표층에 플로팅 게이트(33) 및 콘트롤 게이트(38)의 일 단부에 인접하도록 소스 영역(36) 및 드레인 영역(41)이 자기 정합적(셀프 얼라인)으로 형성된다.
다음에, 제12도에 도시한 바와 같이 상기 기판(31)상의 전면에 CVD법에 의하여 대략 2,000 Å의 막 두께의 산화막으로 이루어지는 절연막(42A)을 형성한 후, 제13도에 도시한 바와 같이 전면에 개구(43A)를 갖는 포토 레지스트막(43)을 형성한다. 이들 개구(43A)는 상기 접촉 구멍(62, 64)을 형성해야 하는 위치에 형성된다(제7도 및 제8도 참조).
그리고, 상기 개구(43A)의 저부에 노출된 상기 절연막(42A) 및 절연막937)을 에칭 제거하여, 제13도에 도시한 바와 같이 드레인 영역(41) 상면을 노출시킴과 동시에 측벽 스페이서막(42)을 형성한다. 그 후, 상기 레지스트막(43)을 제거한다.
이하, 본 발명의 특징이 되는 서로 이웃해 있는 볼록부「제13도에 도시한 플래시 메모리의 상기 절연막(37), 콘트롤 게이트(38) 및 절연막(39)이 적층된 영역」간의 오목부에 위치되는 드레인 영역(41)에 접촉하는 전극 배선막(48A)을 형성하는 공정에 대하여 설명한다. 또, 본 실시예에서는 상기 볼록부의 높이가 대략 5,000 Å이고, 양 볼록부간의 폭이 대략 0.4 ㎛(4,000 Å)로서, 이하 설명한다.
다음에, 제14도에 도시한 바와 같이 기판(31) 전면에 CVD법으로 대략 200 Å 내지 500 Å의 막 두께의 제1 폴리 실리콘층(45)을 형성하고, 그 제1 폴리 실리콘층(45)에 n형 불순물인, 예를 들면 비소 이온(75As+)을 대략 도우즈량 5.0 × 1015/㎠, 가속 전압 30 KeV 내지 100 KeV의 주입 조건으로 주입하여, 그 폴리 실리콘막(45)을 온잔히 도전체로 한다(제15도의 × 표시는 이온 주입 상태를 나타내고 있다).
또, 본 실시예의 최적 조건으로서는, 예를 들면 폴리 실리콘막의 막 두께가 대략 500 Å인 경우, 비소 이온(As+)을 대략 도우즈량 5.0 × 1015/㎠, 가속 전압 30 KeV의 주입 조건으로 제1 이온 주입을 행하고, 이어서 비소 이온(As+)을 대략 도우즈량 5.0 × 1015/㎠, 가속 전압 95 KeV의 주입 조건으로 제2 이온 주입을 행한다. 이로서, 제1 이온 주이에 의하여 폴리 실리콘막(45)의 중앙에 농도 분포의 피크가 위치되며, 제2 이온 주입에 의하여 폴리 실리콘막(45)의 저부와 반도체 기판(31)의 계면에 농도 분포의 피크가 위치됨으로써, 접촉 저항의 상승을 억제할 수 있다. 또한, 이온 주입될 상기 n형 불순물로서, 인 이온(31P+) 등을 사용해도 좋다.
이어서, 제15도에 도시한 바와 같이 제1 폴리 실리콘층(45) 보다도 충분히 두꺼운, 대략 2,000 Å 내지 3,000 Å의 막 두께인 제2 폴리 실리콘층(46)을 전면에 CVD법으로 형성하고, 그 폴리 실리콘막(46)에 n형 불순물, 예를 들면 인 이온(31P+)을 대략 도우즈량 5.0 × 1015/㎠,, 가속 전압 60 KeV의 주입 조건으로 주입하여, 도전체로 한 후에, 제16도에 도시한 바와 같이 전면에 텅스텐 실리사이드막(WSix막)(47)을 대략 1,000 Å의 막 두께로 형성함으로써, 상기 제1 및 제2 폴리 실리콘막(45, 46) 및 텅스텐 실리사이드막(WSix막)(47)으로 이루어지는 2층 구조의 전극 배선막(48)을 형성한다. 또, 이온 주입되는 상기 n형 불순물로서, 예를 들면 비소 이온(75As+) 등을 사용해도 좋다.
본 발명에서는, 상술한 공정에 의하여 제1 폴리 실리콘층(45)을 완전히 도전체로 한 후에, 그 제1 폴리 실리콘막(45)상에 제2 폴리 실리콘막(46)을 형성하여, 이온 주입하고 있다.
이 때문에, 제2 폴리 실리콘막(46)에 인 이온(31P+)을 이온 주입하여 도전체로 할 때, 예를 들면 이온 주입이 불충분해서 제6도에 도시한 바와 같이 인 이온(31P+)이 제2 폴리 실리콘막(46)의 저부(PB)까지 도달하지 않아도(제16도에 도시하는 이온 주입 상태를 나타내는 × 표시 참조), 완전히 도전체가 된 제1 폴리 실리콘막(45)이 형성된 측벽 스페이서막(42A) 및 절연막(42)의 상단 근처에 있는 제2 폴리실리콘막(46)에는 적어도 충분히 인 이온(31P+)이 도달하고 있으므로, 이 경우라도 상기 드레인 영역(41)으로부터 제1 폴리 실리콘막(45), 다시 제2 폴리 실리콘막(46)이라고 하는 경로로 접촉할 수 있다.
따라서, 종래 기술로서 설명한 제21도에 도시한 바와 같이 폴리 실리콘막(8A)을 충분히 두껍게 형성하여 이온 주입할 때, 폴리 실리콘막(8A)의 저부(PB)에까지 이온이 충분히 도달하지 않아 접촉 저항이 증대하거나, 장소에 따라 일정치 않게 되어 버리는 등의 문제 발생을 방지할 수 있게 된다.
상기 전극 배선막(48)의 재질은 상술한 폴리 실리콘막과 텅스텐 실리사이드막(WSix막)의 2층 구조로 한정되는 것은 아니지만, 저항값이 작고, 불순물 확산 영역(소스 영역 또는 드레인 영역)과의 접촉 저항이 작은 것이 바람직하다.
다음에, 제17도에 도시한 바와 같이 전극 배선막(48)상에 개구(49A)를 갖는 포토 레지스트막(49)을 형성하고, 그 포토 레지스트막(49)으로 덮이지 않은 부분의 전극 배선막(48)을 에칭함으로써, 상기 드레인 영역(41)에 접촉되는 제1 전극 배선막(48A)과 상기 절연막(37, 42A)에 형성된 상기 저촉 구멍(62)을 거쳐 상기 소스 영역(36)에 접촉하는 제2 전극 배선막(48B)을 형성한다.
다음으로, 제18도에 도시한 바와 같이, 기판(1)상의 전면에 예를 들면 BPSG막으로 이루어지는 층간 절연막(63)을 형성하고 열처리한 후, 그 층간 절연막(63)상에 개구(52A)를 갖는 포토 레즈스트막(52)을 형성하고,상기 제1 전극 배선막(48A)의 상방의 층간 절연막(63)에 접촉 구멍(64)을 형성하며, 제7도에 도시한 바와 같이, 기판(31)상의 전면에 알루미늄막 등(예를 들면, Al막, Al-Si-Cu막 등)을 퇴적시켜 상기 접촉 구멍(64)을 거쳐 제1 전극 배선막(48A)에 접속된 알루미늄막을 형성한다. 그리고, 그 알루미늄막을 패터닝하여, 금속 배선막(65)을 형성한다. 이로써, 본 발명의 다른 실시예의 반도체 장치의 제조 방법에 의한 불휘발성 반도체 기억 장치가 완성된다.
또, 본 발명의 다른 실시예의 반도체 장치의 제조 방법에서도 일 실시예와 동일한 다음과 같은 효과를 갖는다.
즉, 상술한 바와 같이 제1 및 제2 폴리 실리콘막(45, 46)을 순차 형성하고, 각각의 폴리 실리콘막(45, 46)에 이온 주입을 행함으로써, 결과로서 폴리 실리콘막을 종래와 마찬가지로 두껍게 형성해도 접촉 저항값의 상승이나 분산이 발생한다고 하는 문제를 억제할 수 있게 되어, 종래와 같이 폴리 실리콘막을 얇게 형성화할 필요가 없어진다.
따라서, 제20도에 도시한 바와 같은 골(CP)이 텅스텐 실리사이드막(WSix막)(9)의 표면에 형성되며, 마스크가 되는 레지스트막으로의 노광시, 해당 골(CP)에 레지스터막이 남게 되어 버린다던가, 이것을 회피하기 위하여 레지스트막으로의 노광량을 늘리면, 헐레이션이 발생해 버려 패터닝시의 치수 정밀도가 저하되어 버린다고 한 종래의 문제점을 피할 수 있게 된다.
또한, 이렇게 형성된 불휘발성 반도체 기억 장치에 의하면, 제1 및 제2 폴리실리콘막(45, 46) 및 텅스텐 실리사이드막(WSix막)(47)으로 구성되는 전극 배선막(48A)의 형성 높이를 높게 할 수 있고, 제7도에 도시한 바와 같이 층간 절연막(63)의 개구의 측벽 높이(a3)(a3<a1)를 종래의측벽 높이(aL) 보다 낮게 할 수 있다.
따라서, 종래와 같이 측벽 높이가 높아져 개구가 깊게 되어 버리며, 해당 개구의 측벽을 따라 형성되는 금속 산화막(65)의 스텝 커버리지가 열화되어 버린다고 하는 문제를 억제할 수 있게 된다.
또한, 본 실시예에서는 폴리 실리콘막상에 텅스텐 실리사이드막(WSix막)으로 이루어지는 전극 배선막을 형성하는 경우에 대하여 설명하고 있으나, 본 발명은 이것에 한정되지 않고, 폴리 실리콘막과 텅스텐 실리사이드막 이외의 금속 실리사이드막으로 이루어지는 전극 배선막을 형성하는 방법에 적용하여도 마찬가지의 효과를 얻는다.
그리고, 본 실시예에서는 상기 볼록부의 높이가 대략 5,000 Å이고, 양 볼록부간의 폭이 대략 0.4 ㎛(4,000 Å)이 경우를 예로서, 예를 들면 제1 폴리 실리콘막(45)을 대략 200 Å 내지 500 Å 정도의 두께로 형성하고, 제2 폴리 실리콘막(46)을 대략 2,000 내지 3,000 Å 정도의 두께로 형성하도 있으나, 본 발명은 이것에 한정되는 것은 아니며, 여러 가지 조건을 설정할 수 있다. 또, 상기 볼록부의 높이가 대략 4,000 Å 내지 6,000 Å 정도이고, 양 볼록부간의 폭이 대략 0.1 ㎛ 내지 0.4 ㎛(1,000 Å 내지 4,000 Å) 정도이면, 상술한 제1 폴리 실리콘막(16) 내지 제2 폴리 실리콘막(17)의 막 두께로, 또한 그 제1 폴리 실리콘막(16) 및 제2 폴리 실리콘막(17)으로의 이온 주입 조건으로 대응할 수 있다. 또한, 상기 볼록부의 높이나 양 볼록부간의 폭에 따라, 형성되는 제1 및 제2 폴리 실리콘막(45, 46)의 막 두께를 설정함과 동시에 이온 주입 조건을 설정하면, 마찬가지의 효과를 얻는다.
또, 본 발명이 다른 실시예에서는 스플릿 게이트형 플래시 메모리에 본 발명을 적용한 실시예에 대하여 설명하였으나, 본 발명은 이것에 한정되지 않으며, 스택게이트형 플래시 메모리에 적용하여도 좋다.
이상, 본 발명에 관한 반도체 장치의 제조 방법에 의하면, 제1 및 제2 볼록부 및 불순물 확산 영역상에 얇은 제1 폴리 실리콘막을 형성하고, 그 제1 폴리 실리콘막에 이온 주입해서 완전히 도전체로 하여, 제1 폴리 실리콘막 보다도 두꺼운 막 두께의 제2 폴리 실리콘막을 상기 제1 폴리 실리콘막상에 형성하고, 제2 폴리 실리콘막에 이온 주입하여 제2 폴리 실리콘층을 도전체로 한 후에, 그 위에 금속 실리사이드막을 형성하고 있기 때문에, 폴리 실리콘막 및 텅스텐 실리사이드막으로 이루어지는 전극 배선막의 폴리 실리콘막을 두껍게 형성하여, 그 전극 배선막의 형성 높이를 높게 하여도 접촉 저항이 높아지지 않으며 원하는 값으로 설정할 수 있게 된다.
따라서, 접촉 저항을 유지하기 위하여 폴리 실리콘막을 얇게 형성함으로써 발생하고 있던, 전극 배선막의 패터닝시의 마스크가 되는 레지스트막의 패터닝이 불량해지거나, 층간 절연막의 개구에 측벽의 높이가 높아져 개구가 깊어져 버려, 이 개구의 측벽을 따라 형성되는 금속 배선막의 스텝 커버리지가 열화되어 버린다고 하는 문제를 억제할 수 있게 된다.
또한, 본 발명을 불휘발성 반도체 기억 장치에 적용함으로써, 셀프 얼라인으로 형성된 불순물 확산 영역, 예를 들면 드레인 영역상에 형성된 미세한 접촉 구멍에 접촉되는 폴리 실리콘막과 금속 실리사이드막으로 이루어지는 전극 배선막을 형성할 때의 그 폴리 실리콘막을 도전화하기 위한 이온 주입 공정이 안정화될 수 있으며, 장치의 신뢰성이 향성됨과 동시에, 접촉 저항의 저 저항화를 도모할 수 있으며 고속화를 도모할 수 있다.

Claims (10)

  1. 반도체 기판의 표층에 불순물 확산 영역이 형성되고, 상기 불순물 확산 영역의 양측의 상기 반도체 기판상에 제1 볼록부 및 제2 볼록부가 형성되며, 상기 불순물 확산 영역상에 상기 제1 볼록부 및 상기 제2 볼록부 사이에 끼워진 오목부내에 상기 불순물 확산 영역과 접촉하는 폴리 실리콘막 및 금속 실리사이드막으로 이루어지는 전극 배선막을 형성하는 방법에 있어서, 상기 제1, 제2 볼록부 및 상기 불순물 확산 영역상에 제1 폴리 실리콘막을 형성하는 공정, 상기 제1 폴리 실리콘막에 이온 주입하여 상기 제1 폴리 실리콘막을 도전체로 하는 공정, 사기 제1 폴리 실리콘막 보다도 두꺼운 막 두께의 제2 폴리 실리콘막을 상기 제1 폴리 실리콘막상에 형성하는 공정, 상기 제2 폴리 실리콘막에 이온 주입하여 상기 제2 폴리 실리콘막을 도전체로 하는 공정, 상기 제2 폴리 실리콘막상에 금속 실리사이드막을 형성하는 공정, 및 상기 금속 실리사이드막 및 상기 제1, 제2 폴리 실리콘막을 패터닝하여 전극 배선막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1, 제2 볼록부는, 상기 반도체 기판상에 게이트 절연막, 게이트 전극 및 절연막이 적층 형성되고, 그 측벽에 측벽 스페이서막이 형성되어 이루어지는 MOS 트랜지스터인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1, 제2 볼록부는, 상기 반도체 기판상에 게이트 절연막, 콘트롤 게이트 및 절연막이 적층 형성되고, 그 측벽에 측벽 스페이서막이 형성되어 이루어지는 불휘발성 반도체 기억 장치인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1 폴리 실리콘막은 대략 200 Å 내지 500 Å의 막 두께이며, 상기 제2 폴리 실리콘막은 대략 2,000 Å 내지 3,000 Å의 막 두께인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제1 및 제2 볼록부의 높이는 대략 4,000 Å 내지 6,000 Å이고, 양 볼록부간의 폭은 대략 1,000 Å 내지 4,000 Å인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 금속 실리사이드막은 텅스텐 실리사이드막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 반도체 기판상에 형성된 제1 절연막상에 도전막을 형성한 후에 상기 도전막을 패터닝하여 플로팅 게이트를 형성하는 공정, 상기 플로팅 게이트의 상부 및 측부를 피복하도록 제2 절연막을 형성하는 공정, 전면에 도전막을 형성하고, 상기 도전막상에 제3 절연막을 형성하는 공정, 상기 프로팅 게이트에 적어도 그 일부가 중첩되도록 상기 제3 절연막 및 상기 도전막을 패터닝하여, 상기 도전막으로 이루어지는 콘트롤 게이트를 형성하는 공정, 상기 플로팅 게이트 및 상기 콘트롤 게이트를 마스크로 해서, 상기 기판의 표층에 이온 주입하여, 상기 플로팅 게이트 및 상기 콘트롤 게이트의 양측에 제1 및 제2 불순물 확산 영역을 형성하는 공정, 전면에 제4 절연막을 형성하는 공정, 상기 제1 불순물 확산 영역 상이 상기 제4 절연막상에 레지스트막을 형성하고, 상기 레지스타막을 마스크로 하여 상기 제4 절연막 및 제2 절연막을 에칭하여 상기 제2 불순물 확산 영역 위를 노출시킴과 동시에 상기 콘트롤 게이트의 측벽부 및 상기 제1 불순물 확산 영역의 일부를 피복하는 상기 제4 절연막으로 이루어지는 측벽 스페이서막을 형성하는 공정, 상기 제2 불순물 확산 영역 위로부터 상기 제3 절연막 또는 제4 절연감상에 나란히 연속하는 제1 폴리 실리콘막을 형성하는 공정, 상기 제1 폴리 실리콘막에 이온 주입하여 상기 제1 폴리 실리콘막을 도전체로 하는 공정, 상기 제1 폴리 실리콘막 보다도 두꺼운 막 두께의 제2 폴리 실리콘막을 상기 제1 폴리 실리콘막상에 형성하는 공정, 상기 제2 폴리 실리콘막에 이온 주입하여 상기 제2 폴리 실리콘막을 도전체로 하는 공정, 상기 제2 폴리 실리콘막상에 금속 실리사이드막을 형성하는 공정, 및 상기 금속 실리사이드막 및 상기 제1, 제2 폴리 실리콘막을 패터닝하여, 상기 금속 실리사이드막 및 제1, 제2 폴리 실리콘막으로 이루어지는 전극 배선막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제1 폴리 실리콘막은 대략 200 Å 내지 500 Å의 막두께이고, 상기 제2 폴리 실리콘막은 대략 2,000 Å 내지 3,000 Å의 막 두께인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제7항에 있어서, 상기 제2 불순물 확산 영역의 표층으로부터 상기 콘트롤 게이트상에 적층된 상기 제3 절연막의 높이는 대략 4,000 Å 내지 6,000 Å의 막 두께이고, 상기 제2 불순물 확산 영역을 사이에 두고 인접하는 상기 측벽 스페이서막사이의 폭은 대략 대략 1,000 Å 내지 4,000 Å인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제7항에 있어서, 상기 금속 실리사이드막은 텅스텐 실리사이드막인 것을 특징으로 하는 반도체 장치의 제조 방법.
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