KR20090068462A - 반도체 소자 및 이의 제조방법 - Google Patents

반도체 소자 및 이의 제조방법 Download PDF

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Abstract

반도체 소자 및 이의 제조방법이 개시되어 있다. 반도체 기판에 제 1 도전형 불순물이 주입되어 형성된 도전형 웰, 도전형 웰의 일 측에 형성되는 소자분리부재 및 소자분리부재의 하부에 형성되며, 제 1 도전형 불순물 및 제 2 도전형 불순물이 포함된 절연영역을 포함한다. 반도체 소자는 소자분리부재의 하부에 절연영역이 형성되어 있으므로, 소자들 사이에 단락되는 것을 방지한다.
트렌치, 소자, 분리, 단락

Description

반도체 소자 및 이의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
실시예는 반도체 소자 및 이의 제조방법에 관한 것이다.
정보처리 기술이 발달함에 따라서, 고밀도 고집적화된 반도체 칩들이 요구되고 있다.
이에 따라서, 반도체 소자들 사이의 간격이 좁아지고, 반도체 소자들 사이에서 발생할 수 있는 단락을 방지하는 것이 중요하다.
실시예는 다른 반도체 소자와의 단락을 방지하는 반도체 소자를 제공하는데 있다.
실시예에 따른 반도체 소자는 반도체 기판에 제 1 도전형 불순물이 주입되어 형성된 도전형 웰, 상기 도전형 웰의 일 측에 형성되는 소자분리부재 및 상기 소자분리부재의 하부에 형성되며, 상기 제 1 도전형 불순물 및 제 2 도전형 불순물이 포함된 절연영역을 포함한다.
실시예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 트렌치를 형성하는 단계, 상기 트렌치 내측에 제 1 도전형 불순물 및 제 2 도전형 불순물을 포함하는 절연영역을 형성하는 단계 및 상기 트렌치 내측에 절연물질을 채우는 단계를 포함한다.
실시예에 따른 반도체 소자는 소자분리부재 및 소자분리부재의 하부에 형성되는 절연영역에 의해서 다른 반도체 소자들과 절연된다.
따라서, 실시예에 따른 반도체 소자는 소자분리부재에 의해서만 절연되는 경우와 비교하면, 다른 반도체 소자들 사이에 발생하는 단락 등을 더 효율적으로 방지할 수 있다.
도 1은 실시예에 따른 씨모스 트랜지스터를 도시한 단면도이다.
도 1을 참조하면, 씨모스 트랜지스터는 반도체 기판(100), 소자분리부재(200), 절연영역(230), NMOS 트랜지스터(NMOS) 및 PMOS 트랜지스터(PMOS)를 포함한다.
상기 반도체 기판(100)은 플레이트 형상을 가진다. 상기 반도체 기판(100)으로 사용될 수 있는 물질의 예로서는 단결정 실리콘 등을 들 수 있다. 상기 반도체 기판(100)은 저농도의 n형 불순물 포함하는 영역(110) 및 저농도의 p형 불순물을 포함하는 p-형 웰(120)을 포함한다.
상기 소자분리부재(200)는 상기 p-형 웰(120)의 일 측에 형성된다. 상기 소자분리부재(200)는 트렌치(210) 및 절연막(220)을 포함한다.
상기 트렌치(210)는 절곡 또는 완곡되는 내측면을 포함한다. 즉, 상기 트렌치(210)는 제 1 측면(211a) 및 상기 제 1 측면(211a)으로부터 절곡 또는 완곡되는 제 2 측면(212c)을 포함한다.
상기 제 1 측면(211a)은 두 개의 평평한 측면들이다. 상기 평평한 측면들은 예를 들어, 서로 마주본다. 상기 제 1 측면(211a)은 상기 반도체 기판(100)의 상면으로부터 절곡 또는 완곡되어 연장된다.
상기 제 2 측면(212c)은 상기 제 1 측면(211a)으로부터 절곡 또는 완곡되어 연장된다. 이때, 상기 트렌치(210)는 상기 제 2 측면(212c)으로부터 절곡 또는 완곡되어 연장되는 제 3 측면(212d)을 포함할 수 있다.
또한, 상기 트렌치(210)는 상기 제 3 측면(212d)으로부터 절곡 또는 완곡되 어 연장되는 바닥면(212b)을 포함한다. 이때, 상기 제 2 측면(212c), 상기 제 3 측면(212d) 및 상기 바닥면(212b)에 의해서 홈이 형성되며, 상기 바닥면(212b)의 폭(W1)은 상기 트렌치(210)의 입구의 폭(W2)보다 클 수 있다.
상기 절연막(220)은 상기 트렌치(210) 내측에 배치된다. 더 자세하게, 상기 절연막(220)은 상기 트렌치(210) 내측에 채워진다. 상기 절연막(220)으로 사용될 수 있는 물질의 예로서는 산화물 등을 들 수 있으며, 상기 절연막(220)은 상기 홈에 대응하여 돌기(241)가 형성된다.
상기 소자분리부재(200)에 의해서, 상기 반도체 기판(100)은 제 1 활성영역(AR1) 및 제 2 활성영역(AR2)으로 구분된다. 이때, 상기 p-형 웰(120)은 상기 제 1 활성영역(AR1)에 형성된다.
상기 절연영역(230)은 상기 소자분리부재(200)의 하부에 형성되며, 상기 소자분리부재(200)에 인접하여 형성된다. 또한, 상기 절연영역(230)은 상기 p-형 웰(120)에 인접하여 형성된다.
상기 절연영역(230)은 p형 불순물 및 n형 불순물을 동시에 포함한다. 상기 절연영역(230)에 포함된 p형 불순물의 농도 및 n형 불순물의 농도가 실질적으로 동일하다. 또한, 상기 절연영역(230)에 포함된 p형 불순물의 농도는 상기 p-형 웰(120)에 포함된 p형 불순물의 농도와 실질적으로 같다.
따라서, 상기 절연영역(230)의 저항은 상기 p-형 웰(120)의 저항보다 높게 된다.
상기 NMOS 트랜지스터(NMOS)는 상기 제 1 활성영역(AR1)에 형성된다. 상기 NMOS 트랜지스터(NMOS)는 제 1 게이트 전극(310), 제 1 스페이서(340), n-형 LDD영역(410) 및 n+형 소오스/드레인 영역(430)을 포함한다.
상기 제 1 게이트 전극(310)은 상기 p-형 웰(120) 상에 형성된다. 상기 제 1 게이트 전극(310)으로 사용될 수 있는 물질의 예로서는 폴리 실리콘 또는 금속 등을 들 수 있다.
또한, 상기 제 1 게이트 전극(310) 및 상기 반도체 기판(100) 사이에 게이트 절연막(220)이 개재되어, 상기 제 1 게이트 전극(310) 및 상기 반도체 기판(100)을 절연한다.
상기 제 1 스페이서(340)는 상기 제 1 게이트 전극(310)의 측면 상에 배치된다. 상기 제 1 스페이서(340)로 사용될 수 있는 물질의 예로서는 질화물 등을 들 수 있으며, 상기 제 1 스페이서(340)는 상기 제 1 게이트 전극(310)의 측면을 절연한다.
상기 n-형 LDD영역(410)은 상기 제 1 스페이서(340)의 하부에 배치된다. 상기 n-형 LDD영역(410)은 저농도의 n형 불순물을 포함하며, 한 쌍이 서로 이격되어 배치된다.
상기 n+형 소오스/드레인 영역(430)은 상기 제 1 게이트 전극(310)의 일 측에 형성된다. 상기 n+형 소오스/드레인 영역(430)은 상기 n-형 LDD영역(410)에 인접한다.
상기 PMOS 트랜지스터(PMOS)는 상기 제 2 활성영역(AR2)에 형성된다. 상기 PMOS 트랜지스터(PMOS)는 제 2 게이트 전극(320), 제 2 스페이서(350), p-형 LDD영 역(420) 및 p+형 소오스/드레인 영역(440)을 포함한다.
상기 제 2 게이트 전극(320)은 상기 n형 불순물을 포함하는 영역 상에 형성된다. 상기 제 2 게이트 전극(320)으로 사용될 수 있는 물질의 예로서는 폴리 실리콘 또는 금속 등을 들 수 있다.
또한, 상기 제 2 게이트 전극(320) 및 상기 반도체 기판(100) 사이에 게이트 절연막(220)이 개재되어, 상기 제 2 게이트 전극(320) 및 상기 반도체 기판(100)을 절연한다.
상기 제 2 스페이서(350)는 상기 제 2 게이트 전극(320)의 측면 상에 배치된다. 상기 제 2 스페이서(350)로 사용될 수 있는 물질의 예로서는 질화물 등을 들 수 있으며, 상기 제 2 스페이서(350)는 상기 게이트 전극의 측면을 절연한다.
상기 p-형 LDD영역(420)은 상기 제 2 스페이서(350)의 하부에 배치된다. 상기 p-형 LDD영역(420)은 저농도의 p형 불순물을 포함하며, 한 쌍이 서로 이격되어 배치된다.
상기 p+형 소오스/드레인 영역(440)은 상기 제 2 게이트 전극(320)의 일 측에 형성된다. 상기 p+형 소오스/드레인 영역(440)은 상기 p-형 LDD영역(420)에 인접한다.
상기 NMOS 트랜지스터(NMOS) 및 상기 PMOS 트랜지스터(PMOS)는 상기 소자분리부재(200) 및 상기 절연영역(230)에 의해서 분리되고, 절연된다.
이때, 상기 절연막(220)은 측방으로 돌기되는 돌기(241)를 포함하기 때문에, 상기 NMOS 트랜지스터(NMOS)로부터 상기 PMOS 트랜지스터(PMOS)로 전류가 이동할 수 있는 경로가 길다.
즉, 상기 절연막(220)이 돌기(241)를 포함하지 않는 경우와 비교하면, 상기 소자분리부재(200)에 의해서, 상기 두 트랜지스터들 사이에 전류가 이동할 수 있는 경로가 더 길어지기 때문에, 상기 소자분리막은 상기 두 트랜지스터 사이에 발생할 수 있는 단락을 방지한다.
또한, 상기 절연영역(230)의 저항은 상기 p-형 웰(120)의 저항보다 높다. 따라서, 상기 절연영역(230)에 의해서,상기 두 트랜지스터 사이에 발생할 수 있는 단락이 방지된다.
도 2a 내지 도 2f는 실시예의 반도체 소자의 제조방법에 따른 공정을 도시한 단면도들이다.
도 2a를 참조하면, 저농도의 n형 불순물을 포함하는 실리콘 기판상에 선택적으로 저농도의 p형 불순물이 주입되어, p-형 웰(120)을 형성한다. 이로써, n형 불순물을 포함하는 영역(110) 및 상기 p-형 웰(120)을 포함하는 반도체 기판(100)이 형성된다.
이후, 상기 반도체 기판(100)상에 열산화 공정 또는 화학기상증착 공정에 의해서 산화막(130)이 형성되고, 상기 산화막(130) 상에 질화막(140)이 화학기상증착 공정에 의해서 형성된다.
도 2b를 참조하면, 상기 질화막(140)이 형성된 후, 상기 질화막(140), 상기 산화막(130) 및 상기 반도체 기판(100)을 선택적으로 식각하여, 제 1 트렌치(211) 가 형성된다. 상기 제 1 트렌치(211)는 상기 p-형 웰(120) 및 상기 n형 불순물을 포함하는 영역(110) 사이에 형성된다.
이후, 상기 제 1 트렌치(211) 내측 및 상기 질화막(140) 상에 화학기상증착 공정에 의해서, 보호막(150)이 형성된다. 상기 보호막(150)으로 사용되는 물질의 예로서는 산화물 등을 들 수 있다.
상기 제 1 트렌치(211)는 상기 반도체 기판(100)의 상면으로부터 연장되는 제 1 측면(211a)을 포함하며, 상기 제 1 측면(211a)은 두 개의 평평한 측면이며, 상기 평평한 측면들을 서로 마주 볼 수 있다.
도 2c를 참조하면, 상기 질화막(140) 상에 형성되는 보호막(150) 및 상기 제 1 트렌치(211)의 바닥면(212b) 상에 배치되는 보호막(150)이 등방성 식각 공정에 의해서 제거되고, 상기 보호막(150)은 상기 제 1 트렌치(211)의 측면 상에만 배치된다.
도 2d를 참조하면, 상기 제 1 트렌치(211)의 하부의 반도체 기판(100)은 이방성 식각 공정에 의해서 식각되고, 상기 제 1 트렌치(211)의 하부에 제 2 트렌치(212)가 형성된다.
상기 제 2 트렌치(212)는 바닥면(212b) 및 상기 평평한 측면들로부터 측방으로 형성된 홈(212a)을 포함한다.
이때, 상기 제 2 트렌치(212)의 폭은 상기 제 1 트렌치(211)의 폭보다 클 수 있다. 예를 들어, 상기 제 1 트렌치(211)는 테이퍼 질 수 있으며, 이때, 상기 제 2 트렌치(212)의 폭(W2)은 상기 제 1 트렌치(211)의 폭 중에서 제일 큰 폭(W1)보다 클 수 있다.
이와 같이, 상기 제 1 트렌치(211) 및 상기 제 2 트렌치(212)를 포함하는 트렌치(210)가 형성된다.
도 2e를 참조하면, 상기 트렌치(210)가 형성된 후, 상기 반도체 기판(100)에 포토레지스트 패턴(500)이 형성된 후, 상기 포토레지스트 패턴(500)을 마스크로 사용하여, n형 불순물이 상기 p-형 웰(120)의 일부에 주입되어, 절연영역(230)이 형성된다.
이때, 상기 주입되는 n형 불순물의 농도는 상기 p-형 웰(120)에 주입된 p형 불순물의 농도와 실질적으로 동일하다.
따라서, 상기 절연영역(230)은 상기 p-형 웰(120)의 저항 또는 상기 n형 불순물이 주입된 영역(110)보다 저항이 높다.
도 2f를 참고하면, 상기 포토레지스트 패턴(500)이 제거되고, 상기 트렌치(210) 내측에 산화물이 채워져서, 절연막(220)이 형성된다.
이로써, 상기 트렌치(210) 및 상기 절연막(220)을 포함하는 소자분리부재(200)가 형성되며, 상기 소자분리부재(200)에 의해서 제 1 활성영역(AR1) 및 제 2 활성영역(AR2)으로 구분된다.
이후, 상기 질화막(140)이 제거되고, 상기 반도체 기판(100) 상에 폴리 실리콘층이 형성된 후, 상기 폴리 실리콘층 및 상기 산화막(130)은 패터닝 되어, 제 1 게이트 전극(310) 및 제 2 게이트 전극(320)이 형성된다.
이후, 상기 제 1 활성영역(AR1)에 선택적으로 저농도의 n형 불순물이 주입되 어, n-형 LDD영역(410)이 형성되고, 상기 제 2 활성영역(AR2)에 선택적으로 저농도의 p형 불순물이 주입되어 p-형 LDD영역(420)이 형성된다.
이후, 상기 반도체 기판(100) 전면에 질화막이 형성되고, 에치백 등의 이방성 식각 공정에 의해서, 제 1 스페이서(340) 및 제 2 스페이서(350)가 형성된다.
이후, 상기 제 1 활성영역(AR1)에 상기 제 1 게이트 전극(310) 및 상기 제 1 스페이서(340)를 마스크로 사용하여, 고농도의 n형 불순물이 주입되고, n+형 소오스/드레인 영역(430)이 형성되어, NMOS 트랜지스터(NMOS)가 형성된다.
또한, 상기 제 2 활성영역(AR2)에 상기 제 2 게이트 전극(320) 및 상기 제 2 스페이서(350)를 마스크로 사용하여, 고농도의 p형 불순물이 주입되고, p+형 소오스/드레인 영역(440)이 형성되어, PMOS 트랜지스터(PMOS)가 형성된다.
도 1은 실시예에 따른 씨모스 트랜지스터를 도시한 단면도이다.
도 2a 내지 도 2f는 실시예의 반도체 소자의 제조방법에 따른 공정을 도시한 단면도들이다.

Claims (10)

  1. 반도체 기판에 제 1 도전형 불순물이 주입되어 형성된 도전형 웰;
    상기 도전형 웰의 일 측에 형성되는 소자분리부재; 및
    상기 소자분리부재의 하부에 형성되며, 상기 제 1 도전형 불순물 및 제 2 도전형 불순물이 포함된 절연영역을 포함하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 절연영역에 포함된 제 1 도전형 불순물의 농도 및 상기 제 2 도전형 불순물의 농도는 서로 대응하는 반도체 소자.
  3. 제 1 항에 있어서, 상기 소자분리부재는 내측면에 홈이 형성된 트렌치 및 상기 트렌치 내측에 채워지는 절연물질을 포함하는 반도체 소자.
  4. 제 3 항에 있어서, 상기 트렌치는 서로 마주보는 평평한 제 1 측면들 및 상기 제 1 측면으로부터 절곡 또는 완곡되는 제 2 측면들을 포함하는 반도체 소자.
  5. 제 4 항에 있어서, 상기 트렌치는 바닥면을 포함하며, 상기 바닥면의 폭은 입구의 폭보다 큰 반도체 소자.
  6. 반도체 기판 상에 트렌치를 형성하는 단계;
    상기 트렌치 내측에 제 1 도전형 불순물 및 제 2 도전형 불순물을 포함하는 절연영역을 형성하는 단계; 및
    상기 트렌치 내측에 절연물질을 채우는 단계를 포함하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 트렌치를 형성하는 단계는
    반도체 기판을 선택적으로 식각하여 제 1 트렌치를 형성하는 단계; 및
    상기 제 1 트렌치의 내부면을 식각하여, 상기 제 1 트렌치의 내측면에 대하여 측방으로 형성된 홈을 포함하는 제 2 트렌치를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서, 상기 제 2 트렌치를 형성하는 단계는
    상기 제 1 트렌치 내측에 보호막을 형성하는 단계;
    상기 보호막의 일부를 제거하는 단계; 및
    상기 일부가 제거된 보호막을 마스크로 사용하여, 상기 제 1 트렌치의 내부면을 식각하는 단계를 포함하는 반도체 소자의 제조방법.
  9. 제 6 항에 있어서, 상기 절연영역을 형성하는 단계는
    상기 반도체 기판에 제 1 도전형 불순물을 주입하여 도전형 웰을 형성하는 단계; 및
    상기 도전형 웰의 일부에 제 2 도전형 불순물을 주입하여 절연영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서, 상기 제 2 도전형 불순물을 주입하는 단계에서, 상기 도전형 웰에 주입된 제 1 불순물의 농도에 대응하는 농도를 가지도록 제 2 도전형 불순물을 주입하는 반도체 소자의 제조방법.
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