JPS6161540B2 - - Google Patents
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- JPS6161540B2 JPS6161540B2 JP55018690A JP1869080A JPS6161540B2 JP S6161540 B2 JPS6161540 B2 JP S6161540B2 JP 55018690 A JP55018690 A JP 55018690A JP 1869080 A JP1869080 A JP 1869080A JP S6161540 B2 JPS6161540 B2 JP S6161540B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8226—Bipolar technology comprising merged transistor logic or integrated injection logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
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Description
【発明の詳細な説明】
この発明はI2Lゲートを集積してなる半導体装
置の製造方法に関する。
置の製造方法に関する。
I2L（Integrated Injection Logic）ゲートは、
通常のトランジスタとはエミツタ、コレクタを逆
にした逆構造バーテイカルトランジスタをスイツ
チング・トランジスタとし、このスイツチング・
トランジスタのベースをコレクタとするこれと相
補型のラテラルトランジスタを前記ベースに電荷
を注入するためのインジエクタ・トランジスタと
する複合構造をもつた論理素子である。I2Lゲー
トは、(1)論理振幅が小さく、高速かつ低消費電力
の動作が可能である、(2)素子間分離が不要なので
集積度が高く、大規模集積回路への応用に適して
いる、(3)バイポーラブロセス技術を用いて作れる
ため同一チツプ上にECL回路等他のバイポーラ
回路を容易に共存させることができる、等の特徴
を有するため近年注目を集めている。
通常のトランジスタとはエミツタ、コレクタを逆
にした逆構造バーテイカルトランジスタをスイツ
チング・トランジスタとし、このスイツチング・
トランジスタのベースをコレクタとするこれと相
補型のラテラルトランジスタを前記ベースに電荷
を注入するためのインジエクタ・トランジスタと
する複合構造をもつた論理素子である。I2Lゲー
トは、(1)論理振幅が小さく、高速かつ低消費電力
の動作が可能である、(2)素子間分離が不要なので
集積度が高く、大規模集積回路への応用に適して
いる、(3)バイポーラブロセス技術を用いて作れる
ため同一チツプ上にECL回路等他のバイポーラ
回路を容易に共存させることができる、等の特徴
を有するため近年注目を集めている。
I2Lゲートをより高速動作させるために各所で
研究がなされているが、例えばスイツチング・ト
ランジスタのエミツタおよびベース領域に蓄積さ
れている少数キヤリアを前段のスイツチング・ト
ランジスタがシンクする時間、いわゆる少数キヤ
リアの蓄積時間小さくすることが重要であると指
摘されている。（IEEE Journal of Solid−State
Circuits，Vol.SC−14，No.２，Apr.1979 P327〜
336参照）。この蓄積時間を小さくするためには、
少数キヤリアが蓄積される領域の不純物濃度分布
を最適化することに加えて、その領域を必要最小
限まで小さくすることが有効である。そのような
構造として第１図ａ，ｂに示すものが既に提案さ
れている。この構造は、まずＰ型Si基板１にｎ+
型埋込み層２を介してｎ型層３をエピタキシヤル
成長させたウエハを用意し、選択酸化法等により
フイールド酸化膜４を形成する。次に不純物をド
ープしてスイツチング・トランジスタのベース層
兼インジエクタ・トランジスタのコレクタ層とな
るＰ型層５１およびインジエクタ・トランジスタ
のエミツタ層となるＰ型層５２を形成する。次に
Ｐ型層５１上を横切つてフイールド酸化膜４上に
延在するように不純物をドープした多結晶シリコ
ン膜６１，６２を配設して、これら多結晶シリコ
ン膜６１，６２の不純物を拡散させてスイツチン
グ・トランジスタのコレクタ層７１，７２を形成
する。その後、全面を酸化膜８でおおい、これに
コンタクトホールをあけてAl等による電極９
１，９２を配設して得られる。多結晶シリコン膜
６１，６２はコレクタ層７１，７２の不純物拡散
源として用いられるだけでなく、そのままコレク
タ電極として用いられ、ベース電極９１はこれに
立体交差して設けられることになる。
研究がなされているが、例えばスイツチング・ト
ランジスタのエミツタおよびベース領域に蓄積さ
れている少数キヤリアを前段のスイツチング・ト
ランジスタがシンクする時間、いわゆる少数キヤ
リアの蓄積時間小さくすることが重要であると指
摘されている。（IEEE Journal of Solid−State
Circuits，Vol.SC−14，No.２，Apr.1979 P327〜
336参照）。この蓄積時間を小さくするためには、
少数キヤリアが蓄積される領域の不純物濃度分布
を最適化することに加えて、その領域を必要最小
限まで小さくすることが有効である。そのような
構造として第１図ａ，ｂに示すものが既に提案さ
れている。この構造は、まずＰ型Si基板１にｎ+
型埋込み層２を介してｎ型層３をエピタキシヤル
成長させたウエハを用意し、選択酸化法等により
フイールド酸化膜４を形成する。次に不純物をド
ープしてスイツチング・トランジスタのベース層
兼インジエクタ・トランジスタのコレクタ層とな
るＰ型層５１およびインジエクタ・トランジスタ
のエミツタ層となるＰ型層５２を形成する。次に
Ｐ型層５１上を横切つてフイールド酸化膜４上に
延在するように不純物をドープした多結晶シリコ
ン膜６１，６２を配設して、これら多結晶シリコ
ン膜６１，６２の不純物を拡散させてスイツチン
グ・トランジスタのコレクタ層７１，７２を形成
する。その後、全面を酸化膜８でおおい、これに
コンタクトホールをあけてAl等による電極９
１，９２を配設して得られる。多結晶シリコン膜
６１，６２はコレクタ層７１，７２の不純物拡散
源として用いられるだけでなく、そのままコレク
タ電極として用いられ、ベース電極９１はこれに
立体交差して設けられることになる。
この構造では、Ｐ型層５１は三方がフイールド
酸化膜４に接して形成されており、コレクタ層７
１，７２はこのＰ型層５１上を横切つてフイール
ド酸化膜４に接して形成されているから、スイツ
チング・トランジスタのベース領域は最小限の面
積になつている。そしてこの場合、インジエク
タ・トランジスタのエミツタ層５２から注入され
た電荷がエミツタ層５２から遠い方のコレクタ層
７１直下に到達しにくい点を解決するために、各
コレクタ層７１，７２の両側にコンタクトホール
を設けて電極９１をコレクタ層７１，７２の両で
Ｐ型層５１にコンタクトさせている。従つてこの
構造によれば、スイツチング・トランジスタのベ
ース面積を十分小さくできるために少数キヤリア
の蓄積時間が小さくなり、I2Lゲートの高速動作
が可能となる。
酸化膜４に接して形成されており、コレクタ層７
１，７２はこのＰ型層５１上を横切つてフイール
ド酸化膜４に接して形成されているから、スイツ
チング・トランジスタのベース領域は最小限の面
積になつている。そしてこの場合、インジエク
タ・トランジスタのエミツタ層５２から注入され
た電荷がエミツタ層５２から遠い方のコレクタ層
７１直下に到達しにくい点を解決するために、各
コレクタ層７１，７２の両側にコンタクトホール
を設けて電極９１をコレクタ層７１，７２の両で
Ｐ型層５１にコンタクトさせている。従つてこの
構造によれば、スイツチング・トランジスタのベ
ース面積を十分小さくできるために少数キヤリア
の蓄積時間が小さくなり、I2Lゲートの高速動作
が可能となる。
しかしながら第１図の構造でも、I2Lゲートの
より一層の高速化と高集積化にとつて未だ解決す
べき問題がある。上述の製造工程から明らかなよ
うに、電極９１をコレクタ層７１，７２の両側で
Ｐ型層５１にコンタトさせるためのコンタクトホ
ールの形成にマスク合せ誤差をを十分に考慮しな
ければならず、従つてＰ型層５１の端部からコレ
クタ層７２までの距離やコレクタ層７１，７２の
間隔にマスク合せの余裕を見込まなければならな
いからである。
より一層の高速化と高集積化にとつて未だ解決す
べき問題がある。上述の製造工程から明らかなよ
うに、電極９１をコレクタ層７１，７２の両側で
Ｐ型層５１にコンタトさせるためのコンタクトホ
ールの形成にマスク合せ誤差をを十分に考慮しな
ければならず、従つてＰ型層５１の端部からコレ
クタ層７２までの距離やコレクタ層７１，７２の
間隔にマスク合せの余裕を見込まなければならな
いからである。
この発明は上記の点に鑑み、スイツチング・ト
ランジスタのコレクタ層に対してインジエクタ・
トランジスタのエミツタ層とコレクタ層を最近接
位置に自己整合的に形成することにより、I2Lゲ
ートのより一層の高速化と高集積化を図るように
した半導体装置の製造方法を提供するものであ
る。
ランジスタのコレクタ層に対してインジエクタ・
トランジスタのエミツタ層とコレクタ層を最近接
位置に自己整合的に形成することにより、I2Lゲ
ートのより一層の高速化と高集積化を図るように
した半導体装置の製造方法を提供するものであ
る。
この発明においては、フイールド酸化膜等の分
離層で囲まれた一導電型半導体層に、まず部分的
に絶縁膜でマスクして不純物をドープすことによ
りスイツチング・トランジスタの内部ベース層を
形成する。そして前記内部ベース層表面には不純
物をドープした多結晶シリコン膜を拡散源として
コレクタ層を形成する。このとき多結晶シリコン
膜はベース層上を横切つて前記分離層上まで延在
させて設け、これをそのままコレクタ電極として
用いる。またコレクタ拡散のための多結晶シリコ
ン膜と同時に、この発明ではインジエクタ・トラ
ンジスタのベース領域上の前記絶縁膜上にも多結
晶シリコン膜を設ける。そしてこれらの多結晶シ
リコン膜をマスクとして例えばイオン注入法等に
より不純物をドープして、インジエクタ・トラン
ジスタのエミツタ層、コレクタ層およびスイツチ
ング・トランジスタの外部ベース層を自己整合的
に同時に形成する。
離層で囲まれた一導電型半導体層に、まず部分的
に絶縁膜でマスクして不純物をドープすことによ
りスイツチング・トランジスタの内部ベース層を
形成する。そして前記内部ベース層表面には不純
物をドープした多結晶シリコン膜を拡散源として
コレクタ層を形成する。このとき多結晶シリコン
膜はベース層上を横切つて前記分離層上まで延在
させて設け、これをそのままコレクタ電極として
用いる。またコレクタ拡散のための多結晶シリコ
ン膜と同時に、この発明ではインジエクタ・トラ
ンジスタのベース領域上の前記絶縁膜上にも多結
晶シリコン膜を設ける。そしてこれらの多結晶シ
リコン膜をマスクとして例えばイオン注入法等に
より不純物をドープして、インジエクタ・トラン
ジスタのエミツタ層、コレクタ層およびスイツチ
ング・トランジスタの外部ベース層を自己整合的
に同時に形成する。
以下この発明の実施例を説明する。第２図ａ〜
ｆはその製造工程を示す断面図である。まずＰ型
Si基板１１上にｎ+型埋込み層１２を介してｎ型
層１３をエピタキシヤル成長させたウエハを用
い、選択酸化法によりフイールド酸化膜１４を形
成し、このフイールド酸化膜１４で囲まれた領域
を酸化膜１５により部分的にマスクしてボロン等
ををドープしてスイツチング・トランジスタのＰ
型内部ベース層１６を形成する。この内部ベース
層１６は三方がフイールド酸化膜１４と接する。
次に徐部ベース層１６上および酸化膜１５上に選
択的に例えば砒素をドープした多結晶シリコン膜
１７１〜１７３をパターニングするｂ。この状態
の平面パターンを第３図に示した。多結晶シリコ
ン膜１７１，１７２はコレクタ拡散源になると同
時に、外部ベース層形成のためのマスクとして、
更にコレクタ電極としても用いられるもので、第
３図に示したようにＰ型内部ベース層１６上を横
切つてフイールド酸化膜１４上にまで延在するよ
うにパターニングされている。また酸化膜１５上
の多結晶シリコン膜１７３は拡散源としては用い
られず、インジエクタ・トランジスタのエミツタ
層とコレクタ層を形成する際のマスクとして用い
られるものである。この後、酸化膜エツチングを
行つて多結晶シリコン膜１７１〜１７３でおおわ
れていない領域のウエハ面を一旦露出させ、改め
て低温でのウエツト酸化を行つて、多結晶シリコ
ン膜１７１〜１７３の表面で厚く（例えば3000
Å）、それ以外の部分では薄い（例えば300Å）酸
化膜１８を形成するｃ。そして次に例えばボロン
のイオン注入を行いｄ、続いて熱処理を行つて、
多結晶シリコン膜１７１，１７２の礫素を拡散さ
せてスイツチング・トランジスタのｎ+型コレク
タ層１９１，１９２を形成すると同時にイオン注
入で打込んだボロンを拡散させてＰ+型層２０１
〜２０４を形成するｅ。Ｐ+型層２０１はインジ
エクタ・トランジスタのエミツタ層となり、Ｐ+
型層２０２はインジエクタ・トランジスタのコレ
クタ層兼スイツチング・トランジスタの外部ベー
ス層となり、Ｐ+型層２０３，２０４はスイツチ
ング・トランジスタの外部ベース層となる。この
後、酸化膜エツチングを行つてＰ+型層２０１〜
２０４上にコンタクトホールをあけ、例えばAl
膜の蒸着、パターニング工程を経て電極２１１，
２１２を形成するｆ。酸化膜１８は前述のように
多結晶シリコン膜１７１〜１７２の表面で厚くそ
れ以外の部分で薄いから、酸化膜エツチングには
マスク工程を要せず、エツチング時間を制御する
だけで、多結晶シリコン膜１７１〜１７３の表面
を露出させることなくＰ+型層２０１〜２０４上
にコンタクトホールをあけることができる。こう
して、電極２１１がコレクタ電極である多結晶シ
リコン膜１７１，１７２と立体交差して各コレク
タ層１９１，１９２の両側の外部ベース層である
Ｐ+型層２０２，２０３，２０４にコンタクトし
た構造が得られる。この最終構造の模式的平面パ
ターンを第４図に示す。
ｆはその製造工程を示す断面図である。まずＰ型
Si基板１１上にｎ+型埋込み層１２を介してｎ型
層１３をエピタキシヤル成長させたウエハを用
い、選択酸化法によりフイールド酸化膜１４を形
成し、このフイールド酸化膜１４で囲まれた領域
を酸化膜１５により部分的にマスクしてボロン等
ををドープしてスイツチング・トランジスタのＰ
型内部ベース層１６を形成する。この内部ベース
層１６は三方がフイールド酸化膜１４と接する。
次に徐部ベース層１６上および酸化膜１５上に選
択的に例えば砒素をドープした多結晶シリコン膜
１７１〜１７３をパターニングするｂ。この状態
の平面パターンを第３図に示した。多結晶シリコ
ン膜１７１，１７２はコレクタ拡散源になると同
時に、外部ベース層形成のためのマスクとして、
更にコレクタ電極としても用いられるもので、第
３図に示したようにＰ型内部ベース層１６上を横
切つてフイールド酸化膜１４上にまで延在するよ
うにパターニングされている。また酸化膜１５上
の多結晶シリコン膜１７３は拡散源としては用い
られず、インジエクタ・トランジスタのエミツタ
層とコレクタ層を形成する際のマスクとして用い
られるものである。この後、酸化膜エツチングを
行つて多結晶シリコン膜１７１〜１７３でおおわ
れていない領域のウエハ面を一旦露出させ、改め
て低温でのウエツト酸化を行つて、多結晶シリコ
ン膜１７１〜１７３の表面で厚く（例えば3000
Å）、それ以外の部分では薄い（例えば300Å）酸
化膜１８を形成するｃ。そして次に例えばボロン
のイオン注入を行いｄ、続いて熱処理を行つて、
多結晶シリコン膜１７１，１７２の礫素を拡散さ
せてスイツチング・トランジスタのｎ+型コレク
タ層１９１，１９２を形成すると同時にイオン注
入で打込んだボロンを拡散させてＰ+型層２０１
〜２０４を形成するｅ。Ｐ+型層２０１はインジ
エクタ・トランジスタのエミツタ層となり、Ｐ+
型層２０２はインジエクタ・トランジスタのコレ
クタ層兼スイツチング・トランジスタの外部ベー
ス層となり、Ｐ+型層２０３，２０４はスイツチ
ング・トランジスタの外部ベース層となる。この
後、酸化膜エツチングを行つてＰ+型層２０１〜
２０４上にコンタクトホールをあけ、例えばAl
膜の蒸着、パターニング工程を経て電極２１１，
２１２を形成するｆ。酸化膜１８は前述のように
多結晶シリコン膜１７１〜１７２の表面で厚くそ
れ以外の部分で薄いから、酸化膜エツチングには
マスク工程を要せず、エツチング時間を制御する
だけで、多結晶シリコン膜１７１〜１７３の表面
を露出させることなくＰ+型層２０１〜２０４上
にコンタクトホールをあけることができる。こう
して、電極２１１がコレクタ電極である多結晶シ
リコン膜１７１，１７２と立体交差して各コレク
タ層１９１，１９２の両側の外部ベース層である
Ｐ+型層２０２，２０３，２０４にコンタクトし
た構造が得られる。この最終構造の模式的平面パ
ターンを第４図に示す。
この実施例によれば、ラテラルトランジスタで
あるインジエクタ・トランジスタのエミツタ層と
コレクタ層は、スイツチング・トランジスタのコ
レクタ層に対して、多結晶シリコン膜１７１〜１
７３をパターニングする際のマスク寸法で決まる
最近接位置に自己整合的に形成される。しかもＰ
+型層２０１〜２０４上のコンタクトホールは、
多結晶シリコン膜と単結晶シリコン上の酸化膜厚
の差を利用して、マスク工程を要せず全面酸化膜
エツチングにより形成される。従つてインジエク
タ・トランジスタのエミツタ層からスイツチン
グ・トランジスタのコレクタ層までの距離やスイ
ツチング・トランジスタのコレクタ層間隔等を従
来に比べて更に短かくすることができ、ベース領
域の面積縮小と相まつてI2Lゲートのより一層の
高速化と高集積化が図られる。
あるインジエクタ・トランジスタのエミツタ層と
コレクタ層は、スイツチング・トランジスタのコ
レクタ層に対して、多結晶シリコン膜１７１〜１
７３をパターニングする際のマスク寸法で決まる
最近接位置に自己整合的に形成される。しかもＰ
+型層２０１〜２０４上のコンタクトホールは、
多結晶シリコン膜と単結晶シリコン上の酸化膜厚
の差を利用して、マスク工程を要せず全面酸化膜
エツチングにより形成される。従つてインジエク
タ・トランジスタのエミツタ層からスイツチン
グ・トランジスタのコレクタ層までの距離やスイ
ツチング・トランジスタのコレクタ層間隔等を従
来に比べて更に短かくすることができ、ベース領
域の面積縮小と相まつてI2Lゲートのより一層の
高速化と高集積化が図られる。
上記実施例の工程により試作したI2Lゲートの
リングオシレータにより、消費電力−伝播遅延時
間特性を測定した結果を第５図に示す。伝播遅延
時間（ゲート当り）の最小値は約1nsecであり、
従来のI2Lゲートに比べて非常に高速化されてい
ることがわかる。
リングオシレータにより、消費電力−伝播遅延時
間特性を測定した結果を第５図に示す。伝播遅延
時間（ゲート当り）の最小値は約1nsecであり、
従来のI2Lゲートに比べて非常に高速化されてい
ることがわかる。
なお上記実施例では、Ｐ+型層２０１〜２０４
をイオン注入法により形成したが、イオン注入法
によらず、例えば酸化膜エツチングを行つた後通
常の熱拡散法により不純物をドープしてもよい。
また電極２１１，２１２として例えばボロンをド
ープした多結晶シリコン膜を用い、これを拡散源
としてＰ+型層２０１〜２０４を形成することも
可能である。更に上記実施例では多結晶シリコン
膜１７１，１７２からの不純物拡散工程とＰ+型
層２０１〜２０４の拡散工程とを同時にしたが、
これも必ずしも同である必要はない。その他、拡
散源としては用いていない多結晶シリコン膜１７
３を配線として用いる等、この発明はその趣旨を
逸脱しない範囲で種々変形実施することができ
る。
をイオン注入法により形成したが、イオン注入法
によらず、例えば酸化膜エツチングを行つた後通
常の熱拡散法により不純物をドープしてもよい。
また電極２１１，２１２として例えばボロンをド
ープした多結晶シリコン膜を用い、これを拡散源
としてＰ+型層２０１〜２０４を形成することも
可能である。更に上記実施例では多結晶シリコン
膜１７１，１７２からの不純物拡散工程とＰ+型
層２０１〜２０４の拡散工程とを同時にしたが、
これも必ずしも同である必要はない。その他、拡
散源としては用いていない多結晶シリコン膜１７
３を配線として用いる等、この発明はその趣旨を
逸脱しない範囲で種々変形実施することができ
る。
以上説明したようにこの発明によれば、スイツ
チング・トランジスタのベース領域の三方が分離
層に接し、コレクタ層がこのベース領域を横切る
ように形成されるI2Lゲートを製造するに当つ
て、スイツチング・トランジスタのコレクタ層に
対してインジエクタ・トランジスタのエミツタ層
とコレクタ層を最近接位置に自己整合的に形成す
ることによつて、I2Lゲートの高速化と高集積化
を図ることができる。
チング・トランジスタのベース領域の三方が分離
層に接し、コレクタ層がこのベース領域を横切る
ように形成されるI2Lゲートを製造するに当つ
て、スイツチング・トランジスタのコレクタ層に
対してインジエクタ・トランジスタのエミツタ層
とコレクタ層を最近接位置に自己整合的に形成す
ることによつて、I2Lゲートの高速化と高集積化
を図ることができる。
第１図ａ，ｂは従来のI2Lゲートの一例の構造
を示す模式的平面パターンとそのＡ−A′断面
図、第２図ａ〜ｆはこの発明の一実施例の製造工
程を示す断面図、第３図は第２図ｂの工程後の模
式的平面パターン、第４図は第２図ｆの工程後の
模式的平面パターン、第５図は上記実施例の工程
によるI2Lゲートの特性を示す図である。 １１……Ｐ型Si基板、１２……ｎ+型埋込み
層、１３……ｎ型層、１４……フイールド酸化膜
（分離層）、１５……酸化膜、１６……Ｐ型内部ベ
ース層、１７１〜１７３……多結晶シリコン膜、
１８……酸化膜、１９１，１９２……ｎ+n型コレ
クタ層、２０１……Ｐ+型層（エミツタ層）、２０
２……Ｐ+型層（コレクタ層兼外部ベース層）、２
０３，２０４……Ｐ+型層（外部ベース層）、２１
１，２１２……電極。
を示す模式的平面パターンとそのＡ−A′断面
図、第２図ａ〜ｆはこの発明の一実施例の製造工
程を示す断面図、第３図は第２図ｂの工程後の模
式的平面パターン、第４図は第２図ｆの工程後の
模式的平面パターン、第５図は上記実施例の工程
によるI2Lゲートの特性を示す図である。 １１……Ｐ型Si基板、１２……ｎ+型埋込み
層、１３……ｎ型層、１４……フイールド酸化膜
（分離層）、１５……酸化膜、１６……Ｐ型内部ベ
ース層、１７１〜１７３……多結晶シリコン膜、
１８……酸化膜、１９１，１９２……ｎ+n型コレ
クタ層、２０１……Ｐ+型層（エミツタ層）、２０
２……Ｐ+型層（コレクタ層兼外部ベース層）、２
０３，２０４……Ｐ+型層（外部ベース層）、２１
１，２１２……電極。
Claims (1)
- １ 逆構造バーテイカルトランジスタをスイツチ
ング・トランジスタとし、このスイツチング・ト
ランジスタのベースをコレクタとするこれと相補
型のラテラルトランジスタをインジエクタ・トラ
ンジスタとする論理素子を集積した半導体装置を
製造する方法において、分離層で囲まれた一導電
型半導体層を部分的に絶縁膜でおおい不純物をド
ープして三方が前記分離層に接する前記スイツチ
ング・トランジスタの内部ベース層を形成する工
程と、前記スイツチング・トランジスタのコレク
タ層形成領域上から前記分離層上に延在する部分
および前記インジエクタ・トランジスタのベース
領域上の前記絶縁膜上に不純物をドープした多結
晶シリコン膜を選択的に形成する工程と、前記多
結晶シリコン膜の不純物を拡散させて前記スイツ
チング・トランジスタのコレクタ層を形成する工
程と、前記多結晶シリコン膜をマスクとして不純
物をドープすることにより前記インジエクタ・ト
ランジスタのエミツタ層、コレクタ層および前記
スイツチング・トランジスタの外部ベース層を形
成する工程とを備えたことを特徴とする半導体装
置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1869080A JPS56115560A (en) | 1980-02-18 | 1980-02-18 | Manufacture of semiconductor device |
| EP81100998A EP0034341B1 (en) | 1980-02-18 | 1981-02-12 | Method for manufacturing a semiconductor device |
| DE8181100998T DE3174752D1 (en) | 1980-02-18 | 1981-02-12 | Method for manufacturing a semiconductor device |
| US06/236,248 US4377903A (en) | 1980-02-18 | 1981-02-18 | Method for manufacturing an I2 L semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1869080A JPS56115560A (en) | 1980-02-18 | 1980-02-18 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56115560A JPS56115560A (en) | 1981-09-10 |
| JPS6161540B2 true JPS6161540B2 (ja) | 1986-12-26 |
Family
ID=11978607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1869080A Granted JPS56115560A (en) | 1980-02-18 | 1980-02-18 | Manufacture of semiconductor device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4377903A (ja) |
| EP (1) | EP0034341B1 (ja) |
| JP (1) | JPS56115560A (ja) |
| DE (1) | DE3174752D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3174638D1 (en) * | 1980-10-29 | 1986-06-19 | Fairchild Camera Instr Co | A method of fabricating a self-aligned integrated circuit structure using differential oxide growth |
| US4539742A (en) * | 1981-06-22 | 1985-09-10 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| US4430791A (en) * | 1981-12-30 | 1984-02-14 | International Business Machines Corporation | Sub-micrometer channel length field effect transistor process |
| EP0193934B1 (en) * | 1985-03-07 | 1993-07-21 | Kabushiki Kaisha Toshiba | Semiconductor integreated circuit device and method of manufacturing the same |
| GB2172744B (en) * | 1985-03-23 | 1989-07-19 | Stc Plc | Semiconductor devices |
| JPH07235602A (ja) * | 1994-02-21 | 1995-09-05 | Mitsubishi Electric Corp | Ｉｉｌ回路を有する半導体装置およびその製造方法 |
| FR2956242A1 (fr) * | 2010-02-05 | 2011-08-12 | Commissariat Energie Atomique | Procede de realisation de premier et second volumes dopes dans un substrat |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567466A (en) * | 1979-06-29 | 1981-01-26 | Ibm | Selffalignment semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7700420A (nl) * | 1977-01-17 | 1978-07-19 | Philips Nv | Halfgeleiderinrichting en werkwijze ter ver- vaardiging daarvan. |
| US4273805A (en) * | 1978-06-19 | 1981-06-16 | Rca Corporation | Passivating composite for a semiconductor device comprising a silicon nitride (Si1 3N4) layer and phosphosilicate glass (PSG) layer |
-
1980
- 1980-02-18 JP JP1869080A patent/JPS56115560A/ja active Granted
-
1981
- 1981-02-12 EP EP81100998A patent/EP0034341B1/en not_active Expired
- 1981-02-12 DE DE8181100998T patent/DE3174752D1/de not_active Expired
- 1981-02-18 US US06/236,248 patent/US4377903A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567466A (en) * | 1979-06-29 | 1981-01-26 | Ibm | Selffalignment semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3174752D1 (en) | 1986-07-10 |
| EP0034341A1 (en) | 1981-08-26 |
| JPS56115560A (en) | 1981-09-10 |
| EP0034341B1 (en) | 1986-06-04 |
| US4377903A (en) | 1983-03-29 |
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