DE102021111796A1

DE102021111796A1 - Hochgeschwindigkeitsdigitalsignaltreiber mit niedrigem leistungsverbrauch

Info

Publication number: DE102021111796A1
Application number: DE102021111796.8A
Authority: DE
Inventors: Oleg VITRENKO
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2021-03-19
Filing date: 2021-05-06
Publication date: 2022-09-22
Also published as: US20220302913A1

Abstract

Die vorliegende Offenbarung stellt einen Invertertreiberschaltkreis bereit, beinhaltend: einen Eingang, der eingerichtet ist, ein Eingabesignal zu empfangen; einen Ausgang, der eingerichtet ist ein Ausgabesignal bereitzustellen; einen Parallelschaltkreis zwischen dem Eingang und dem Ausgang, wobei der Parallelschaltkreis einen ersten Schaltkreispfad parallel zu einem zweiten Schaltkreispfad zwischen dem Eingang und dem Ausgang enthält, wobei der erste Schaltkreispfad einen Ausgangsunterstützungstransistor und der zweite Schaltkreispfad einen Ausgangstreiberschaltkreis enthält; und einen Invertierungsverzögerungsschaltkreis, der mit dem Ausgang des Invertierungstreiberschaltkreises gekoppelt ist und mit dem Ausgangstreiberschaltkreis gekoppelt ist, wobei der Invertierungsverzögerungsschaltkreis eingerichtet ist, ein Steuersignal dem Ausgangstreiberschaltkreis bereitzustellen, wobei das Steuersignal eine verzögerte und invertierte Version des Ausgabesignals ist.

Description

TECHNISCHES GEBIET
Die vorliegende Offenbarung betrifft digitale Signaltreiber, z.B. Inverter.
HINTERGRUND
Verschiedene Ausführungsformen betreffen allgemein das Feld der Digitalschaltkreise.
Figurenliste
In den Figuren in den Zeichnungen werden durchweg identische oder ähnliche Komponenten mit den gleichen Bezugszeichen versehen. Die Figuren sind nicht notwendigerweise maßstabsgetreu. Verschiedene Aspekte der vorliegenden Offenbarung werden unten mittels verschiedener Ausführungsformen in Bezug auf die folgenden Zeichnungen erläutert.

1 ist ein schematisches Diagramm, das einen konventionellen Invertertreiberschaltkreis veranschaulicht.
2 ist ein schematisches Diagramm, das einen Digitalsignaltreiberschaltkreis gemäß verschiedenen Aspekten der vorliegenden Offenbarung veranschaulicht.
3 ist ein weiteres schematisches Diagramm, das einen Digitalsignaltreiberschaltkreis gemäß verschiedenen Aspekten der vorliegenden Offenbarung veranschaulicht.
4 ist ein Zeitablaufdiagramm, das Signalübergänge des Digitalsignaltreiberschaltkreises von 2 für drei Übergangszeiträume gemäß verschiedenen Aspekten der vorliegenden Offenbarung veranschaulicht.
5 ist ein schematisches Diagramm, das einen ersten Schaltkreisbereich des Digitalsignaltreiberschaltkreises von 2 gemäß verschiedenen Aspekten der vorliegenden Offenbarung veranschaulicht.
6 ist ein Zeitablaufantwortdiagramm, das die Signalübergänge eines konventionellen Invertertreiberschaltkreises mit den Signalübergängen des Digitalsignaltreiberschaltkreises von 2 gemäß verschiedenen Aspekten der vorliegenden Offenbarung vergleicht.

DETAILLIERTE BESCHREIBUNG
Die folgende detaillierte Beschreibung bezieht sich auf die begleitenden Zeichnungen, die durch Veranschaulichung beispielhafte Details und Aspekte zeigen, mit denen die vorliegende Offenbarung ausgeübt werden kann. Die gleichen Bezugszeichen können in verschiedenen Zeichnungen verwendet werden, um die gleichen oder ähnliche Elemente zu identifizieren. In der folgenden Beschreibung, für Zwecke der Erklärung und nicht Beschränkung, werden spezifische Details wie beispielsweise bestimmte Strukturen, Architekturen, Schnittstellen, Techniken, etc. dargelegt, um ein gründliches Verständnis der verschiedenen Aspekte verschiedener Ausführungsformen anzubieten. Jedoch wird es für die Fachmänner, die den Nutzen der vorliegenden Offenbarung haben, erkennbar sein, dass die verschiedenen Aspekte der verschiedenen Ausführungsformen durch andere Beispiele, die von diesen spezifischen Details abweichen, ausgeübt werden können. In bestimmten Fällen werden Beschreibungen von wohlbekannten Vorrichtungen, Schaltkreisen und Verfahren ausgelassen, um die Beschreibung der verschiedenen Ausführungsformen nicht mit unnötigen Details zu verschleiern. Für die Zwecke des vorliegenden Dokuments bedeutet der Satz „A oder B“ (A), (B) oder (A und B).
Da digitale Schaltkreise komplexer und portabler werden, werden Niedrigleistungs-Hochgeschwindigkeits-Digitalsignaltreiber benötigt, um verbesserte Signalintegrität zwischen tieferen Treiberausgaben und höheren Lasten bereitzustellen. Zum Beispiel kann ein konventioneller Digitalsignaltreiber ein einfacher Inverterschaltkreis sein. 1 veranschaulicht einen einfachen CMOS-Invertertreiber. Bezugnehmend auf 1 enthält ein einfacher klassischer CMOS-Invertertreiber einen PMOS-Transistor 20 und einen NMOS-Transistor 30. Die Quelle des PMOS-Transistors 20 ist mit Logikhoch VDD und die Quelle des NMOS-Transistors mit Logiktief VSS verbunden. Die Gates der PMOS- und NMOS-Transistoren sind miteinander verbunden und dienen als die Eingabe 11 für den Inverterschaltkreis. Die Senken der PMOS- und NMOS-Transistoren sind miteinander verbunden und dienen als die Ausgabe 19 des Inverterschaltkreises. Die Transistoren sind bemessen, um eine Last, die mit Ausgabe 19 verbunden ist, zu treiben. Zum Beispiel kann der PMOS-Transistor 20 eine Gate- (Kanal) Länge von 3 Mikrometern und eine Gate- (Kanal) Breite von 30 Nanometern und der NMOS-Transistor 30 eine Gate- (Kanal) Länge von 2,58 Mikrometern und eine Gate- (Kanal) Breite von 30 Nanometern haben. In einem klassischen CMOS-Invertertreiber ist die Eingangskapazität gleich der Summe der Kapazitäten der PMOS- und NMOS-Gates. Die Kapazität eines Gates ist teilweise durch die Größe des Gates bestimmt, und daher, je größer die Gates desto größer die Eingangskapazität des klassischen Inverters und desto langsamer der Übergang. Das heißt, durch eine verlangsamte Eingabe, die durch eine große Eingangskapazität verursacht ist, wird einige Ladung anfangs in Querstrom während des Übergangszeitraums verbraucht und nur später wandert die Ladung zum Wiederaufladen der Ausgangskapazität. Dementsprechend leidet der klassische CMOS-Invertertreiber unter exzessivem Leistungsverbrauch aufgrund der Leistung, die in dem Querstrom während des Übergangszeitraums, wenn sowohl die PMOS- also auch NMOS-Transistoren aktiv und leitend sind, verbraucht wird. Zudem hat der klassische CMOS-Invertertreiber auch eine verzögerte Antwort bei der Ausgangswiederaufladung, wenn die Eingabe wechselt.
Die vorliegende Offenbarung beschreibt Schaltungstechnik, um einen Digitalsignaltreiber (z.B. einen Invertertreiber) bereitzustellen, der schneller ist, eine kleinere Eingangskapazität hat, weniger Leistung als aktuelle Digitalsignaltreiber verbraucht und skalierbar ist. Die vorliegende Offenbarung beschreibt einen Invertertreiber, der einen Unterstützungsteil aufweist, der eine Menge von Ausgangsunterstützungstransistoren enthält, und einen Treiberteil aufweist, der eine Menge von Ausgangstreibertransistoren, die durch ein Rückkopplungssteuersignal gesteuert sind, enthält. Diese Offenbarung beschreibt Schaltungstechnik, die das Rückkopplungssteuerungssignal verwendet, um die Ausgangstreibertransistoren eines Invertertreibers dynamisch zu verbinden und zu trennen, um die Eingangskapazität zu reduzieren, den Leistungsverbrauch zu reduzieren, die Ausgangsimpedanz zu reduzieren und Geschwindigkeitsperformance zu erhöhen. Zum Beispiel, durch Trennen eines der Ausgangstreibertransistoren von der Eingabe während des Übergangszustands, kann die Eingangskapazität während des Übermittelns eines Signals reduziert werden. In einem weiteren Beispiel, durch Trennen eines der Ausgangstreibertransistoren während des Übergangszustands kann die Geschwindigkeitsperformance durch eine schnellere Ausgabewiederaufladung/-entladung verbessert werden. Das heißt, der verbundene Ausgangstreibertransistor muss seine Ausgangskapazität nur wieder aufladen/entladen, ohne dem entgegengesetzten Ausgangstreibertransistor mit dem Querstrom „entgegenzuwirken“. Folglich ist Leistungsverbrauch reduziert, weil Leistung hauptsächlich für Ausgangskapazitätswiederaufladung/-entladung verwendet wird und viel weniger Leistung durch Querstrom verbraucht wird. Zudem resultieren die reduzierten Querstrom- und Leistungsverbräuche in weniger Störungen, die durch gegenseitige Induktivitäten und gegenseitige Kapazitäten erzeugt oder verursacht werden, und somit ist die gesamte System-Übersprechstörfestigkeit verbessert. Diese Vorteile werden auf Kosten einer größeren verbrauchten Layoutfläche erzielt.
Beispielsweise stellt diese Offenbarung Schalttechnik für einen leistungsarmen, hochschnellen, störungsresistenten Invertertreiber bereit. Beispiele der vorliegenden Offenbarung beschreiben einen Invertertreiberschaltkreis, der Ausgangsunterstützungstransistoren, Ausgangstreibertransistoren, Steuerungstransistoren und Verzögerungstransistoren aufweist. Zum Beispiel können die Ausgangsunterstützungstransistoren einen PMOS-Transistor und einen NMOS-Transistor enthalten, die hauptsächlich verwendet werden, um die Ausgabe während eines Nicht-Übergangszeitraums zu unterstützen oder aufrechtzuerhalten. Die Ausgangstreibertransistoren können einen PMOS-Transistor und einen NMOS-Transistor enthalten, die verwendet werden, um den Ausgang während des Übergangszeitraums zu treiben und sonst während des Nicht-Übergangszeitraums inaktiv zu sein. Die Steuerungs- und Verzögerungstransistoren werden verwendet, um jeden jeweiligen Ausgangstreibertransistor unabhängig zu verbinden (d.h. aktivieren) und zu trennen (d.h. deaktivieren) abhängig von der Übergangsrichtung, z.B., Logikhoch nach Logiktief oder Logiktief nach Logikhoch.
Beispiele der vorliegenden Offenbarung, die hierin beschrieben sind, stellen mehrere Vorteile gegenüber einem klassischen Invertertreiber bereit. Zum Beispiel haben Beispiele der vorliegenden Offenbarung reduzierte oder keine verbrauchte Leistung, die einem Querstrom zugerechnet wird, wenn die Ausgangstreibertransistoren in einem „AN“-Zustand während des Übergangs sind. Dies erlaubt weniger Leistungsverbrauch für die gleiche Performance. Beispiele der vorliegenden Offenbarung haben eine verbesserte Ausgabeantwort. Die Ausgabe fängt an, sich früher als in einem klassischen Invertertreiber zu bewegen, da es keine Gegenaktion durch den entgegengesetzten Transistor während des Übergangszeitraums gibt. Dies erlaubt dem hierin präsentierten Invertertreiber, mit einer etwas höheren Geschwindigkeit als der klassische Inverter in dedizierter Technologie zu arbeiten. Zudem führt die Abwesenheit eines Querstroms und die Abwesenheit von Transistorgegenaktionen zu reduzierter angebotsbezogener Jitteraufnahme. Dies führt zu saubererer Signalfortpflanzung bei einer Kette, die aus den hierin beschriebenen Invertertreibern besteht. Beispiele der vorliegenden Offenbarung haben auch eine verbesserte Eingabeantwort. Die Eingabe bewegt sich (z.B. wechselt) schneller als in einem klassischen Invertertreiber, da es weniger kapazitive Last gibt. Das heißt, es gibt reduzierte Eingangskapazität, weil die Menge an Gatefläche, die mit dem Eingang während des Übergangszeitraums verbunden ist, kleiner als die Menge an Gatefläche eines klasssischen Inverters ist. Die Reduktion an Eingangskapazität erzeugt weniger Last für die vorherige Stufe und erlaubt der Eingabe schneller zu wechseln oder sich zu bewegen. Beispiele der vorliegenden Offenbarung haben eine größere Layoutfläche als ein klassischer Inverter.
2 ist ein schematisches Diagramm, das ein Beispiel eines Invertertreibers 100 gemäß verschiedenen Beispielen der vorliegenden Offenbarung veranschaulicht. Wie in 2 gezeigt, enthält der Invertertreiber 100 einen Eingang 101 (A) und einen Ausgang 109 (Z), zwei Hauptgroßleistungstransistoren 122, 124 (MP, MN), die die Ausgabeübergänge zwischen den Ausgabezuständen (z.B. „0“ und „1“ oder Logiktief und Logikhoch) treiben, zwei unterstützende kleine Transistoren 112, 114 (MPs, MNs), die den Ausgabezustand nach den Ausgabeübergängen aufrechterhalten, und mehrere kleine Steuertransistoren 131, 133, 135, 137 (MuP, Mdwn, MGp, MGn), die die zwei Hauptgroßleistungstransistoren 122, 124 (MP, MN) aktivieren/deaktivieren und die Gates 105, 107 (gp, gn) der zwei Hauptgroßleistungstransistoren von der Eingabe 101 (A) verbinden/trennen, und einen Invertierungsverzögerungsschaltkreis 140, der ein Steuerungssignal 103 (sense) an die Steuerungstransistoren bereitstellt. Das Steuerungssignal 103 (sense) ist eine invertierte verzögerte Version des Signals an Ausgabe 109 (Z).
Bezugnehmend auf 2, die zwei Hauptgroßleistungstransistoren 122, 124 (MP, MN) sind eine Menge von Ausgangstreibertransistoren. Transistoren 122, 124 (MP, MN) sind eingerichtet, die Ausgabeübergänge zwischen zwei verschiedenen Ausgabezuständen (z.B. „0“ und „1“ oder Logiktief und Logikhoch) des Inverters zu treiben (d.h. wieder aufladen oder entladen der Lastkapazität). Der erste Ausgangstreibertransistor 122 (MP) ist eingerichtet, den Ausgabeübergang von einem ersten Zustand (z.B. „0“) zu einem zweiten Zustand (z.B. „1“) zu treiben und der zweite Ausgabetransistor 124 (MN) ist eingerichtet, den Ausgabeübergang von einem zweiten Zustand (z.B. „1“) zu einem ersten Zustand (z.B. „0“) zu treiben. Der erste Ausgangstreibertransistor 122 kann ein Transistor von einem ersten Typ, z.B. PMOS, sein. Der zweite Ausgangstreibertransistor 124 kann ein Transistor von einem zweiten Typ, z.B. NMOS, sein. Jeder Ausgangstreibertransistor ist deaktiviert, wenn er nicht den Ausgabeübergang treibt. Das heißt, die Ausgangstreibertransistoren 122, 124 (MP, MN) sind in dem „AUS“-Zustand (d.h. deaktiviert) während der statischen Ausgabe oder des Nichtübergangszeitraums. Die Größen dieser Transistoren sind durch die benötigte Geschwindigkeit des Übergangs und der Last definiert.
Die zwei unterstützenden kleinen Transistoren 112, 114 (MPs, MNs) sind eine Menge von Ausgangsunterstützungstransistoren. Transistoren 112, 114 (MPs, MNs) sind eingerichtet, den Ausgabezustand (z.B. „0“ oder „1“) an dem Ausgang 109 (Z) des Inverters 100 zwischen den Ausgabezustandsübergängen aufrechtzuerhalten. Das heißt, diese Transistoren halten den Ausgabezustand des Inverters statisch (z.B. wirken dem Leckstrom entgegen). Der erste Ausgangsunterstützungstransistor 112 (MPs) ist eingerichtet, die Ausgabe 109 (Z) auf dem zweiten Zustand (z.B. „1“) aufrechtzuerhalten und der zweite Ausgangsunterstützungstransistor 114 (MNs) ist eingerichtet, die Ausgabe 109 (Z) auf dem ersten Zustand (z.B. „0“) aufrechtzuerhalten. Der erste Ausgangsunterstützungstransistor 112 kann ein Transistor eines ersten Typs, z.B. PMOS, sein. Der zweite Ausgangsunterstützungstransistor 114 kann ein Transistor eines zweiten Typs, z.B. NMOS, sein. Die Größen dieser Transistoren können die kleinste mögliche Größe sein, die den Transistoren 112, 114 (MPs, MNs) noch erlaubt, in der Lage zu sein, den Ausgabezustand des Inverters zu unterstützen. Diese Transistoren tragen wegen ihrer kleinen Größe nicht viel zu den Übergängen der Ausgabe bei.
Die zwei kleinen Transistoren 131, 133 (Mup, Mdwn) sind eine Menge von Gatesteuertransistoren, die als Schalter agieren, um die Ausgangstreibertransistoren 112, 114 (MP, MN) jeweils in einer „AUS“-Position zu halten, wenn es benötigt wird, d.h. nach einem Übergangszeitraum. Insbesondere hebt der erste Gatesteuertransistor 131 (Mup), wenn aktiviert, die Spannung an dem ersten Gate 105 (gp) des ersten Ausgabtreibertransistors 122 (MP) an (z.B. nach oben bis zu Vdd) und deaktiviert dadurch den ersten Ausgangstreibertransistor 122 (MP). Wenn der erste Ausgangstreibertransistor 131 (Mup) deaktiviert ist, kann die Spannung an dem ersten Gate 105 (gp) der Spannung an der Eingabe 101 (A) folgen. Ähnlich senkt der zweite Ausgangstreibertransistor 133 (Mdwn), wenn aktiviert, die Spannung an dem Gate 107 (gn) des zweiten Ausgangstreibertransistors 124 (MN) ab (z.B. nach unten bis zu Vss) und deaktiviert dadurch den zweiten Ausgangstreibertransistor 124 (MN). Wenn der zweite Gatesteuertransistor 133 (Mdwn) deaktiviert ist, kann die Spannung an dem zweiten Gate 107 (gn) der Spannung an dem Eingang 101 (A) folgen. Der erste Gatesteuertransistor 131 kann ein Transistor eines ersten Typs, z.B. PMOS, sein. Der zweite Gatesteuertransistor 133 kann ein Transistor eines zweiten Typs, z.B. NMOS, sein.
Die zwei kleinen Transistoren 135, 137 (MGp, MGn) sind eine Menge von Eingangssteuertransistoren, die als Schalter agieren, um die Gates 105, 107 (gp, gn) der Ausgangstreibertransistoren 112, 114 (MP/MN) jeweils mit der Eingabe 101 (A), wenn es benötigt wird, d.h. während eines Übergangszeitraums, zu verbinden. Insbesondere ist der erste Eingangssteuertransistor 135 (MGp) eingerichtet, zu steuern, wann das erste Gate 105 (gp) des ersten Ausgangstreibertransistors 122 (MP) mit dem Eingang 101 (A) verbunden ist. Das heißt, der erste Eingangssteuertransistor 135 (MGp), wenn aktiviert, verbindet das Gate 105 (gp) des ersten Ausgangstreibertransistors 122 (MP) mit dem Eingang 101 (A). Ähnlich ist der zweite Eingangssteuertransistor 137 (MGn) eingerichtet, zu steuern, wann das zweite Gate 107 (gn) des zweiten Ausgangstreibertransistors 122 (MN) mit dem Eingang 101 (A) verbunden ist. Das heißt, der zweite Eingangssteuertransistor 137 (MGn), wenn aktiviert, verbindet das zweite Gate 107 (gn) des zweiten Ausgangstreibertransistors 122 (MN) mit dem Eingang 101 (A). Der erste Eingangssteuertransistor 135 kann ein Transistor eines zweiten Typs, z.B. NMOS, sein. Der zweite Eingangssteuertransistor 137 kann ein Transistor eines ersten Typs, z.B. PMOS, sein.
Die Invertierungsverzögerung 140 ist ein Invertierungsverzögerungsschaltkreis, der als Eingabe das Signal an dem Ausgang 109 (Z) nimmt und als Ausgabe ein Steuersignal 103 (sense), das eine invertierte Version des Signals an dem Ausgang 109 (Z) mit einer kleinen Laufzeitverzögerung ist, bereitstellt. Die kleine Laufzeitverzögerung ist eingerichtet, um Zeit für eine Aktivierung eines jeweiligen Ausgangstreibertransistors zu erlauben, um den Übergang des Ausgabezustands zu treiben, bevor der jeweilige Ausgangstreibertransistor deaktiviert ist. Zum Beispiel kann der Invertierungsverzögerungsschaltkreis drei kleine in Reihe geschaltete konventionelle Inverter sein.
4 ist ein Zeitablaufdiagramm, das einen Signalübergang des Digitalsignaltreibers von 2 für drei Übergangszeiträume gemäß verschiedenen Aspekten der vorliegenden Offenbarung veranschaulicht. Das heißt, ein erster Übergangszeitraum (z.B. von T1 bis T2) des Ausgabesignals von hoch zu tief als Reaktion auf einen Eingabesignalwechsel von tief zu hoch, ein zweiter Übergangszeitraum (z.B. von T3 zu T4) des Ausgabesignals von tief zu hoch als Reaktion auf einen Eingabesignalwechsel von hoch zu tief, und ein dritter Übergangszeitraum (z.B. von T5 zu T6) des Ausgabesignals von hoch zu tief als Reaktion auf einen Eingabesignalwechsel von tief zu hoch. Bezugnehmend auf 2, anfangs, bei Zeit T0, ist das Eingabesignal am Eingang 101 (A) „0“ (z.B. VSS oder Logiktief), das Ausgabesignal am Ausgang 109 (Z) ist „1“ (z.B. Vdd oder Logikhoch) und das Steuersignal 103 (sense) ist „0“. Der zweite Ausgangsunterstützungstransistor 114 (MNs) ist „AUS“ (z.B. deaktiviert) während der erste Ausgangsunterstützungstransistor 112 (MPs) „AN“ (z.B. aktiviert) ist, wodurch das Ausgabesignal an Ausgabe 109 (Z) bei „1“ gehalten wird. Der erste Eingangssteuertransistor 135 (erster Eingangsschalter MGp) wird durch das Steuersignal 103 (sense) abgeschaltet, wodurch das erste Gate 105 (gp) des ersten Ausgangstreibertransistors 122 (MP) von der Eingabe 101 (A) durch den ersten Eingangssteuertransistor 135 (erster Eingangsschalter MGp) getrennt wird. Der erste Gatesteuertransistor 131 (Anhebeschalter Mup) wird durch das Steuersignal 103 (sense) angeschaltet, wodurch die Spannung an dem ersten Gate 105 (gp) durch den ersten Gatesteuertransistor 131 (Schalter Mup) auf die Versorgungsschiene (z.B. Vdd) angehoben wird. Daher ist der erste Ausgangstreibertransistor 122 (MP) „AUS“. Der zweite Eingangssteuertransistor 137 (zweiter Eingangsschalter MGn) wird durch das Steuersignal 103 (sense) angeschaltet, wodurch das zweite Gate 107 (gn) des zweiten Ausgangstreibertransistors 124 (MN) durch den zweiten Eingangssteuertransistor 137 (zweiter Eingangsschalter MGn) mit dem Eingang 101 (A) verbunden wird. Der zweite Gatesteuertransistor 133 (Absenkschalter Mdwn) wird durch das Steuersignal 103 (sense) abgeschaltet. Das heißt, bei Zeit T0 ist der Anhebeschalter „AN“, der Absenkschalter Mdwn ist „AUS“, der erste Eingangsschalter MGp ist „AUS“ und der zweite Eingangsschalter MGn ist „AN“. In diesem Zustand ist der zweite Ausgangstreibertransistor 124 (MN) durch das Eingabesignal am Eingang 101 (A) gesteuert, was bedeutet, dass der zweite Ausgangstreibertransistor 124 (MN) „AUS“ ist, weil das Eingabesignal bei T0 „0“ ist, aber der zweite Ausgangstreibertransistor 124 (MN) bereit ist, einen Übergang von „1“ auf „0“ zu treiben.
Bei Zeit T1 geht das Eingabesignal bei Eingang 101 (A) von einer „0“ auf eine „1“ über. Das heißt, Zeit T1 entspricht einer steigenden Flanke des Eingabesignals. Das Eingabesignal bei Eingang 101 (A) steigt von „0“ auf „1“. Das zweite Gate 107 (gn) des zweiten Ausgangstreibertransistors124 (MN) ist noch mit dem Eingang 101 (A) verbunden und daher steigt auch die Spannung an dem zweiten Gate 107 (gn) von „0“ auf „1“. Dieser Übergang veranlasst den zweiten Ausgangstreibertransistor 124 (MN), zu aktivieren (z.B. „AN“ schalten) und die Ausgabe 109 (Z) von „1“ auf „0“ zu treiben oder entladen. Aber das Steuersignal 103 (sense) ist noch „0“, sodass der erste Ausgangstreibertransistor 122 (MP) noch „AUS“ ist. Demzufolge gibt es keinen Querstrom, da der erste Ausgangstreibertransistor 122 (MP) „AUS“ ist und es kein Verlangsamen des Ausgabeübergangs gibt, weil der zweite Ausgangstreibertransistor 124 (MN) nicht irgendwelchen Effekten von dem ersten Ausgangstreibertransistor 122 (MP) entgegenwirken muss.
Bei Zeit T2 schaltet der Invertierungsverzögerer 140 (als eine verzögerte Reaktion auf den Wechsel des Zustands von „1“ auf „0“ an Ausgabe 109 (Z)) schließlich das Steuersignal 103 (sense) an seiner Ausgabe von „0“ auf „1“. Dies verursacht eine Trennung des zweiten Ausgangstreibertransistors 124 (MN) von dem Eingang 101 (A). Das heißt, das Steuersignal 103 (sense) deaktiviert den zweiten Eingangssteuertransistor 137 (z.B. schaltet den zweiten Eingangsschalter MGn aus), wodurch das zweite Gate 107 (gn) des zweiten Ausgangstreibertransistors 124 (MN) von dem Eingang 101 (A) getrennt wird. Das Steuersignal 103 (sense) aktiviert auch den zweiten Gatesteuertransistor 133 (z.B. schaltet den Absenkschalter Mdwn an), sodass die Spannung an dem zweiten Gate 107 (gn) durch den zweiten Gatesteuertransistor 133 (Absenkschalter Mdwn) abgesenkt (z.B. auf Vss) wird. Daher ist der zweite Ausgangstreibertransistor 124 (MN) „AUS“. Zur gleichen Zeit aktiviert das Steuersignal 103 (sense) den ersten Eingangssteuertransistor 135 (z.B. schaltet den ersten Eingangsschalter MGp an), wodurch das erste Gate 105 (gp) des ersten Ausgangstreibertransistors (MP) durch den ersten Eingangssteuertransistor 135 (erster Eingangsschalter MGp) mit Eingang 101 (A) verbunden wird. Das Steuersignal 103 (sense) deaktiviert den ersten Gatesteuertransistor 131 (z.B. schaltet den ersten Gatesteuerschalter (Mup) aus), so dass die Spannung an dem ersten Gate 105 (gp) dem Signal an Eingang 101 (A) folgt. Das heißt, bei Zeit T2 ist der Anhebeschalter Mup „AUS“, der Absenkschalter Mdwn ist „AN“, der erste Eingangsschalter MGp ist „AN“ und der zweite Eingangsschalter ist „AUS“. In diesem Zustand ist der zweite Ausgangstreibertransistor 124 (MN) durch den aktivierten zweiten Gatesteuertransistor 133 (z.B. angeschaltet Mdwn) gesteuert, was bedeutet, dass der zweite Ausgangstreibertransistor 124 (MN) „AUS“ ist. Der erste Ausgangstreibertransistor 122 (MP) ist durch das Eingabesignal an Eingang 101 (A) gesteuert, was bedeutet, dass der erste Ausgangstreibertransistor 122 (MP) „AUS“ ist, weil das Eingabesignal bei T0 „1“ ist, aber der erste Ausgangstreibertransistor 122 (MP) ist bereit, einen Übergang von „0“ auf „1“ zu treiben.
Der erste Ausgangsunterstützungstransistor 112 (MPs) ist „AUS“, während der zweite Ausgangsunterstützungstransistor 114 (MNs) „AN“ ist, was den Ausgang 109 (Z) auf „0“ hält. Daher ist, bei Zeit T2, die Situation im Vergleich zu dem Anfangszustand bei Zeit T0 invertiert.
Bei Zeit T3 geht das Eingabesignal von einer „1“ auf eine „0“ über. Das heißt, Zeit T3 entspricht einer fallenden Flanke des Eingabesignals. Das Eingabesignal an Eingang 101 (A) fällt von „1“ auf „0“. Das erste Gate 105 (gp) des ersten Ausgangstreibertransistors 122 (MP) ist noch mit dem Eingang 101 (A) verbunden und daher fällt auch die Spannung an dem ersten Gate 105 (gp) von „1“ auf „0“. Dieser Übergang veranlasst den ersten Ausgangstreibertransistor 122 (MP), zu aktivieren (z.B. auf „AN“ schalten) und die Ausgabe 109 (Z) von „0“ auf „1“ zu treiben oder laden. Aber das Steuersignal 103 (sense) ist noch bei „1“, sodass der zweite Ausgangstreibertransistor 124 (MN) noch „AUS“ ist. Demzufolge gibt es keinen Querstrom, da der zweite Ausgangstreibertransistor 124 (MN) „AUS“ ist, und es keine Verlangsamung des Ausgabeübergangs gibt, weil der erste Ausgangstreibertransistor 122 (MP) nicht irgendwelchen Effekten von dem zweiten Ausgangstreibertransistor 124 (MN) entgegenwirken muss.
Bei Zeit T4 schaltet die Invertierungsverzögerung 140 (als eine verzögerte Reaktion auf den Wechsel des Zustands von „0“ auf „1“ bei Ausgang 109 (Z)) schließlich das Steuersignal 103 (sense) an seiner Ausgabe von „1“ auf „0“. Dies verursacht eine Trennung des ersten Ausgangstreibertransistors 122 (MP) von dem Eingang 101 (A). Das heißt, das Steuersignal 103 (sense) deaktiviert den ersten Eingangssteuertransistor 135 (z.B. schaltet den ersten Eingangsschalter MGp aus), wodurch das erste Gate 105 (gp) des ersten Ausgangstreibertransistors 122 (MP) von Eingang 101 (A) getrennt wird. Das Steuersignal 103 (sense) aktiviert auch den ersten Gatesteuertransistor 131 (z.B. schaltet den Anhebeschalter Mup an), sodass die Spannung an dem ersten Gate 105 (gp) durch den ersten Gatesteuertransistor 131 (Anhebeschalter Mup) angehoben wird (z.B. auf VDD). Daher ist der erste Ausgangstreibertransistor 122 (MP) „AUS“. Zur gleichen Zeit aktiviert das Steuersignal 103 (sense) den zweiten Eingangssteuertransistor 137 (z.B. schaltet den zweiten Eingangsschalter MGn an), wodurch das zweiter Gate 107 (gn) des zweiten Ausgangstreibertransistors 124 (MN) durch den zweiten Eingangssteuertransistor 137 (zweiten Eingangssteuerschalter MGn) mit Eingang 101 (A) verbunden wird. Das Steuersignal 103 (sense) deaktiviert den zweiten Steuertransistor 133 (z.B. schaltet den zweiten Gatesteuerschalter (Mdwn) aus), so dass die Spannung an dem zweiten Gate 107 (gn) dem Signal an Eingang 101 (A) folgt. Das heißt, bei Zeit T4 ist der Anhebeschalter Mup „AN“, der Absenkschalter Mdwn ist „AUS“, der erste Eingangsschalter MGp ist „AUS“ und der zweite Eingangsschalter MGn ist „AN“. In diesem Zustand ist der erste Ausgangstreibertransistor 122 (MP) durch den aktivierten ersten Gatesteuertransistor 131 (z.B. angeschalteter Mup) gesteuert, was bedeutet, dass der erste Ausgangstreibertransistor 122 (MP) „AUS“ ist. Der zweite Ausgangstreibertransistor 124 (MN) ist durch das Eingabesignal an Eingang 101 (A) gesteuert, was bedeutet, dass der erste Ausgangstreibertransistor 122 (MP) „AUS“ ist, weil das Eingabesignal bei T4 „0“ ist, aber der zweite Ausgangstreibertransistor 124 (MN) ist bereit, einen Übergang von „1“ auf „0“ zu treiben.
Der erste Ausgangsunterstützungstransistor 112 (MPs) ist „AN“, während der zweite Ausgangsunterstützungstransistor 114 (MNs) „AUS“ ist, den Ausgang 109 (Z) auf „1“ haltend. Daher ist, bei Zeit T4, die Situation die Gleiche wie bei dem Anfangszustand bei Zeit T0. Die Situation bei Zeiten T5 und T6 sind die Gleichen wie die Situationen bei Zeiten T1 und T2.
Bezugnehmend auf 4, der erste und zweite Ausgangsunterstützungstransistor 112, 114 (MPs, MNs) sind eingerichtet, den Ausgabezustand an Ausgang 109 (Z) stabil aufrechtzuerhalten. Die Größen dieser Transistoren können die kleinste mögliche Größe sein, die noch den Transistoren 112, 114 (MPs, MNs) erlaubt, um in der Lage zu sein, den Ausgabezustand des Inverters zu unterstützen. Das heißt, diese Transistoren müssen mindestens groß genug sein, den Ausgabezustand des Inverters statisch zu halten (z.B. dem Leckstrom entgegenzuwirken). Diese Transistoren tragen wegen ihrer geringen Größe nicht viel zu den Übergängen der Ausgabe bei. Der erste und zweite Ausgangstreibertransistor 122, 124 (MP, MN) müssen größer als der erste und zweite Ausgangsunterstützungstransistor 112, 114 sein, um den Übergang zu treiben. Die Ausgangstreibertransistoren sind für die Last bemessen. Die Ausgangstreibertransistoren können einen viel größeren Stromfluss haben. Der größere Strom überwindet die Kapazität schneller, wodurch dem Inverter erlaubt wird, Zustände schnell zu wechseln. Vorteilhafterweise ist die Größe der Ausgangstreibertransistoren 10 oder mehr mal größer als die minimale Größe der Ausgangsunterstützungstransistoren. Jedoch, in den meisten Fällen, kann die Größe der Ausgangsunterstützungstransistoren größer als das Minimum sein, das benötigt wird, um eine substanzielle Toleranz zu ermöglichen. In diesen Fällen kann die Größe der Ausgangstreibertransistoren 5 oder mehr mal größer als die Größe der Ausgangsunterstützungstransistoren sein. Die Größen der Steuertransistoren 131, 133, 135, 137 können ungefähr die gleiche Größe wie die Ausgangsunterstützungstransistoren haben. Alle anderen Transistoren (z.B. die Gatesteuertransistoren und die Eingangssteuertransistoren) in der Schaltung können die minimale Größe, die durch die Technologiegröße (das heißt, Herstellungsverfahrensgrößen, wie beispielsweise 20-nm-Verfahren, 14-nm-Verfahren, etc.) erlaubt ist, haben. Dementsprechend können die Größen der Unterstützungs- und Steuertransistoren auf die minimale durch die Technologie erlaubte Größe reduziert werden, während die Größen der Ausgangstreibertransistoren gewöhnlich mehr als 10-mal die minimale durch die Technologie erlaubte Größe sind. Und in einigen Fällen, wenn benötigt, können die Größen der Ausgangstreibertransistoren mindesten mehr als 5-mal die minimale durch die Technologie erlaubte Größe sein.
Im Allgemeinen, wenn die CMOS-Transistorpaare bemessen werden, ist ein P/N-Verhältnis normalerweise definiert durch das Entwurfsbedürfnis für die Ausbreitungssymmetrie von fallenden/steigenden Flanken. Einfachheitshalber wird empfohlen, das gleiche P/N-Verhältnis wie für andere digitale Schaltkreise und Komponenten, die in dem Entwurf verwendet werden, zu verwenden. Dieses Verhältnis kann für die Ausgangsunterstützungstransistor en 112, 114 (MPs/MNs) und für die Ausgangstreibertransistoren 122, 124 (MP/MN) verwendet werden. Dieses Verhältnis kann auch für die Gate- und Eingangssteuertransistor en 131, 133, 135, 137 (Mup/Mdwn/MGp/MGn) verwendet werden.
Die vorliegende Offenbarung beschreibt einen Inverter, der skalierbar ist. Im Allgemeinen bedeuten größere Transistoren einen größeren Strom, um die Lastkapazität zu überwinden, und daher den schnelleren Übergang. Jedoch ist in einem konventionellen Inverter, wenn einmal die Transistoren groß genug sind, um in Sättigung zu sein, keine weitere Geschwindigkeitssteigerung möglich, wegen den entgegenwirkenden Effekten der gegensätzlichen Transistoren. Weil die Ausgangstreibertransistoren des Inverters der vorliegenden Offenbarung dynamisch und unabhängig verbunden sind, kann die Geschwindigkeitssteigerung sogar weiter über den typischen Sättigungspunkt hinaus skaliert werden.
5 ist ein schematisches Diagramm, das einen ersten Schaltkreisteil des Digitalsignaltreiberschaltkreises von 2 gemäß verschiedenen Aspekten der vorliegenden Offenbarung veranschaulicht. Zum Beispiel kann der erste Ausgangsunterstützungstransistor 512 ein PMOS-Transistor, der eine Kanalbreite von 500 nm und eine Kanallänge von 30 nm hat, sein und der zweite Ausgangsunterstützungstransistor 514 kann ein NMOS-Transistor, der eine Kanalbreite von 430 nm und eine Kanallänge von 30 nm hat, sein. Der erste Ausgangstreibertransistor 522 kann ein PMOS-Transistor, der eine Kanalbreite von 2500 nm und eine Kanallänge von 30 nm hat, sein und der zweite Ausgangstreibertransistor 524 kann ein NMOS-Transistor, der eine Kanalbreite von 2150 nm und eine Kanallänge von 30 nm hat, sein. Der erste Gatesteuertransistor 531 kann ein PMOS-Transistor, der eine Kanalbreite von 500 nm und eine Kanallänge von 40 nm hat, sein und der zweite Gatesteuertransistor 533 kann ein NMOS-Transistor, der eine Kanalbreite von 430 nm und eine Kanallänge von 40 nm hat, sein. Der erste Eingangssteuertransistor 535 kann ein NMOS-Transistor, der eine Kanalbreite von 430 nm und eine Kanallänge von 30 nm hat, sein und der zweite Eingangssteuertransistor 537 kann ein PMOS-Transistor, der eine Kanalbreite von 500 nm und eine Kanallänge von 30 nm hat, sein.
Der Invertierungsverzögerungsschaltkreis 140 kann drei kleine einfache in Reihe geschaltete Inverter sein. Die Größe der Transistoren dieser kleinen einfachen Inverter kann die gleiche Größe wie die der Ausgangsunterstützungstransistoren sein. Das heißt, jeder Inverter enthält einen PMOS-Transistor, der eine Kanalbreite von 500 nm und eine Kanallänge von 30 nm und einen NMOS-Transistor, der eine Kanalbreite von 430 nm und eine Kanallänge von 30 nm hat. Die Größen der Transistoren von den kleinen Invertern in dem Invertierungsverzögerungsschaltkreis 140 kann die minimale durch die Technologie erlaubte Größe sein.
Die spezifischen Größen der Transistoren des Inverterschaltkreises der vorliegenden Offenbarung sind nur als ein Beispiel bereitgestellt. Die Größen der Transistoren sind nicht begrenzt durch diese spezifischen Größen. Die eigentlichen Größen der Transistoren hängen von der verwendeten Herstellungsverfahrenstechnologie ab.
3 ist ein weiteres schematische Diagramm, das einen Digitalsignaltreiberschaltkreis gemäß verschiedenen Aspekten der vorliegenden Offenbarung veranschaulicht. Bezugnehmend auf 3, ein erster Teil des Inverters 100 der vorliegenden Offenbarung kann als zwei Schaltkreispfade zwischen Eingang 101 (A) und Ausgang 109 (Z) charakterisiert werden. Der erste Schaltkreispfad 110 (d.h. der unterstützende Teil) enthält die zwei Ausgangsunterstützungstransistor en 112, 114 (MPs, MNs), die als ein Inverter mit Eingang 101 (A) und Ausgang 109 (Z) angeordnet sind. Der zweite Schaltkreispfad 120 (d.h. der treibende Teil) enthält die zwei Ausgangstreibertransistoren 122, 124 (MP, MN), die als ein Inverter mit Eingang 101 (A) und Ausgang 109 (Z) mit zusätzlichen Transistoren angeordnet sind, die als Steuerschalter 131, 133, 135, 137 eingerichtet sind, jeden jeweiligen Ausgangstreibertransistor unabhängig zu verbinden/trennen und zu aktivieren/deaktivieren. Das heißt, der erste Schaltkreispfad 110 ist statisch und ändert sich nicht und der zweite Schaltkreispfad 120 ist dynamisch. Die Schalter in dem zweiten Schaltkreispfad werden durch das Steuersignal 103 (sense) gesteuert, so dass nur ein Ausgangstreibertransistor mit dem Eingang 101 (A) verbunden ist und/oder zu einem Zeitpunkt aktiviert ist. Ein Vorteil von dieser Anordnung ist eine reduzierte Eingangskapazität. Erstens hat der erste Schaltkreispfad eine viel kleinere Gatekapazität, weil die Ausgangsunterstützungstransistoren viel kleiner als die Ausgangstreibertransistoren sind und Gatekapazität proportional zu der Fläche des Gates ist (das heißt, die Gatebreite multipliziert mit der Gatelänge). Zweitens ist nur das Gate von einem der Ausgangstreibertransistoren verbunden.
Wie in 3 gezeigt, ist der erste Schaltkreispfad 110 ein Unterstützungsteil, der eine kleinere Version des einfachen Inverters enthält, um die korrekten Ausgabezustände in statischen Fällen bereitzustellen. Der zweite Schaltkreispfad 120 ist ein Treiberteil, der die Treibertransistoren, die unabhängig verbunden und gesteuert werden, enthält.
Die Treibertransistoren sind separat gesteuert, um individuell verbunden zu werden. Zum Beispiel sind die größeren Treibertransistoren des vorliegenden Inverters 122, 124 (MP, MN) getrennt und ihre Gates 105, 107 (gp, gn) werden individuell gesteuert. Das erste Eingabegate 105 (gp) ist durch den ersten Eingangssteuertransistor 135 (MGp), der ein durch das Steuersignal 103 (sense) gesteuerter analoger Schalter ist, mit Eingang 101 (A) verbunden. Das zweite Eingabegate 107 (gn) ist durch den zweiten Eingangssteuertransistor 137 (MGn), der ein durch das Steuersignal 103 (sense) gesteuerter weiterer analoger Schalter ist, mit Eingang 101 (A) verbunden. Die Schalter sind unterschiedlichen Typs (z.B. PMOS gegenüber NMOS), so dass, obwohl sie durch das gleiche Steuersignal gesteuert sind, nur ein Ausgangstreibertransistor zeitgleich mit dem Eingang verbunden ist. Dies reduziert die Eingangskapazität des Inverterschaltkreises, weil die Kapazität des getrennten Gates entfernt ist und stattdessen nur eine kleine aktivierte Schalterkapazität des entgegengesetzten Gates zu der Eingangskapazität hinzugefügt ist. Das getrennte Gate des Ausgangstreibertransistors wird mit den Gatesteuertransistoren 131, 133 (Mup, Mdwn) (z.B. „AUS“-Schalter) auf die Quelle gehoben, um den getrennten Transistor abgeschaltet zu halten. Da nur ein Ausgangstreibertransistor zeitgleich aktiviert werden kann, gibt es keinen Querstromleistungsverlust. Sobald sich die Eingabespannung bewegt und größer als die Schwelle des aktiven Ausgangstreibertransistors wird, fängt die Ausgabe umgehend an, durch den aktiven Ausgangstreibertransistor wieder aufgeladen zu werden, und keine Ladung wird durch Querstrom verloren. Wenn sich die Ausgabe erfolgreich zu dem anderen Zustand bewegt hat, erkennt das der Invertierungsverzögerungsschaltkreis 140 und vertauscht nach etwas Verzögerung (um den Ausgabezustandsübergang abzuschließen) die aktiven und abgeschalteten Transistoren.
Zum Beispiel, bezugnehmend auf 4, wenn der Inverter bei Zeit T0 in stationärem Zustand ist, wird der Ausgang 109 (Z) durch die Ausgabe des ersten Schaltkreispfads 110 gesteuert. Von Zeit T1 bis Zeit T2, wenn die Eingabe von einer „0“ auf eine „1“ übergeht, wird der Ausgang 109 (Z) durch die Ausgabe der unteren Hälfte des zweiten Schaltkreispfads 120, wie in 3 gezeigt, gesteuert. Das heißt, von Eingang 101 (A) durch den zweiten Eingangssteuertransistor 137 (Schalter MGn) durch den zweiten Ausgangstreibertransistor 124 (MN) zu Ausgang 109 (Z). Während dieser Zeit ist die obere Hälfte des zweiten Schaltkreispfads getrennt und deaktiviert. Wenn der Inverter von Zeit T2 bis Zeit T3 wieder in stationärem Zustand ist, wird der Ausgang 109 (Z) durch die Ausgabe des ersten Schaltkreispfads 110 gesteuert. Von Zeit T3 bis Zeit T4, wenn die Eingabe von einer „1“ auf eine „0“ übergeht, wird der Ausgang 109 (Z) durch die Ausgabe der oberen Hälfte des zweiten Schaltkreispfads 120, wie in 3 gezeigt, gesteuert. Das heißt, von Eingang 101 (A) durch den ersten Eingangssteuertransistor (Schalter MGp) durch den ersten Ausgangstreibertransistor 122 (MP) zu Ausgang 109 (Z). Während dieser Zeit ist die untere Hälfte des zweiten Schaltkreispfads getrennt und deaktiviert.
Wieder bezugnehmend auf 3, der Invertierungsverzögerungsschaltkreis 140 ist nicht beschränkt auf den einfachen Invertierungsverzögerungsschaltkreis, der in 2 veranschaulicht ist. Der Invertierungsverzögerungsschaltkreis 140 kann irgendein Schaltkreis sein, der als Eingabe das Signal an Ausgang 109 (Z) nimmt und als Ausgabe ein Steuersignal 103 (sense), das eine invertierte Version des Signals an Ausgabe 109 (Z) mit einer kleinen Laufzeitverzögerung ist, bereitstellt.
Die Invertierungsverzögerung gewährleistet zwei Funktionen, der Verzögerungsaspekt ermöglicht Zeit für das Erfolgen des Übergangs. In dem Treiberteil aktiviert ein Niveauwechsel an dem Eingang 101 (A) den Übergangsschaltkreis. Der Ausgangstreibertransistor muss lange genug „AN“ bleiben, um den Übergang zum Abschluss zu treiben, weil der Unterstützungsteil den Übergang nicht treiben kann. Nach dem Übergangszeitraum sollte die Ausgabe in stabilem Zustand (d.h. entweder hoch oder tief) sein. Um Leistungsverbrauch zu reduzieren, stellt der Invertierungssignalaspekt die Steuerung bereit, um die treibenden Transistoren abzukoppeln. Das heißt, nach dem Übergangszeitraum trennt und deaktiviert das verzögerte invertierte Signal den Ausgangstreibertransistor. Die Invertierungsverzögerung kann eine 1-2-Gateverzögerung bereitstellen.
6 ist ein Zeitablaufantwortdiagramm, das die Signalübergänge eines konventionellen Invertertreiberschaltkreises mit den Signalübergängen des Digitalsignaltreiberschaltkreises von 2 gemäß verschiedenen Aspekten der vorliegenden Offenbarung vergleicht. Die Eingabespannung an Knoten A schaltet zwischen 0 V und 1,1 V um. Die Ausgabespannung an Knoten Z schaltet in der invertierten Richtung verglichen mit dem Signal an Knoten A verzögert um. Bezugnehmend auf 6, die Kurve, die durch Bezugszeichen 603a angegeben ist, zeigt das Ausgabesignal eines konventionellen einfachen Inverters und die Kurve, die durch das Bezugszeichen 603b angegeben ist, zeigt das Ausgabesignal eines Beispielinverters der vorliegenden Offenbarung bezüglich der Eingabespannung. Wie in 6 gezeigt, zeigt die durch Bezugszeichen 605a angegebene Kurve den Strom, der durch einen konventionellen einfachen Inverter verbraucht wird, und die durch Bezugszeichen 605b angegebene Kurve zeigt den Strom, der durch einen Beispielinverter der vorliegenden Offenbarung während der Übergangszeiträume verbraucht wird. Die Ergebnisse der Zeitablaufanalyse zeigen, dass das Integral des Stroms über die Zeit für den konventionellen Inverter größer als das jeweilige Integral für den Inverter ist.
Im Folgenden werden verschiedene Aspekte dieser Offenbarung veranschaulicht:

Beispiel 1 ist ein Invertertreiberschaltkreis. Der Invertertreiberschaltkreis kann enthalten einen Eingang, der eingerichtet ist, ein Eingabesignal zu empfangen; einen Ausgang, der eingerichtet ist ein Ausgabesignal bereitzustellen; einen Parallelschaltkreis zwischen dem Eingang und dem Ausgang, wobei der Parallelschaltkreis einen ersten Schaltkreispfad parallel zu einem zweiten Schaltkreispfad zwischen dem Eingang und dem Ausgang enthält, wobei der erste Schaltkreispfad einen Ausgangsunterstützungsschaltkreis und der zweite Schaltkreispfad einen Ausgangstreiberschaltkreis enthält; und einen Invertierungsverzögerungsschaltkreis, der mit dem Ausgang des Invertertreiberschaltkreises gekoppelt ist und mit dem Ausgangstreiberschaltkreis gekoppelt ist, wobei der Invertierungsverzögerungsschaltkreis eingerichtet ist, ein Steuersignal dem Ausgangstreiberschaltkreis bereitzustellen, wobei das Steuersignal eine verzögerte und invertierte Version des Ausgabesignals ist.
In Beispiel 2 kann der Invertertreiberschaltkreis von Beispiel 1 optional enthalten, wobei der Ausgangsunterstützungsschaltkreis einen ersten Ausgangsunterstützungstransistor und einen zweiten Ausgangsunterstützungstransistor enthält, wobei die Gates des ersten und des zweiten Ausgangsunterstützungstransistors kontinuierlich operativ mit der Eingabe und die Drains des ersten und zweiten Ausgangsunterstützungstransistors kontinuierlich operativ mit der Ausgabe verbunden sind. Das heißt, der Eingang und der Ausgang sind eingerichtet, operativ kontinuierlich durch den ersten Schaltkreispfad verbunden zu sein.
In Beispiel 3 kann der Invertertreiberschaltkreis von Beispiel 1 oder 2 optional enthalten, wobei der Ausgangstreiberschaltkreis einen ersten Ausgangstreibertransistor, einen zweiten Ausgangstreibertransistor und einen Steuerschaltkreis enthält, wobei der Steuerschaltkreis dynamisch den ersten Ausgangstreibertransistor und den zweiten Treibertransistor basierend auf dem Steuersignal steuert.
In Beispiel 4 kann der Invertertreiberschaltkreis von Beispiel 3 optional enthalten, wobei der Steuerschaltkreis eingerichtet ist, den Eingang mit nur einem der Gates des ersten und des zweiten Ausgangstreibertransistors zeitgleich operativ zu verbinden, und nur einen aus dem ersten und dem zweiten Ausgangstreibertransistor zeitgleich zu aktivieren. Das heißt, nur ein oder kein Gate des ersten und des zweiten Ausgangstreibertransistors ist mit dem Eingang zu irgendeinem Zeitpunkt verbunden. Und der erste und zweite Ausgangstreibertransistor kann nicht gleichzeitig aktiv sein. Das heißt, der Eingang und der Ausgang sind eingerichtet, nur vorübergehend operativ durch den zweiten Schaltkreispfad verbunden zu sein.
In Beispiel 5 kann der Invertertreiberschaltkreis von einem der Beispiele 1 bis 4 optional enthalten, wobei der zweite Schaltkreispfad einen ersten Unterpfad und einen zweiten Unterpfad enthält, wobei der erste Unterpfad parallel zu dem zweiten Unterpfad zwischen der Eingabe und der Ausgabe ist, wobei der erste Unterpfad den ersten Ausgangstreibertransistor und der zweite Unterpfad den zweiten Ausgangstreibertransistor enthält, wobei der Eingang und der Ausgang eingerichtet sind, operativ durch den ersten Unterpfad oder den zweiten Unterpfad verbunden zu sein, aber nicht beide, den ersten Unterpfad und den zweiten Unterpfad. Das heißt, der Eingang und der Ausgang sind eingerichtet, operativ durch nur einen aus dem ersten und zweiten Unterpfad des zweiten Schaltkreispfads zeitgleich und auf vorübergehender Basis verbunden zu sein.
In Beispiel 6 kann der Invertertreiberschaltkreis von einem der Beispiele 3-5 optional enthalten, wobei der Steuerschaltkreis einen ersten Eingangssteuerschalter, der mit dem Eingang und dem Gate des ersten Ausgangstreibertransistors verbunden ist, enthält und einen zweiten Eingangssteuerschalter, der mit dem Eingang und dem Gate des zweiten Ausgangstreibertransistors verbunden ist, enthält, wobei, wenn der erste Eingangssteuerschalter aktiviert ist, das Gate des ersten Ausgangstreibertransistors operativ mit dem Eingang verbunden ist, und, wenn der zweite Eingangssteuerschalter aktiviert ist, das Gate des zweiten Ausgangstreibertransistors operativ mit dem Eingang verbunden ist.
In Beispiel 7 kann der Invertertreiberschaltkreis von einem der Beispiele 3 bis 6 optional enthalten, wobei der Steuerschaltkreis einen ersten Gatesteuerschalter, der mit dem Gate des ersten Ausgangstreibertransistors verbunden ist, und einen zweiten Gatesteuerschalter, der mit dem Gate des zweiten Ausgangstreibertransistors verbunden ist, enthält, wobei, wenn der erste Gatesteuerschalter aktiviert ist, der erste Ausgangstreibertransistor deaktiviert ist, und, wenn der zweite Gatesteuerschalter aktiviert ist, der zweite Ausgangstreibertransistor deaktiviert ist.
In Beispiel 8 kann der Invertertreiberschaltkreis von Beispielen 6 und 7 optional enthalten, wobei der erste Eingangssteuerschalter, der zweite Eingangssteuerschalter, der erste Gatesteuerschalter und der zweite Gatesteuerschalter jeweils ein Transistor sind, deren jeweilige Gates durch das Steuersignal gesteuert sind.
In Beispiel 9 kann der Invertertreiberschaltkreis von Beispiel 8 optional enthalten, wobei der zweite Schaltkreispfad einen ersten Unterpfad und einen zweiten Unterpfad enthält, wobei der erste Unterpfad parallel zu dem zweiten Unterpfad zwischen dem Eingang und dem Ausgang ist, wobei der erste Unterpfad den ersten Eingangssteuertransistor und den ersten Ausgangstreibertransistor enthält, wobei der zweite Unterpfad den zweiten Eingangssteuertransistor und den zweiten Ausgangstreibertransistor enthält, wobei der Eingang und der Ausgang eingerichtet sind, durch den ersten Unterpfad oder den zweiten Unterpfad aber nicht durch beide, den ersten Unterpfad und den zweiten Unterpfad, operativ verbunden zu sein.
In Beispiel 10 kann der Invertertreiberschaltkreis von Beispiel 9 optional enthalten, wobei der Eingabe und der Ausgang eingerichtet sind, operativ durch den ersten Unterpfad oder den zweiten Unterpfad nur wenn die Eingabe oder die Ausgabe wechselt verbunden zu werden.
In Beispiel 11 kann der Invertertreiberschaltkreis von Beispiel 10 optional enthalten, wobei nur der Ausgangsunterstützungsschaltkreis operativ mit dem Ausgang verbunden ist, wenn die Eingabe und die Ausgabe stabil sind.
In Beispiel 12 kann der Invertertreiberschaltkreis von Beispiel 10 optional enthalten, wobei der erste Ausgangsunterstützungstransistor, der erste Ausgangstreibertransistor, der erste Gatesteuertransistor und der zweite Eingangssteuertransistor Transistoren eines ersten Typs sind, wobei der zweite Ausgangsunterstützungstransistor, der zweite Ausgangstreibertransistor, der zweite Gatesteuertransistor und der erste Eingangssteuertransistor Transistoren eines zweiten Typs sind.
In Beispiel 13 kann der Invertertreiberschaltkreis von Beispiel 11 optional enthalten, wobei Transistoren des ersten Typs PMOS-Transistoren und wobei Transistoren des zweiten Typs NMOS-Transistoren sind.
In Beispiel 14 kann der Invertertreiberschaltkreis von einem der Beispiele 1 bis 13 optional enthalten, wobei die Größen der Ausgangstreibertransistoren mindestens fünfmal größer als die Größen der Ausgangsunterstützungstransistoren sind.
In Beispiel 15 kann der Invertertreiberschaltkreis von Beispiel 14 optional enthalten, wobei die Größen der Steuertransistoren im Wesentlichen die Gleichen wie die Größen der Ausgangsunterstützungstransistoren sind.
Beispiel 16 ist ein Invertertreiberschaltkreis. Der Invertertreiberschaltkreis kann enthalten einen Eingang, der eingerichtet ist, ein Eingabesignal zu empfangen; einen Ausgang, der eingerichtet ist, ein Ausgabesignal bereitzustellen; einen ersten Ausgabebereitstellungsschaltkreis auf einem ersten Schaltkreispfad, der eingerichtet ist, kontinuierlich den Ausgang in Abhängigkeit von dem Eingabesignal zu treiben; einen zweiten Ausgabebereitstellungsschaltkreis auf einem zweiten Schaltkreispfad, der eingerichtet ist, vorübergehend den Ausgang nur während eines Übergangszeitraums des Ausgabesignals zu treiben, wobei der Übergangszeitraum ein Zeitraum ist, nachdem das Eingabesignal gewechselt hat; und einen Invertierungsverzögerungsschaltkreis, der mit dem Ausgang und dem zweiten Ausgabebereitstellungsschaltkreis auf dem zweiten Ausgabepfad gekoppelt ist, wobei der Invertierungsverzögerungsschaltkreis eingerichtet ist, eine verzögerte Version des Ausgabesignals bereitzustellen, um den zweiten Ausgabebereitstellungsschaltkreis auf dem zweiten Schaltkreispfad zu deaktivieren, nachdem der Übergangszeitraum abgelaufen ist. Der Invertierungsverzögerungsschaltkreis kann auch eingerichtet sein, eine verzögerte und invertierte Version des Ausgabesignals bereitzustellen.
In Beispiel 17 kann der Invertertreiberschaltkreis von Beispiel 16 optional enthalten, wobei der zweite Ausgabebereitstellungsschaltkreis einen ersten Ausgangstreibertransistor und einen zweiten Ausgangstreibertransistor enthält, jeder hat einen Steuerschaltkreis, der die verzögerte Version des Ausgabesignals empfängt, wobei, während des Übergangszeitraums, nur einer der Steuerschaltkreise aktiviert ist, so dass nur einer der Ausgangstreibertransistoren durch das Eingabesignal getrieben ist. Jeder Steuerschaltkreis kann auch eingerichtet sein, eine verzögerte und invertierte Version des Ausgabesignals zu empfangen.
In Beispiel 18 kann der Invertertreiberschaltkreis von Beispiel 17 optional enthalten, wobei jeder Steuerschaltkreis einen jeweiligen Eingangsschalter zwischen dem Eingang und einem jeweiligen aus den Ausgangstreibertransistoren enthält, wobei jeder Eingangsschalter durch ein gleiches Signal gesteuert ist, und, wobei jeder Eingangsschalter eine andere Aktivierungspolarität aufweist, so dass während des Übergangszeitraums nur einer der jeweiligen Ausgangstreibertransistoren mit dem Eingang verbunden ist. Das gleiche Signal kann das verzögerte oder die verzögerte und invertierte Version des Ausgabesignals sein.

Terminologie
Für die Zwecke des vorliegenden Dokuments sind die folgenden Bezeichnungen und Definitionen auf die Beispiele und Ausführungsformen, die hierin erörtert sind, anwendbar.
Die Bezeichnung „Schaltung“, wie hierin verwendet, bezieht sich auf, ist Teil von oder enthält Hardwarekomponenten wie beispielsweise einen elektronischen Schaltkreis oder einen Logikschaltkreis, die eingerichtet sind, die beschriebene Funktionalität bereitzustellen. In einigen Ausführungsformen kann der Schaltkreis ein oder mehrere Software- oder Firmwareprogramme ausführen, um mindestens einiges der beschriebenen Funktionalität bereitzustellen. Die Bezeichnung „Schaltung“ kann sich auch auf eine Kombination von einem oder mehreren Hardwareelementen (oder eine Kombination von Schaltkreisen, die in einem elektrischen oder elektronischen System verwendet werden) beziehen.
Die Bezeichnungen „gekoppelt“, „verbunden“, „elektrisch gekoppelt“, und „elektrisch verbunden“ gemeinsam mit Ableitungen davon werden hierin verwendet. Die Bezeichnungen „gekoppelt“ oder „verbunden“ können bedeuten, dass zwei oder mehr Elemente in direktem physischen oder elektrischen Kontakt miteinander stehen, können bedeuten, dass zwei oder mehr Elemente sich einander indirekt kontaktieren aber immer noch kooperieren oder miteinander interagieren, und/oder können bedeuten, dass ein oder mehr andere Elemente zwischen den Elementen, die als miteinander gekoppelt bezeichnet werden, gekoppelt oder verbunden sind. Die Bezeichnung „direkt gekoppelt“ kann bedeuten, dass zwei oder mehr Elemente in direktem Kontakt miteinander stehen.

Claims

Ein Invertertreiberschaltkreis, umfassend: einen Eingang, der eingerichtet ist, ein Eingabesignal zu empfangen; einen Ausgang, der eingerichtet ist, ein Ausgabesignal bereitzustellen; einen Parallelschaltkreis zwischen dem Eingang und dem Ausgang, wobei der Parallelschaltkreis einen ersten Schaltkreispfad parallel zu einem zweiten Schaltkreispfad zwischen dem Eingang und dem Ausgang enthält, wobei der erste Schaltkreispfad einen Ausgangsunterstützungsschaltkreis und der zweite Schaltkreispfad einen Ausgangstreiberschaltkreis enthält; und einen Invertierungsverzögerungsschaltkreis, der mit dem Ausgang des Invertertreiberschaltkreises gekoppelt ist und mit dem Ausgangstreiberschaltkreis gekoppelt ist, wobei der Invertierungsverzögerungsschaltkreis eingerichtet ist, ein Steuersignal dem Ausgangstreiberschaltkreis bereitzustellen, wobei das Steuersignal eine verzögerte und invertierte Version des Ausgabesignals ist.
Der Invertertreiberschaltkreis von Anspruch 1, wobei der Ausgangsunterstützungsschaltkreis einen ersten Ausgangsunterstützungstransistor und einen zweiten Ausgangsunterstützungstransistor enthält, wobei die Gates des ersten und des zweiten Ausgangsunterstützungstransistors kontinuierlich operativ mit dem Eingang und die Drains des ersten und des zweiten Ausgangsunterstützungstransistors kontinuierlich operativ mit dem Ausgang verbunden sind.
Der Invertertreiberschaltkreis von Anspruch 1 oder 2, wobei der Ausgangstreiberschaltkreis einen ersten Ausgangstreibertransistor, einen zweiten Ausgangstreibertransistor und einen Steuerschaltkreis enthält, wobei der Steuerschaltkreis dynamisch den ersten Ausgangstreibertransistor und den zweiten Treibertransistor basierend auf dem Steuersignal steuert.
Der Invertertreiberschaltkreis von Anspruch 3, wobei der Steuerschaltkreis eingerichtet ist, den Eingang mit nur einem der Gates des ersten und des zweiten Ausgangstreibertransistors oder keinem der Gates zeitgleich operativ zu verbinden, und um nur einen aus dem ersten und dem zweiten Ausgangstreibertransistor zeitgleich zu aktivieren.
Der Invertertreiberschaltkreis von einem der Ansprüche 1 bis 4, wobei der zweite Schaltkreispfad einen ersten Unterpfad und einen zweiten Unterpfad enthält, wobei der erste Unterpfad parallel zu dem zweiten Unterpfad zwischen dem Eingang und dem Ausgang ist, wobei der erste Unterpfad den ersten Ausgangstreibertransistor und der zweite Unterpfad den zweiten Ausgangstreibertransistor enthält, wobei der Eingang und der Ausgang eingerichtet sind, operativ durch den ersten Unterpfad oder den zweiten Unterpfad verbunden zu sein, aber nicht beide, den ersten Unterpfad und den zweiten Unterpfad.
Der Invertertreiberschaltkreis von einem der Ansprüche 3 bis 5, wobei der Steuerschaltkreis einen ersten Eingangssteuerschalter, der mit dem Eingang und dem Gate des ersten Ausgangstreibertransistors verbunden ist, enthält und einen zweiten Eingangssteuerschalter, der mit dem Eingang und dem Gate des zweiten Ausgangstreibertransistors verbunden ist, enthält, wobei, wenn der erste Eingangssteuerschalter aktiviert ist, das Gate des ersten Ausgangstreibertransistors operativ mit dem Eingang verbunden ist, und, wenn der zweite Eingangssteuerschalter aktiviert ist, das Gate des zweiten Ausgangstreibertransistors operativ mit dem Eingang verbunden ist.
Der Invertertreiberschaltkreis von Anspruch 6, wobei der Steuerschaltkreis einen ersten Gatesteuerschalter, der mit dem Gate des ersten Ausgangstreibertransistors verbunden ist, und einen zweiten Gatesteuerschalter, der mit dem Gate des zweiten Ausgangstreibertransistors verbunden ist, enthält, wobei, wenn der erste Gatesteuerschalter aktiviert ist, der erste Ausgangstreibertransistor deaktiviert ist, und, wenn der zweite Gatesteuerschalter aktiviert ist, der zweite Ausgangstreibertransistor deaktiviert ist.
Der Invertertreiberschaltkreis von Anspruch 7, wobei der erste Eingangssteuerschalter, der zweite Eingangssteuerschalter, der erste Gatesteuerschalter und der zweite Gatesteuerschalter jeweils ein Transistor sind, deren jeweilige Gates durch das Steuersignal gesteuert sind.
Der Invertertreiberschaltkreis von Anspruch 8, wobei der zweite Schaltkreispfad einen ersten Unterpfad und einen zweiten Unterpfad enthält, wobei der erste Unterpfad parallel zu dem zweiten Unterpfad zwischen dem Eingang und dem Ausgang ist, wobei der erste Unterpfad den ersten Eingangssteuertransistor und den ersten Ausgangstreibertransistor enthält, wobei der zweite Unterpfad den zweiten Eingangssteuertransistor und den zweiten Ausgangstreibertransistor enthält, wobei der Eingang und der Ausgang eingerichtet sind, durch den ersten Unterpfad oder den zweiten Unterpfad aber nicht durch beide, den ersten Unterpfad und den zweiten Unterpfad, operativ verbunden zu sein.
Der Invertertreiberschaltkreis von Anspruch 9, wobei der Eingang und der Ausgang eingerichtet sind, operativ durch den ersten Unterpfad oder den zweiten Unterpfad nur wenn die Eingabe oder die Ausgabe wechselt verbunden zu werden.
Der Invertertreiberschaltkreis von Anspruch 10, wobei nur der Ausgangsunterstützungsschaltkreis operativ mit dem Ausgang verbunden ist, wenn die Eingabe und die Ausgabe stabil sind.
Der Invertertreiberschaltkreis von Anspruch 10, wobei der erste Ausgangsunterstützungstransistor, der erste Ausgangstreibertransistor, der erste Gatesteuertransistor und der zweite Eingangssteuertransistor Transistoren eines ersten Typs sind, wobei der zweite Ausgangsunterstützungstransistor, der zweite Ausgangstreibertransistor, der zweite Gatesteuertransistor und der erste Eingangssteuertransistor Transistoren eines zweiten Typs sind.
Der Invertertreiberschaltkreis von Anspruch 11, wobei Transistoren des ersten Typs PMOS-Transistoren und wobei Transistoren des zweiten Typs NMOS-Transistoren sind.
Der Invertertreiberschaltkreis von einem der Ansprüche 1 bis 13, wobei die Größen der Ausgangstreibertransistoren mindestens fünfmal größer als die Größen der Ausgangsunterstützungstransistoren sind.
Der Invertertreiberschaltkreis von einem der Ansprüche 1 bis 14, wobei die Größen der Steuertransistoren im Wesentlichen die Gleichen wie die Größen der Ausgangsunterstützungstransistoren sind.
Ein Invertertreiberschaltkreis, umfassend: einen Eingang, der eingerichtet ist, ein Eingabesignal zu empfangen; einen Ausgang, der eingerichtet ist, ein Ausgabesignal bereitzustellen; einen ersten Ausgabebereitstellungsschaltkreis auf einem ersten Schaltkreispfad, der eingerichtet ist, kontinuierlich den Ausgang in Abhängigkeit von dem Eingabesignal zu treiben, einen zweiten Ausgabebereitstellungsschaltkreis auf einem zweiten Schaltkreispfad, der eingerichtet ist, vorübergehend den Ausgang nur während eines Übergangszeitraums des Ausgabesignals zu treiben, wobei der Übergangszeitraum ein Zeitraum ist, nachdem das Eingabesignal gewechselt hat; und einen Invertierungsverzögerungsschaltkreis, der mit dem Ausgang und dem zweiten Ausgabebereitstellungsschaltkreis auf dem zweiten Ausgabepfad gekoppelt ist, wobei der Invertierungsverzögerungsschaltkreis eingerichtet ist, eine verzögerte Version des Ausgabesignals bereitzustellen, um den zweiten Ausgabebereitstellungsschaltkreis auf dem zweiten Schaltkreispfad zu deaktivieren, nachdem der Übergangszeitraum abgelaufen ist.
Der Invertertreiberschaltkreis von Anspruch 16, wobei der zweite Ausgabebereitstellungsschaltkreis einen ersten Ausgangstreibertransistor und einen zweiten Ausgangstreibertransistor enthält, jeder hat einen Steuerschaltkreis, der die verzögerte Version des Ausgabesignals empfängt, wobei, während des Übergangszeitraums, nur einer der Steuerschaltkreise aktiviert ist, sodass nur einer der Ausgangstreibertransistoren durch das Eingabesignal getrieben ist.
Der Invertertreiberschaltkreis von Anspruch 17, wobei jeder Steuerschaltkreis einen jeweiligen Eingangsschalter zwischen dem Eingang und einem jeweiligen aus den Ausgangstreibertransistoren enthält, wobei jeder Eingangsschalter durch ein gleiches Signal gesteuert ist, und, wobei jeder Eingangsschalter eine andere Aktivierungspolarität aufweist, sodass während des Übergangszeitraums nur einer der jeweiligen Ausgangstreibertransistoren mit dem Eingang verbunden ist.