TWI401886B - 用以檢測及輔助導線上信號變遷之電路及方法 - Google Patents

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TWI401886B
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Robert Paul Masleid
Andre Kowalczyk
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element

Description

用以檢測及輔助導線上信號變遷之電路及方法 相關之美國專利申請
本申請案是關於由R.Masleid等人提出之美國專利申請序號10/864,271案之延續部份，其建檔於2004年6月8日，標題為"堆疊式反相器延遲鏈路"，代理序號TRAN-P326案，其讓渡至本發明讓渡人，並且其內含將整體地配合此處作為參考。
本申請案是關於由R.Masleid等人提出之美國專利申請序號10/879,807案，其建檔於2004年6月28日，標題為“用以檢測與輔助導線變遷之電路及方法”，代理序號TRAN-P331案，其讓渡至本發明讓渡人，並且其內含將整體地配合此處作為參考。
本申請案是關於由R.Masleid等人提出之美國專利申請序號10/879,879案，其建檔於2004年6月28日，標題為"具有高性能中繼器模式及一般中繼器模式之中繼器電路"，代理序號TRAN-P320案，其讓渡至本發明讓渡人，並且其內含將整體地配合此處作為參考。
本申請案是關於由R.Masleid等人提出之美國專利申請序號10/879,645案，其建檔於2004年6月28日，標題為“其中高性能中繼器模式具有快速重置能力之具有高性能中繼器模式及一般中繼器模式之中繼器電路”，代理序號TRAN-P321案，其讓渡至本發明讓渡人，並且其內含將整體地配合此處作為參考。
發明領域
本發明實施例係關於導線中繼器，並且特別是關於導線加速器實施例。
 發明背景
電路性能之一極重要領域是跨越一晶片之信號傳輸時間。由於導線之電阻和電容，晶片中較長之導線阻礙信號傳輸。跨越一晶片之信號傳輸可藉由將一放大電路嵌入(有時被稱為緩衝或中繼器插入)導線中而被改進。
導線加速器是一種型式之導線中繼器。一導線加速器將檢測導線中之變遷並且接著輔助該變遷。習見的導線加速器問題是，在輔助達成一個變遷之後，它們繼續驅動該導線並且因此阻礙接著之變遷。
 發明概要
因此，可驅動導線且在導線變遷期間輔助，而不阻礙該等變遷之導線加速器，將是有價值的。依據本發明之實施例提供此類導線加速器。
圖式簡單說明
所附圖形將配合這說明並且形成這說明之一部分，其展示本發明實施例，並且與說明一起用於闡明本發明原理。除外明確地提到，否則相關於這說明之圖形不一定按尺度描繪。
第1圖展示依據本發明用以輔助信號變遷之電路實施 例分解圖。
第2圖展示依據本發明用以輔助信號變遷之另一電路實施例分解圖。
第3圖展示依據本發明用以輔助信號變遷之再另一電路實施例分解圖。
第4圖展示依據本發明之堆疊式反相器實施例的分解圖。
第5圖是依據本發明實施例之反相器電壓輸入相對於電壓輸出的曲線圖。
第6圖是依據本發明一實施例用以輔助信號變遷之方法的流程圖。
第7圖是展示依據本發明一實施例被耦合至一導線的電路之方塊圖。
第8圖是展示依據本發明另一實施例被耦合至一導線的電路之方塊圖。
 較佳實施例之詳細說明
接著將參考本發明各種實施例之詳細說明，其範例被展示於附圖中。雖然本發明將配合於這些實施例被說明，應了解的是它們非有意地限制本發明於這些實施例。相反地，本發明將涵蓋不同者、修改者以及其等效者，其可被包含在附加之申請專利範圍所定義之本發明精神和範疇之內。更進一步地，於下面本發明之詳細說明中，許多特定的細節被設定以便提供對本發明之全面的了解。但是，一般熟習本技術者應明白，本發明可被實施而不必這些特定 細節。於其他範例中，習知的方法、程序、構件以及電路不再詳加說明，以避免混淆本發明論點。
第1圖展示依據本發明用以驅動導線上信號並且輔助信號變遷之一電路10實施例分解圖。電路10可被耦合至該導線以作用如同一導線中繼器或加速器。將可知，電路10提供檢測發生於導線上之變遷(例如，上升變遷或下降變遷)的能力並且輔助該變遷，並且接著在該變遷之後驅動該導線而不阻礙依序的變遷。
第1圖實施例中，電路10具有輸入節點33和輸出節點34各耦合至該導線(明確地說，導線第一部份部件是連接到輸入節點33，並且導線第二部份是連接在輸出節點34)。於另外的實施例中，電路10可被製作於後備組態，其中該輸入節點是連接至該輸出節點，並且該等輸入和輸出節點一起連接到導線。後備組態分別地被展示於第2和3圖中之電路35和36。
一般，第1圖電路10包含三組子電路，此處稱為保持器電路、上升變遷電路、以及下降變遷電路。於第1圖範例中，該保持器電路包含具有耦合在輸入節點33和輸出節點34之間邏輯閘(反相器)11、12、13和14之延遲鏈路。
於本實施例中，該上升變遷電路包含NAND閘15；第二反相器17和具有堆疊式反相器18、19、20和21的第一反向器單元170(堆疊式反相器進一步地配合於下面第4圖被說明)構成之延遲鏈路；假性-反相器22；以及半鎖定器23。該上升檢測電路驅動一輸出電晶體16。於一個實施例中， 電晶體16是p型裝置(例如，正通道金屬氧化物半導體場效應電晶體，pFET)。假性反相器22具有一p型電晶體221、一第一n型電晶體222及一第二n型電晶體223。p型電晶體221具有一接收一偏壓的第一端、一第二端，及一控制端。第一n型電晶體222具有一耦接至p型電晶體221之第二端的第一端、一第二端，及一控制端。第二n型電晶體223具有一耦接至第一n型電晶體222之第二端的第一端、一接地的第二端，及一控制端。第一反相器單元170具有複數個串聯的堆疊式反相器18、19、20、21，且第一反相器單元170的輸出端耦接至第二n型電晶體223的控制端。第二反相器17的輸入端耦接至第一電晶體16，第二反相器17的輸出端耦接至第一n型電晶體222的控制端及第一反相器單元170的輸入端。
繼續參考第1圖，該下降變遷電路包含NOR閘24；反相器26和堆疊式反相器27，28，29和30構成之延遲鏈路；假性-反相器31；以及半鎖定器32。該下降檢測電路驅動一輸出電晶體25。於一個實施例中，電晶體25是n型裝置(例如，負通道金屬氧化物半導體場效應電晶體，或nFET)。
電路10操作將被說明。由討論，將了解保持器電路，上升變遷電路和下降變遷電路不受限制於由第1圖範例所展示和說明之元件。例如，半鎖定器23和32可被以全鎖定器取代。同時，例如，該延遲鏈路中反相器數目可不同於第1圖範例中之展示。
一般，該上升變遷電路反應於在輸入節點33接收一上 升輸入而產生一脈波(換言之，當檢測導線上信號中一上升變遷時，例如一上升邊緣)。該脈波操作輸出電晶體15經一時間週期。隨後，該電晶體16關閉。導通時，該電晶體16驅動輸出節點34至高位狀態。
以相似方式，該下降變遷電路中反應於在輸入節點33接收一下降輸入而產生脈波(換言之，當檢測導線上信號中一下降變遷時，例如，下降邊緣)。脈波操作該輸出電晶體25經一時間週期。隨後，電晶體25關閉。當導通時，該電晶體25驅動該輸出節點34至一低位狀態。
保持器電路相對於上升和下降變遷電路以減少之驅動強度操作。該保持器電路在電晶體16和25操作之間保持在輸出節點34之狀態。亦即，保持器電路在電晶體16關閉之後(且在電晶體25導通之前)在輸出節點34保持高位狀態，並且在電晶體25切斷之後(並且在電晶體16導通之前)也在輸出節點34保持低位狀態。
明確地說，電路10操作如下所示。在輸入節點33之一上升輸入(上升邊緣)導致該NAND閘15降落，其致動輸出電晶體16並且驅動輸出節點34為高位。該NAND閘15降落同時也開始啟動該上升變遷電路中之延遲鏈路(第二反相器17，堆疊反相器18-21以及假性反相器22)。該保持器電路中延遲鏈路(明確地說，反相器11-12)上升，驅動半鎖定器32為低位，並且重置下降變遷電路。該NAND閘15接著上升(在利用該上升變遷電路中延遲鏈路建立的時間週期之後)，其不致動電晶體16。NAND閘15之上升同時也釋放半鎖定器 23因而其可在下降變遷期間被重置。在電晶體16關閉之後，保持器電路保持輸出節點34為高位，直至一下降變遷被檢測為止。
在輸入節點33之下降輸入(下降邊緣)導致NOR閘24上升，其致動該輸出電晶體25並且驅動輸出節點34為低位，該NOR閘24上升同時也開始啟動該下降變遷電路中之延遲鏈路(反相器26，堆疊反相器27-30以及假性反相器31)。保持器電路中延遲鏈路(明確地說，反相器11-12)下降，驅動半鎖定器23為高位，並且重置該上升變遷電路。該NOR閘24接著降落(在利用該下降變遷電路中延遲鏈路建立的時間週期之後)，其不致動電晶體25。NOR閘24之降落同時也釋放半鎖定器32因而其可在上升變遷期間bb重置。在電晶體25關閉之後，該保持器電路保持輸出節點34為低位，直至一上升變遷被檢測為止。
因此，電路10提供互補式邊緣檢測器：NAND閘和上升變遷電路之延遲鏈路，以及NOR閘和下降變遷電路之延遲鏈路。該上升變遷重置該下降變遷電路，並且該下降變遷重置該上升變遷電路，而該保持器電路實際上作用如同記憶體而保持整體電路目前之狀態。
電路10實際上是一種四狀態驅動器：1)在上升變遷，一內部脈波被產生並且其狀態以低阻抗輸出電晶體被驅動為高位(“硬體驅動高位”)，輔助上升變遷；2)隨後是較高阻抗保持狀態，其保持高位狀態並且輔助驅動導線上高位信號；3)隨後以低阻抗輸出電晶體狀態被驅動為低位(“硬體驅 動低位”)，輔助下降變遷；以及4)隨後是另一較高阻抗保持狀態，其保持低位狀態並且輔助驅動導線上低位信號。
第1圖中，'Wn'指示消耗層寬度，並且'm'指示最小裝置大小(寬度)。Wn的不同數值被考慮，並且裝置寬度一般成比例於Wn。如果一Wn數值導致裝置寬度較小於最小值，該裝置寬度鉗住於最小值。在堆疊式反相器18-21和27-30中。可有p型裝置和n型裝置兩者(參看第4圖)；因此，第1圖中，對於延遲鏈路元件有二組尺度被展示(一組對於p型裝置，以及一組對於n型裝置)。
一實施例中，閘寬度-對-長度比率(β)是1.7(P對N的基本強度比率)。尺度因數(α)是1/6(偏斜級之β偏斜係數)，並且轉導(g)是6(在內部級之間增益比率)。此類數值僅是範例；本發明是不受限制於此。
但是重要地，尺度被選擇因而該保持器電路不妨礙變遷。亦即，保持器電路可保持在該輸出節點34之狀態，但是足夠的弱因而其可被導線變遷克服。電晶體16和25在變遷之間被切斷，因此上升變遷電路和下降變遷電路同時也不妨礙變遷。
第2圖展示依據本發明用以驅動導線信號並且輔助信號變遷之電路35實施例分解圖。電路35不同於第1圖電路10之處為電路35之輸入節點33和輸出節點34以後備組態彼此連接。電路10和35之共同元件以相同數目指示。當耦合至晶片上導線時電路36可被製作為後備導線中繼器或加速器，以相似於電路10方式作用。
第3圖展示依據本發明用以輔助信號變遷之電路36實施例之分解圖。電路36不同於第2圖中電路35之處為電路36不包含保持器電路(例如，電路35之反相器11-14不出現於電路36)。電路35和36之共同元件以相同數目指示。當耦合至晶片上導線時電路36可被製作為後備導線中繼器，除了保持在輸出節點之狀態於上升和下降變遷之間外，以相似於電路35方式作用。以相似方式，保持器電路可以不被包含於第1圖電路10。
第4圖展示依據本發明一堆疊反相器40實施例之分解圖。相對於習見的反相器，堆疊反相器40包含多於一組單一p型裝置耦合至單一n型式裝置。反之，堆疊反相器40包含多組p型裝置和多組n型裝置。於第4圖範例中，堆疊反相器40包含二組p型裝置41和42，以及二組n型裝置43和44；但是，本發明是不受限制於任何的裝置組合或裝置數目。p型和n型裝置之閘極被耦合以形成堆疊反相器40之輸入。
該p型裝置被組態以拉其輸出為高位(當適當時)並且該n型裝置被組態以拉其輸出為低位。結果，堆疊反相器40之驅動能力較小於習見反相器的驅動能力。有益地，此類減少的驅動能力產生經由堆疊反相器40信號之增加延遲。另外地，比較於習見的反相器，堆疊反相器40呈現一增加負載至其之驅動電路。例如，輸入至堆疊反相器40之信號被耦合至四組主動裝置而非如習見反相器被耦合至二組主動裝置。各個裝置呈現一輸入電容。此類增加的負載進一步產生所需的信號傳輸延遲的增加。
堆疊反相器40之輸出可被耦合至另一堆疊反相器之輸入，如第1-3圖電路，以達成較大信號延遲數值。於第4圖範例中，該輸出被採取於耦合p型裝置至n型裝置。
第5圖是展示依據本發明實施例對於各β數值之700毫伏特(mV)電源供應(Vdd)時反相器電壓輸入相對於電壓輸出的轉移曲線範例圖。第5圖展示，對於小的輸入電壓移位，於輸出沒有反應直至抵達該電壓之中間的範圍為止，在該點一相對大移位被實現。一般地，對於靜態電路，該輸入切換點被定義為其中該輸入電壓相等於該輸出電壓之點，因而該切換點僅隨β之函數稍微移位。但是，同時參看第1-3圖，NAND閘15和NOR閘24僅驅動分別的電晶體(分別電晶體16和25)，並且因此不必邏輯閘15和24之輸出電壓達到它們的分別輸入電壓以便電路10，35或36工作。反之，邏輯閘15和24僅需要驅動分別輸出電晶體16和25的切換點(臨限電壓)。
參看第5圖，同時也參考第1-3圖，輸出pFET切換點(例如，電晶體16)是大約地在Vdd之下50mV。對於β等於0.5之曲線，這減少NAND閘15之上升切換點自Vdd/2約140mV，至約210mV。輸出nFET切換點(例如，電晶體25)和NOR閘24之下降切換點於β等於9.5以相似方式受影響。
因此，對於一輸出pFET，對於700mV電源供應，該輸入電壓切換點自Vdd/2向有利的方向(亦即，向下)移動大約140mV。相似地，對於一輸出nFET，對於700mV電源供應，該輸入電壓切換點自Vdd/2移動大約140mV。結果，對於 pFET輸出和nFET輸出，該輸入切換點分別地大約是Vdd之三分之一和三分之二。因此，該等切換點有利地彼此移動相對遠距離。另一優點是變遷(上升或下降)被減少部份是供電路10，35和36(第1-3圖)操作所需。亦即邏輯閘15和24將在較低的電壓操作，並且因此電路10，35和36將較早檢測變遷且因此可較早輔助變遷。
總之，使用第1-3圖之任何電路10，35和36連接到傳輸信號的導線，當信號開始變遷時，該電路不搏鬥該變遷，因為其之主要的輸出(電晶體16和25)是在高阻抗狀態(它們被關閉)。一旦該輸入切換點被達到(在NAND閘15或NOR閘24，取決於是否有上升或下降變遷)，適當的輸出電晶體(電晶體16或25，分別地)被導通以輔助變遷，並且接著再次被切斷。電路10和35保持該電流輸出狀態(高位或低位)以繼續輔助驅動導線。
第6圖是依據本發明一實施例用於輔助信號變遷之方法流程圖60。雖然特定步驟被揭示於流程圖60中，此類的步驟僅是範例。亦即，本發明實施例是便於進行流程圖60中詳述的各種其他步驟或該等步驟變化。應了解流程圖60中步驟可以不同於呈現的順序被進行，並且不必流程圖60中所有的步驟被進行。
第6圖步驟61中，同時也參考第1-3圖，一上升輸入在電路(例如，電路10，35或36)被接收。該上升輸入指示耦合至電路之導線上信號經歷一上升變遷。於一實施例中，該上升輸入利用至少部分地包含邏輯閘(例如NAND閘15)之 一邊緣檢測器被檢測。
步驟62中，該上升輸入導致第一電晶體(例如，電晶體16)導通並且驅動電路輸出為高位。該電路輸出，被耦合至該導線，輔助該導線信號之上升變遷。
步驟63中，該第一電晶體在一時間週期之後被切斷。於一實施例中，該時間週期利用耦合至第一電晶體之延遲鏈路被建立。該第一電晶體切斷時，該電路將不阻礙依序的(例如，下降)變遷。
步驟64中，於一實施例中，在該第一電晶體切斷之後，高位輸出狀態利用一保持器電路被保持。該輸出連接到導線時，保持該高位輸出狀態輔助驅動該導線信號(其同時也為高位)。但是，該保持器電路是相對地弱並且因此也將不阻礙依序的變遷。
步驟65中，一下降輸入在該電路被接收。該下降輸入指示耦合至該電路之導線上信號是經歷下降變遷，於一實施例中，該下降輸入利用至少部分地包含邏輯閘(例如。NOR閘24)之一邊緣檢測器被檢測。
步驟66中，該下降輸入導致一第二電晶體(例如，電晶體25)導通並且驅動該電路輸出成為低位。該電路輸出，耦合至導線，輔助該導線信號之下降變遷。
步驟67中，該第二電晶體在一時間週期之後被切斷。於一實施例中，該時間週期利用耦合至第二電晶體之延遲鏈路被建立。該第二電晶體切斷時，該電路將不阻礙依序的(例如，上升)變遷。
步驟68中，於一實施例中，在該第二電晶體切斷之後，低位輸出狀態利用該保持器電路被保持。該輸出連接到該導線，保持該低位輸出狀態輔助驅動該導線信號(其同時也為低位)。但是，如上所述，該保持器電路是相對地弱並且因此也將不阻礙依序的變遷。
第7圖展示依據本發明一實施例以“饋經”方式耦合至導線71之分別例如第1-3圖電路10，35或36之電路70。於第7圖範例，該導線71實際上包含第一部份(71a)和第二部份(71b)。導線71上信號在輸入33進入電路70並且在輸出34退出。依據本發明實施例，電路70作用如一導線中繼器/加速器而輔助導線71上上升或下降信號變遷，如上所述。於各種實施例中，導線71上信號同時也利用上述電路70被驅動。
第8圖展示依據本發明一實施例以“後備”方式耦合至導線81之分別例如第1-3圖之電路10，35或36之電路80。導線81上信號在輸入33進入電路80並且在輸出34退出。依據本發明實施例，電路80作用如同一導線中繼器/加速器而輔助導線81上上升或下降信號變遷，如上所述。於各種實施例中，導線81上信號同時也利用上述電路80被驅動。
電路10、35、36各元件尺寸設計如下表一。
總之，本發明實施例提供用以輔助導線(例如晶片上導線)之信號變遷之電路(例如，導線加速器和中繼器)以及其方法。依據本發明之電路實施例可驅動該導線上信號並且在導線變遷期間輔助而不阻礙變遷。
依據本發明實施例因此被說明。雖然本發明已經以特定實施例被說明，應該了解本發明不應該受限制於此類的實施例，而應該依據下面申請專利範圍所界限。
概要言之，這說明揭示輔助導線上信號變遷之電路，以及其方法。該電路包含導致耦合至該電路輸出之一第一電晶體在上升變遷期間導通並且接著切斷之第一子電路。該第一電晶體驅動該輸出至一高位狀態而輔助該上升變遷。該電路同時也包含導致耦合至該電路輸出之一第二電晶體在下降變遷期間導通並且接著切斷之第二子電路。該第二電晶體驅動該輸出至一低位狀態而輔助該下降變遷。
10‧‧‧電路
11、12、13、14‧‧‧邏輯閘(反相器)
15‧‧‧NAND閘
16‧‧‧電晶體
170‧‧‧第一反向器單元
17‧‧‧第二反相器
18、19、20、21‧‧‧堆疊式反相器
22‧‧‧假性反相器
221‧‧‧p型電晶體
222‧‧‧第一n型電晶體
223‧‧‧第二n型電晶體
23‧‧‧半鎖定器
24‧‧‧NOR閘
25‧‧‧電晶體
26‧‧‧反相器
27、28、29、30‧‧‧堆疊式反相器
31‧‧‧假性反相器
32‧‧‧半鎖定器
33‧‧‧輸入節點
34‧‧‧輸出節點
35、36‧‧‧電路
40‧‧‧堆疊反相器
41、42‧‧‧p型裝置
43、44‧‧‧n型裝置
70‧‧‧電路
71‧‧‧導線
80‧‧‧電路
81‧‧‧導線
第1圖展示依據本發明用以輔助信號變遷之電路實施例分解圖。
第2圖展示依據本發明用以輔助信號變遷之另一電路實施例分解圖。
第3圖展示依據本發明用以輔助信號變遷之再另一電 路實施例分解圖。
第4圖展示依據本發明之堆疊式反相器實施例的分解圖。
第5圖是依據本發明實施例之反相器電壓輸入相對於電壓輸出的曲線圖。
第6圖是依據本發明一實施例用以輔助信號變遷之方法的流程圖。
第7圖是展示依據本發明一實施例被耦合至一導線的電路之方塊圖。
第8圖是展示依據本發明另一實施例被耦合至一導線的電路之方塊圖。
10‧‧‧電路
11、12、13、14‧‧‧邏輯閘(反相器)
15‧‧‧NAND閘
16‧‧‧電晶體
17‧‧‧第一反向器單元
17‧‧‧第二反相器
18、19、20、21‧‧‧堆疊式反相器
22‧‧‧假性反相器
221‧‧‧p型電晶體
222‧‧‧第一n型電晶體
223‧‧‧第二n型電晶體
23‧‧‧半鎖定器
24‧‧‧NOR閘
25‧‧‧電晶體
26‧‧‧反相器
27、28、29、30‧‧‧堆疊式反相器
31‧‧‧假性反相器
32‧‧‧半鎖定器
33‧‧‧輸入節點
34‧‧‧輸出節點

Claims (21)

  1. 一種用以輔助導線上信號變遷之電路，該電路包含：耦接至該導線之第一電路，該第一電路響應於該導線上信號之上升變遷而導致一第一電晶體導通並且接著在第一時間週期之後截止，該第一電晶體驅動該電路之輸出至高位狀態而輔助該上升變遷，且該第一電路包括一假性反相器、一第一反相器單元，及一第二反相器，該假性反相器具有一p型電晶體、一第一n型電晶體及一第二n型電晶體，該p型電晶體具有一接收一偏壓的第一端、一第二端，及一控制端，該第一n型電晶體具有一耦接至該p型電晶體之第二端的第一端、一第二端，及一控制端，該第二n型電晶體具有一耦接至該第一n型電晶體之第二端的第一端、一接地的第二端，及一控制端，該第一反相器單元具有複數個串聯的堆疊式反相器，且該第一反相器單元的輸出端耦接至該第二n型電晶體的控制端，該第二反相器的輸入端耦接至該第一電晶體，該第二反相器的輸出端耦接至該第一n型電晶體的控制端及該第一反相器單元的輸入端；耦接至該導線之第二電路，該第二電路響應於該導線上信號之下降變遷而導致一第二電晶體導通並且接著在第二時間週期之後截止，該第二電晶體驅動該輸出至低位狀態而輔助該下降變遷；以及耦接至該導線之第三電路，該第三電路係用以在該第一電晶體截止之後，從該上升變遷到該下降變遷之前 在該輸出保持該高位狀態，該第三電路亦用以在該第二電晶體截止之後，從該下降變遷到下次上升變遷之前保持該低位狀態。
  2. 如申請專利範圍第1項之電路，其中該第三電路包含多數個閘。
  3. 如申請專利範圍第1項之電路，其中該電路之輸入連接至該輸出，並且其中該輸入和輸出以一後備組態耦接至該導線。
  4. 如申請專利範圍第1項之電路，其中該第一電路更包含：耦接至該導線之一NAND閘；以及耦接至該NAND閘之一延遲鏈路，該假性反向器耦接至該延遲鏈路。
  5. 如申請專利範圍第1項之電路，其中該第一電晶體是p型裝置。
  6. 如申請專利範圍第1項之電路，其中該第二電路包含：耦接至該導線之一NOR閘；以及耦接至該NOR閘之一延遲鏈路。
  7. 如申請專利範圍第1項之電路，其中該第二電晶體是n型裝置。
  8. 一種於耦接至導線的電路中輔助該導線上信號變遷之方法，該方法包含下列步驟：在該電路接收指示該導線上之上升變遷的上升輸入，該上升輸入導致一第一電晶體導通經歷一第一時間週期，而驅動該電路之輸出至一高位狀態以輔助該上升 變遷，該第一電晶體在該第一時間週期之後截止，且該電路包含一假性反相器、一第一反相器單元，及一第二反相器，該假性反相器具有一p型電晶體、一第一n型電晶體及一第二n型電晶體，該p型電晶體具有一接收一偏壓的第一端、一第二端，及一控制端，該第一n型電晶體具有一耦接至該p型電晶體之第二端的第一端、一第二端，及一控制端，該第二n型電晶體具有一耦接至該第一n型電晶體之第二端的第一端、一接地的第二端，及一控制端，該第一反相器單元具有複數個串聯的堆疊式反相器，且該第一反相器單元的輸出端耦接至該第二n型電晶體的控制端，該第二反相器的輸入端耦接至該第一電晶體，該第二反相器的輸出端耦接至該第一n型電晶體的控制端及該第一反相器單元的輸入端；在該電路接收指示該導線上之下降變遷的下降輸入，該下降輸入導致一第二電晶體導通經歷一第二時間週期，而驅動該輸出至一低位狀態以輔助該下降變遷，該第二電晶體在該第二時間週期之後截止；在該上升變遷之後與在該第一電晶體截止之後，並且直到一個別的下降變遷之前，將該輸出保持在該高位狀態；以及在該下降變遷之後與在該第二電晶體截止之後，並且直到下次上升變遷之前將該輸出保持在該低位狀態。
  9. 如申請專利範圍第8項之方法，其中該電路更包含： 耦接至該導線之一NAND閘；以及耦接至該NAND閘之一延遲鏈路，該假性反向器耦接至該延遲鏈路。
  10. 如申請專利範圍第8項之方法，其中該第一電晶體是p型裝置。
  11. 如申請專利範圍第8項之方法，其中該第二電晶體被耦接至包含下列元件之電路：耦接至該導線之一NOR閘；以及耦接至該NOR閘之一延遲鏈路。
  12. 如申請專利範圍第8項之方法，其中該第二電晶體是一n型裝置。
  13. 如申請專利範圍第8項之方法，其中該電路包含耦接在該電路之輸入和該輸出之間的多數個串接閘。
  14. 如申請專利範圍第8項之方法，其中該電路之輸入被連接到該輸出並且其中該輸入和輸出以一後備組態被耦接至該導線。
  15. 一種用以輔助導線上信號變遷之裝置，其包含：用以傳輸一信號之導線；以及耦接至該導線之一電路，該電路具有一輸入和一輸出，該電路導致一第一電晶體導通並且在之後使該第一電晶體截止，該第一電晶體響應於該電路檢測出該信號中一第一變遷而驅動該輸出至一第一狀態，該電路利用截止該第一電晶體來保持該第一狀態於該輸出直至該信號中一第二變遷被檢測為止，其中響應於該電路檢測 出該第二變遷，該電路導致一第二電晶體導通並且在之後截止，該第二電晶體驅動該輸出至一第二狀態，並且該電路利用截止該第二電晶體來保持該第二狀態於該輸出直至該信號中一第三變遷被檢測為止；該電路包含：耦接至該輸入之第一電路，該第一電路導致耦接至該輸出之該第一電晶體在該第一變遷期間導通並且接著在一第一時間週期之後截止，該第一電晶體驅動該輸出至該第一狀態以輔助該第一變遷，該第一電路包括一假性反相器、一第一反相器單元，及一第二反相器，該假性反相器具有一p型電晶體、一第一n型電晶體及一第二n型電晶體，該p型電晶體具有一接收一偏壓的第一端、一第二端，及一控制端，該第一n型電晶體具有一耦接至該p型電晶體之第二端的第一端、一第二端，及一控制端，該第二n型電晶體具有一耦接至該第一n型電晶體之第二端的第一端、一接地的第二端，及一控制端，該第一反相器單元具有複數個串聯的堆疊式反相器，且該第一反相器單元的輸出端耦接至該第二n型電晶體的控制端，該第二反相器的輸入端耦接至該第一電晶體，該第二反相器的輸出端耦接至該第一n型電晶體的控制端及該第一反相器單元的輸入端；以及耦接至該輸入之第二電路，該第二電路導致耦接至該輸出之該第二電晶體在該第二變遷期間導通 並且接著在一第二時間週期之後截止，該第二電晶體驅動該輸出至該第二狀態以輔助該第二變遷。
  16. 如申請專利範圍第15項之裝置，其中該電路包含耦接在該輸入和該輸出之間的多數個串接閘。
  17. 如申請專利範圍第15項之裝置，其中該輸入被連接到該輸出，並且其中該輸入和輸出以一後備組態被耦接至該導線。
  18. 如申請專利範圍第15項之裝置，其中該第一變遷是一上升變遷，該第一狀態是一高位狀態，該第二變遷是一下降變遷，並且該第二狀態是一低位狀態。
  19. 如申請專利範圍第18項之裝置，其中該第一電路更包含耦接至該輸入之一NAND閘以及一耦接至該NAND閘之延遲鏈路，該假性反向器耦接至該延遲鏈路，其中該第一電晶體是p型裝置，並且其中該第二電路包含耦接至該輸入之一NOR閘以及一耦接至該NOR閘之延遲鏈路，並且其中該第二電晶體是n型裝置。
  20. 如申請專利範圍第15項之裝置，其中該第一變遷是一下降變遷，該第一狀態是一低位狀態，該第二變遷是一上升變遷，並且該第二狀態是一高位狀態。
  21. 如申請專利範圍第20項之裝置，其中該第一電路包含耦接至該輸入之一NOR閘以及一耦接至該NOR閘之延遲鏈路，該假性反向器耦接至該延遲鏈路，其中該第一電晶體是n型裝置，並且其中該第二電路包含耦接至該輸入之一NAND閘以及一耦接至該NAND閘之延遲鏈路， 並且其中該第二電晶體是p型裝置。
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