JP3283557B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、入力保護回路及び出力
バッファ回路に関するものである。
バッファ回路に関するものである。
【０００２】
【従来の技術】近年半導体集積回路装置の発展は目覚ま
しく、その集積回路装置の入力保護回路及び出力バッフ
ァ回路はサージなどの外部からの異常信号から集積回路
装置を保護するための重要な回路部である。
しく、その集積回路装置の入力保護回路及び出力バッフ
ァ回路はサージなどの外部からの異常信号から集積回路
装置を保護するための重要な回路部である。
【０００３】まず、従来の入力保護回路について、従来
例を示す図１１を参照しながら説明する。
例を示す図１１を参照しながら説明する。
【０００４】この入力保護回路は、入力信号I11がＮチ
ャンネル型ＭＯＳトランジスタ（ＮＭＯＳＴ）Qn111の
ドレインに接続され、ＮＭＯＳＴQn111のゲートは抵抗R
111を介して接地電圧VSSに接続され、ＮＭＯＳＴQn111
のソースは接地電圧VSSに接続された構成である。
ャンネル型ＭＯＳトランジスタ（ＮＭＯＳＴ）Qn111の
ドレインに接続され、ＮＭＯＳＴQn111のゲートは抵抗R
111を介して接地電圧VSSに接続され、ＮＭＯＳＴQn111
のソースは接地電圧VSSに接続された構成である。
【０００５】この入力保護回路の入力信号I11にサージ
など外部から異常高電圧の信号が入力されると、ＮＭＯ
ＳＴQn111のドレインに高電圧がかかり、ＮＭＯＳＴQn1
11のゲートの電圧がもちあげられ、ＮＭＯＳＴQn111の
ドレインから接地電圧VSSに接続されたＮＭＯＳＴQn111
のソースに電流が流れることによって、入力信号が接続
された内部回路を保護する。
など外部から異常高電圧の信号が入力されると、ＮＭＯ
ＳＴQn111のドレインに高電圧がかかり、ＮＭＯＳＴQn1
11のゲートの電圧がもちあげられ、ＮＭＯＳＴQn111の
ドレインから接地電圧VSSに接続されたＮＭＯＳＴQn111
のソースに電流が流れることによって、入力信号が接続
された内部回路を保護する。
【０００６】次に、従来の出力バッファ回路について、
図１２の従来例を示す図を参照しながら説明する。
図１２の従来例を示す図を参照しながら説明する。
【０００７】この出力バッファ回路は、ノードN121を出
力とする否定回路に制御信号A12が入力され、ノードN12
2を出力とする論理積の否定回路にノードN121と制御信
号B12が入力され、ノードN123を出力とする否定回路に
ノードN122が入力される。そして、ノードN124を出力と
する論理積の否定回路に制御信号A12と制御信号B12が入
力され、ノードN125を出力とする否定回路にノードN124
が入力される。そして、ＮＭＯＳＴQn121のゲートにノ
ードN123が入力され、ＮＭＯＳＴQn121のソースが接地
電圧VSSに接続されてＮＭＯＳＴQn121のドレインが出力
信号012に接続される。さらにＮＭＯＳＴQn122のゲート
にノードN125が入力され、ＮＭＯＳＴQn122のドレイン
が電源電圧VCCに接続され、ＮＭＯＳＴQn122のソースが
出力信号012に接続された構成である。
力とする否定回路に制御信号A12が入力され、ノードN12
2を出力とする論理積の否定回路にノードN121と制御信
号B12が入力され、ノードN123を出力とする否定回路に
ノードN122が入力される。そして、ノードN124を出力と
する論理積の否定回路に制御信号A12と制御信号B12が入
力され、ノードN125を出力とする否定回路にノードN124
が入力される。そして、ＮＭＯＳＴQn121のゲートにノ
ードN123が入力され、ＮＭＯＳＴQn121のソースが接地
電圧VSSに接続されてＮＭＯＳＴQn121のドレインが出力
信号012に接続される。さらにＮＭＯＳＴQn122のゲート
にノードN125が入力され、ＮＭＯＳＴQn122のドレイン
が電源電圧VCCに接続され、ＮＭＯＳＴQn122のソースが
出力信号012に接続された構成である。
【０００８】この出力バッファ回路の出力信号O12にサ
ージなど外部から異常に高電圧の信号が入力されると、
ＮＭＯＳＴQn121のドレイン及びＮＭＯＳＴQn122のソー
スに高電圧がかかり、ＮＭＯＳＴQn121のゲート及びＮ
ＭＯＳＴQn122のゲートの電圧がもちあげられ、ＮＭＯ
ＳＴQn121のドレインから接地電圧VSSに接続されたＮＭ
ＯＳＴQn121のソースに、及びＮＭＯＳＴQn122のソース
から電源電圧VCCに接続されたＮＭＯＳＴQn122のドレイ
ンに電流が流れることによって、出力信号が接続された
内部回路を保護する。
ージなど外部から異常に高電圧の信号が入力されると、
ＮＭＯＳＴQn121のドレイン及びＮＭＯＳＴQn122のソー
スに高電圧がかかり、ＮＭＯＳＴQn121のゲート及びＮ
ＭＯＳＴQn122のゲートの電圧がもちあげられ、ＮＭＯ
ＳＴQn121のドレインから接地電圧VSSに接続されたＮＭ
ＯＳＴQn121のソースに、及びＮＭＯＳＴQn122のソース
から電源電圧VCCに接続されたＮＭＯＳＴQn122のドレイ
ンに電流が流れることによって、出力信号が接続された
内部回路を保護する。
【０００９】この出力バッファ回路の動作について簡単
に説明すると、制御信号A12が出力信号レベル制御信号
で、制御信号B12が出力信号制御信号である。制御信号B
12の論理電圧が“Ｌ”であるときは、ノードN123及びノ
ードN125の論理電圧が“Ｌ”となり、ＮＭＯＳＴQn121
及びＮＭＯＳＴQn122は共にオフで、出力信号O12はハイ
インピーダンス状態となる。制御信号B12の論理電圧が
“Ｈ”であるときは、出力信号O12は出力状態で、制御
信号A12の論理電圧が“Ｌ”であるときは、ノードN123
の論理電圧が“Ｈ”でノードN125の論理電圧が“Ｌ”と
なり、出力信号O12は論理電圧“Ｌ”の出力状態とな
る。制御信号A12の論理電圧が“Ｈ”であるときは、ノ
ードN123の論理電圧が“Ｌ”でノードN125の論理電圧が
“Ｈ”となり、出力信号O12は論理電圧“Ｈ”の出力状
態となる。
に説明すると、制御信号A12が出力信号レベル制御信号
で、制御信号B12が出力信号制御信号である。制御信号B
12の論理電圧が“Ｌ”であるときは、ノードN123及びノ
ードN125の論理電圧が“Ｌ”となり、ＮＭＯＳＴQn121
及びＮＭＯＳＴQn122は共にオフで、出力信号O12はハイ
インピーダンス状態となる。制御信号B12の論理電圧が
“Ｈ”であるときは、出力信号O12は出力状態で、制御
信号A12の論理電圧が“Ｌ”であるときは、ノードN123
の論理電圧が“Ｈ”でノードN125の論理電圧が“Ｌ”と
なり、出力信号O12は論理電圧“Ｌ”の出力状態とな
る。制御信号A12の論理電圧が“Ｈ”であるときは、ノ
ードN123の論理電圧が“Ｌ”でノードN125の論理電圧が
“Ｈ”となり、出力信号O12は論理電圧“Ｈ”の出力状
態となる。
【００１０】
【発明が解決しようとする課題】前記従来の入力保護回
路では、外部から与えられる入力信号の電位レベルが接
地電圧より低いときに、例えば図１１の入力保護回路の
実施例の場合では、ＮＭＯＳＴQn111のソースである接
地電圧VSSからＮＭＯＳＴQn111のドレインである入力信
号I11に電流が流れる。このとき、ＮＭＯＳＴQn111に基
板電圧が与えられていると、基板電流が流れ基板電圧が
浅くなる。このため、集積回路装置の動作や特性に影響
を与えるものとなる。前記従来の出力バッファ回路の場
合も同様で、外部から与えられる出力信号の電位レベル
が接地電圧より低いときに、図１２の出力バッファ回路
では、ＮＭＯＳＴQn121のソースである接地電圧VSSから
ＮＭＯＳＴQn121のドレインである出力信号O12に電流が
流れる。また、ＮＭＯＳＴQn122のドレインである電源
電圧VCCからＮＭＯＳＴQn122のソースである出力信号O1
2に電流が流れる。このとき、ＮＭＯＳＴQn121，ＮＭＯ
ＳＴQn122に基板電圧が与えられていると、基板電流が
流れ基板電圧が浅くなり消費電流も多くなる。このた
め、集積回路装置の動作や特性に影響を与えるものとな
る。また、この実施例の場合では、論理電圧“Ｌ”を出
力するＮＭＯＳＴQn121のドレインと論理電圧“Ｈ”を
出力するＮＭＯＳＴQn122のソースが共に出力信号O12に
接続されているため出力容量が大きくなるという問題点
があった。
路では、外部から与えられる入力信号の電位レベルが接
地電圧より低いときに、例えば図１１の入力保護回路の
実施例の場合では、ＮＭＯＳＴQn111のソースである接
地電圧VSSからＮＭＯＳＴQn111のドレインである入力信
号I11に電流が流れる。このとき、ＮＭＯＳＴQn111に基
板電圧が与えられていると、基板電流が流れ基板電圧が
浅くなる。このため、集積回路装置の動作や特性に影響
を与えるものとなる。前記従来の出力バッファ回路の場
合も同様で、外部から与えられる出力信号の電位レベル
が接地電圧より低いときに、図１２の出力バッファ回路
では、ＮＭＯＳＴQn121のソースである接地電圧VSSから
ＮＭＯＳＴQn121のドレインである出力信号O12に電流が
流れる。また、ＮＭＯＳＴQn122のドレインである電源
電圧VCCからＮＭＯＳＴQn122のソースである出力信号O1
2に電流が流れる。このとき、ＮＭＯＳＴQn121，ＮＭＯ
ＳＴQn122に基板電圧が与えられていると、基板電流が
流れ基板電圧が浅くなり消費電流も多くなる。このた
め、集積回路装置の動作や特性に影響を与えるものとな
る。また、この実施例の場合では、論理電圧“Ｌ”を出
力するＮＭＯＳＴQn121のドレインと論理電圧“Ｈ”を
出力するＮＭＯＳＴQn122のソースが共に出力信号O12に
接続されているため出力容量が大きくなるという問題点
があった。
【００１１】
【課題を解決するための手段】本発明の第１の出力バッ
ファ回路は、第１のＮチャンネル型ＭＯＳトランジスタ
のゲートとソースが出力信号に接続され、前記第１のＮ
チャンネル型ＭＯＳトランジスタのドレインが第２のＮ
チャンネル型ＭＯＳトランジスタのソースに接続され、
前記第２のＮチャンネル型ＭＯＳトランジスタのドレイ
ンが電源電圧に接続され、前記第２のＮチャンネル型Ｍ
ＯＳトランジスタのゲートが制御回路から出力される制
御信号に接続された構成とする。
ファ回路は、第１のＮチャンネル型ＭＯＳトランジスタ
のゲートとソースが出力信号に接続され、前記第１のＮ
チャンネル型ＭＯＳトランジスタのドレインが第２のＮ
チャンネル型ＭＯＳトランジスタのソースに接続され、
前記第２のＮチャンネル型ＭＯＳトランジスタのドレイ
ンが電源電圧に接続され、前記第２のＮチャンネル型Ｍ
ＯＳトランジスタのゲートが制御回路から出力される制
御信号に接続された構成とする。
【００１２】本発明の第２の出力バッファ回路は、Ｎチ
ャンネル型ＭＯＳトランジスタのゲートが制御回路から
出力される制御信号に接続され、前記Ｎチャンネル型Ｍ
ＯＳトランジスタのドレインが電源電圧に接続され、前
記Ｎチャンネル型ＭＯＳトランジスタのソースが出力信
号に接続され、前記Ｎチャンネル型ＭＯＳトランジスタ
はゲート電圧が接地電圧であるときオフするトランジス
タであり、前記制御回路は接地電圧より低い負電圧と電
源電圧を制御信号として出力するもので、前記Ｎチャン
ネル型ＭＯＳトランジスタのゲートに入力される前記制
御信号の"Ｌ"の論理電圧が接地電圧より低い構成とす
る。
ャンネル型ＭＯＳトランジスタのゲートが制御回路から
出力される制御信号に接続され、前記Ｎチャンネル型Ｍ
ＯＳトランジスタのドレインが電源電圧に接続され、前
記Ｎチャンネル型ＭＯＳトランジスタのソースが出力信
号に接続され、前記Ｎチャンネル型ＭＯＳトランジスタ
はゲート電圧が接地電圧であるときオフするトランジス
タであり、前記制御回路は接地電圧より低い負電圧と電
源電圧を制御信号として出力するもので、前記Ｎチャン
ネル型ＭＯＳトランジスタのゲートに入力される前記制
御信号の"Ｌ"の論理電圧が接地電圧より低い構成とす
る。
【００１３】本発明の第３の出力バッファ回路は、第１
のＮチャンネル型ＭＯＳトランジスタのドレインが出力
信号に接続され、前記第１のＮチャンネル型ＭＯＳトラ
ンジスタのソースが接地電圧に接続され、前記第１のＮ
チャンネル型ＭＯＳトランジスタのゲートが制御信号に
接続され、第２のＮチャンネル型ＭＯＳトランジスタの
ドレインが前記出力信号に接続され、前記第２のＮチャ
ンネル型ＭＯＳトランジスタのソースが前記第１のＮチ
ャンネル型ＭＯＳトランジスタのゲートに接続され、前
記第２のＮチャンネル型ＭＯＳトランジスタのゲートが
接地電圧に接続された構成とする。
のＮチャンネル型ＭＯＳトランジスタのドレインが出力
信号に接続され、前記第１のＮチャンネル型ＭＯＳトラ
ンジスタのソースが接地電圧に接続され、前記第１のＮ
チャンネル型ＭＯＳトランジスタのゲートが制御信号に
接続され、第２のＮチャンネル型ＭＯＳトランジスタの
ドレインが前記出力信号に接続され、前記第２のＮチャ
ンネル型ＭＯＳトランジスタのソースが前記第１のＮチ
ャンネル型ＭＯＳトランジスタのゲートに接続され、前
記第２のＮチャンネル型ＭＯＳトランジスタのゲートが
接地電圧に接続された構成とする。
【００１４】本発明の第４の出力バッファ回路は、第１
のＮチャンネル型ＭＯＳトランジスタのドレインが出力
信号に接続され、前記第１のＮチャンネル型ＭＯＳトラ
ンジスタのソースが接地電圧に接続され、前記第１のＮ
チャンネル型ＭＯＳトランジスタのゲートが第１の制御
信号に接続され、第２のＮチャンネル型ＭＯＳトランジ
スタのドレインが前記出力信号に接続され、前記第２の
Ｎチャンネル型ＭＯＳトランジスタのソースが前記第１
のＮチャンネル型ＭＯＳトランジスタのゲートに接続さ
れ、前記第２のＮチャンネル型ＭＯＳトランジスタのゲ
ートが接地電圧に接続され、第３のＮチャンネル型ＭＯ
Ｓトランジスタのソースが出力信号に接続され、前記第
３のＮチャンネル型ＭＯＳトランジスタのドレインが電
源電圧に接続され、前記第３のＮチャンネル型ＭＯＳト
ランジスタのゲートが第２の制御信号に接続され、第４
のＮチャンネル型ＭＯＳトランジスタのソースが前記出
力信号に接続され、前記第４のＮチャンネル型ＭＯＳト
ランジスタのドレインが前記第３のＮチャンネル型ＭＯ
Ｓトランジスタのゲートに接続され、前記第４のＮチャ
ンネル型ＭＯＳトランジスタのゲートが接地電圧に接続
された構成とする。
のＮチャンネル型ＭＯＳトランジスタのドレインが出力
信号に接続され、前記第１のＮチャンネル型ＭＯＳトラ
ンジスタのソースが接地電圧に接続され、前記第１のＮ
チャンネル型ＭＯＳトランジスタのゲートが第１の制御
信号に接続され、第２のＮチャンネル型ＭＯＳトランジ
スタのドレインが前記出力信号に接続され、前記第２の
Ｎチャンネル型ＭＯＳトランジスタのソースが前記第１
のＮチャンネル型ＭＯＳトランジスタのゲートに接続さ
れ、前記第２のＮチャンネル型ＭＯＳトランジスタのゲ
ートが接地電圧に接続され、第３のＮチャンネル型ＭＯ
Ｓトランジスタのソースが出力信号に接続され、前記第
３のＮチャンネル型ＭＯＳトランジスタのドレインが電
源電圧に接続され、前記第３のＮチャンネル型ＭＯＳト
ランジスタのゲートが第２の制御信号に接続され、第４
のＮチャンネル型ＭＯＳトランジスタのソースが前記出
力信号に接続され、前記第４のＮチャンネル型ＭＯＳト
ランジスタのドレインが前記第３のＮチャンネル型ＭＯ
Ｓトランジスタのゲートに接続され、前記第４のＮチャ
ンネル型ＭＯＳトランジスタのゲートが接地電圧に接続
された構成とする。
【００１５】本発明の第５の出力バッファ回路は、第１
のＮチャンネル型ＭＯＳトランジスタのドレインが出力
信号に接続され、前記第１のＮチャンネル型ＭＯＳトラ
ンジスタのゲートに入力される信号が第２のＮチャンネ
ル型ＭＯＳトランジスタのソースに接続され、前記第２
のＮチャンネル型ＭＯＳトランジスタのドレインが前記
出力信号に接続され、前記第２のＮチャンネル型ＭＯＳ
トランジスタのゲートが出力信号の逆相信号に接続され
た構成とする。
のＮチャンネル型ＭＯＳトランジスタのドレインが出力
信号に接続され、前記第１のＮチャンネル型ＭＯＳトラ
ンジスタのゲートに入力される信号が第２のＮチャンネ
ル型ＭＯＳトランジスタのソースに接続され、前記第２
のＮチャンネル型ＭＯＳトランジスタのドレインが前記
出力信号に接続され、前記第２のＮチャンネル型ＭＯＳ
トランジスタのゲートが出力信号の逆相信号に接続され
た構成とする。
【００１６】本発明の第６の出力バッファ回路は、第１
のＮチャンネル型ＭＯＳトランジスタのドレインが出力
信号に接続され、前記第１のＮチャンネル型ＭＯＳトラ
ンジスタのソースが第２のＮチャンネル型ＭＯＳトラン
ジスタのドレインおよび第３のＮチャンネル型ＭＯＳト
ランジスタのソースに接続され、前記第２のＮチャンネ
ル型ＭＯＳトランジスタのソースが接地電圧に接続さ
れ、前記第３のＮチャンネル型ＭＯＳトランジスタのド
レインが電源電圧に接続され、前記第１のＮチャンネル
型ＭＯＳトランジスタのゲートが前記出力信号を制御す
る制御信号に接続され、前記第２のＮチャンネル型ＭＯ
Ｓトランジスタのゲートが第１の制御信号に接続され、
前記第３のＮチャンネル型ＭＯＳトランジスタのゲート
が第２の制御信号に接続され、前記出力信号を制御する
制御信号は、前記第２のＮチャンネル型ＭＯＳトランジ
スタまたは前記第３のＮチャンネル型ＭＯＳトランジス
タがオンするときに、前記第１のＮチャンネル型ＭＯＳ
トランジスタがオンとなる制御信号である構成とする。
のＮチャンネル型ＭＯＳトランジスタのドレインが出力
信号に接続され、前記第１のＮチャンネル型ＭＯＳトラ
ンジスタのソースが第２のＮチャンネル型ＭＯＳトラン
ジスタのドレインおよび第３のＮチャンネル型ＭＯＳト
ランジスタのソースに接続され、前記第２のＮチャンネ
ル型ＭＯＳトランジスタのソースが接地電圧に接続さ
れ、前記第３のＮチャンネル型ＭＯＳトランジスタのド
レインが電源電圧に接続され、前記第１のＮチャンネル
型ＭＯＳトランジスタのゲートが前記出力信号を制御す
る制御信号に接続され、前記第２のＮチャンネル型ＭＯ
Ｓトランジスタのゲートが第１の制御信号に接続され、
前記第３のＮチャンネル型ＭＯＳトランジスタのゲート
が第２の制御信号に接続され、前記出力信号を制御する
制御信号は、前記第２のＮチャンネル型ＭＯＳトランジ
スタまたは前記第３のＮチャンネル型ＭＯＳトランジス
タがオンするときに、前記第１のＮチャンネル型ＭＯＳ
トランジスタがオンとなる制御信号である構成とする。
【００１７】本発明の第６の出力バッファ回路におい
て、第１のＮチャンネル型ＭＯＳトランジスタのゲート
に入力される前記出力信号を制御する制御信号の“Ｌ”
の論理電圧が接地電圧より低い電圧源に接続されている
ことが好ましい。
て、第１のＮチャンネル型ＭＯＳトランジスタのゲート
に入力される前記出力信号を制御する制御信号の“Ｌ”
の論理電圧が接地電圧より低い電圧源に接続されている
ことが好ましい。
【００１８】本発明の第６の出力バッファ回路におい
て、第１のＮチャンネル型ＭＯＳトランジスタのゲート
が第４のＮチャンネル型ＭＯＳトランジスタのソースに
接続され、前記第４のＮチャンネル型ＭＯＳトランジス
タのドレインが出力信号に接続され、前記第４のＮチャ
ンネル型ＭＯＳトランジスタのゲートが出力信号の逆相
信号に接続されていることが好ましい。
て、第１のＮチャンネル型ＭＯＳトランジスタのゲート
が第４のＮチャンネル型ＭＯＳトランジスタのソースに
接続され、前記第４のＮチャンネル型ＭＯＳトランジス
タのドレインが出力信号に接続され、前記第４のＮチャ
ンネル型ＭＯＳトランジスタのゲートが出力信号の逆相
信号に接続されていることが好ましい。
【００１９】
【作用】このような構成の入力保護回路及び出力バッフ
ァ回路とすることにより、外部から与えられる入力信号
及び出力信号の電位レベルが接地電圧より低いときで
も、基板電圧が浅くなることもなく、消費電流も少な
く、集積回路装置の動作や特性も安定する。また、出力
容量が小さな出力バッファ回路となる。
ァ回路とすることにより、外部から与えられる入力信号
及び出力信号の電位レベルが接地電圧より低いときで
も、基板電圧が浅くなることもなく、消費電流も少な
く、集積回路装置の動作や特性も安定する。また、出力
容量が小さな出力バッファ回路となる。
【００２０】
【実施例】まず、本発明の入力保護回路の第１の実施例
を図１を参照しながら説明する。
を図１を参照しながら説明する。
【００２１】この入力保護回路は、入力信号I1がＮＭＯ
ＳＴQn11のドレインに接続され、ＮＭＯＳＴQn11のゲー
トは抵抗R11を介してノードV11に接続され、ＮＭＯＳＴ
Qn11のソースは接地電圧VSSに接続された構成である。
ここで、ノードV11は接地電圧VSSより低い電位の定電圧
源に接続されたノードである。
ＳＴQn11のドレインに接続され、ＮＭＯＳＴQn11のゲー
トは抵抗R11を介してノードV11に接続され、ＮＭＯＳＴ
Qn11のソースは接地電圧VSSに接続された構成である。
ここで、ノードV11は接地電圧VSSより低い電位の定電圧
源に接続されたノードである。
【００２２】この入力保護回路の入力信号I1にサージな
ど外部から異常に高電圧の信号が入力されると、ＮＭＯ
ＳＴQn11のドレインに高電圧がかかり、ＮＭＯＳＴQn11
のゲートの電圧がもちあげられ、ＮＭＯＳＴQn11のドレ
インから接地電圧VSSに接続されたＮＭＯＳＴQn11のソ
ースに電流が流れることによって、入力信号が接続され
た内部回路を保護する。
ど外部から異常に高電圧の信号が入力されると、ＮＭＯ
ＳＴQn11のドレインに高電圧がかかり、ＮＭＯＳＴQn11
のゲートの電圧がもちあげられ、ＮＭＯＳＴQn11のドレ
インから接地電圧VSSに接続されたＮＭＯＳＴQn11のソ
ースに電流が流れることによって、入力信号が接続され
た内部回路を保護する。
【００２３】この入力保護回路の特徴としては、入力信
号I1が接地電圧VSSより低い電位であっても入力信号I1
の電位よりもノードV11の電位の方が低ければ、ＮＭＯ
ＳＴQn11のソースである接地電圧VSSからＮＭＯＳＴQn1
1のドレインである入力信号I1には電流が流れず、よっ
てＮＭＯＳＴQn11に基板電圧が与えられていても、基板
電流が流れず基板電圧は浅くなることもなく、消費電流
も少ない。
号I1が接地電圧VSSより低い電位であっても入力信号I1
の電位よりもノードV11の電位の方が低ければ、ＮＭＯ
ＳＴQn11のソースである接地電圧VSSからＮＭＯＳＴQn1
1のドレインである入力信号I1には電流が流れず、よっ
てＮＭＯＳＴQn11に基板電圧が与えられていても、基板
電流が流れず基板電圧は浅くなることもなく、消費電流
も少ない。
【００２４】次に、本発明の入力保護回路の第２の実施
例を図２を参照しながら説明する。この入力保護回路
は、入力信号I2がＮＭＯＳＴQn21のドレインに接続さ
れ、ＮＭＯＳＴQn21のゲートは抵抗R21を介してノードV
21に接続され、ＮＭＯＳＴQn21のソース（ノードN21）
はＮＭＯＳＴQn22のドレインに接続され、ＮＭＯＳＴQn
22のゲートは抵抗R22を介して接地電圧VSSに接続され、
ＮＭＯＳＴQn21のソースは接地電圧VSSに接続された構
成である。ここで、ノードV21は接地電圧VSSより低い電
位の定電圧源に接続されたノードである。
例を図２を参照しながら説明する。この入力保護回路
は、入力信号I2がＮＭＯＳＴQn21のドレインに接続さ
れ、ＮＭＯＳＴQn21のゲートは抵抗R21を介してノードV
21に接続され、ＮＭＯＳＴQn21のソース（ノードN21）
はＮＭＯＳＴQn22のドレインに接続され、ＮＭＯＳＴQn
22のゲートは抵抗R22を介して接地電圧VSSに接続され、
ＮＭＯＳＴQn21のソースは接地電圧VSSに接続された構
成である。ここで、ノードV21は接地電圧VSSより低い電
位の定電圧源に接続されたノードである。
【００２５】この入力保護回路の入力信号I2にサージな
ど外部から異常に高電圧の信号が入力されると、ＮＭＯ
ＳＴQn21のドレインに高電圧がかかり、ＮＭＯＳＴQn21
のゲートの電圧がもちあげられ、ＮＭＯＳＴQn22のドレ
インに高電圧がかかり、ＮＭＯＳＴQn22のゲートの電圧
がもちあげられ、ＮＭＯＳＴQn21のドレインからＮＭＯ
ＳＴQn22のドレインを通して接地電圧VSSに接続された
ＮＭＯＳＴQn22のソースに電流が流れることによって、
入力端子の接続された内部回路が保護される。
ど外部から異常に高電圧の信号が入力されると、ＮＭＯ
ＳＴQn21のドレインに高電圧がかかり、ＮＭＯＳＴQn21
のゲートの電圧がもちあげられ、ＮＭＯＳＴQn22のドレ
インに高電圧がかかり、ＮＭＯＳＴQn22のゲートの電圧
がもちあげられ、ＮＭＯＳＴQn21のドレインからＮＭＯ
ＳＴQn22のドレインを通して接地電圧VSSに接続された
ＮＭＯＳＴQn22のソースに電流が流れることによって、
入力端子の接続された内部回路が保護される。
【００２６】この入力保護回路の特徴としては、第１の
実施例と同様に入力信号I2が接地電圧VSSより低い電位
であっても、入力信号I2の電位よりもノードV21の電位
の方が低ければ、ＮＭＯＳＴQn21のソースからＮＭＯＳ
ＴQn21のドレインには電流が流れず、よってＮＭＯＳＴ
Qn21に基板電圧が与えられていても、基板電流が流れ
ず、基板電圧は浅くなることもなく、消費電流も少な
い。
実施例と同様に入力信号I2が接地電圧VSSより低い電位
であっても、入力信号I2の電位よりもノードV21の電位
の方が低ければ、ＮＭＯＳＴQn21のソースからＮＭＯＳ
ＴQn21のドレインには電流が流れず、よってＮＭＯＳＴ
Qn21に基板電圧が与えられていても、基板電流が流れ
ず、基板電圧は浅くなることもなく、消費電流も少な
い。
【００２７】次に、本発明の入力保護回路の第３の実施
例を図３を参照しながら説明する。この入力保護回路
は、入力信号I3がＮＭＯＳＴQn31のドレインとゲートに
接続され、ＮＭＯＳＴQn31のソース（ノードN31）はＮ
ＭＯＳＴQn32のドレインに接続され、ＮＭＯＳＴQn32の
ゲートは抵抗R31を介して接地電圧VSSに接続され、ＮＭ
ＯＳＴQn31のソースは接地電圧VSSに接続された構成で
ある。
例を図３を参照しながら説明する。この入力保護回路
は、入力信号I3がＮＭＯＳＴQn31のドレインとゲートに
接続され、ＮＭＯＳＴQn31のソース（ノードN31）はＮ
ＭＯＳＴQn32のドレインに接続され、ＮＭＯＳＴQn32の
ゲートは抵抗R31を介して接地電圧VSSに接続され、ＮＭ
ＯＳＴQn31のソースは接地電圧VSSに接続された構成で
ある。
【００２８】この入力保護回路の入力信号I3にサージな
ど外部から異常に高電圧の信号が入力されると、ＮＭＯ
ＳＴQn31のドレインとゲートに高電圧がかかり、さら
に、ＮＭＯＳＴQn32のドレインに高電圧がかかり、ＮＭ
ＯＳＴQn32のゲートの電圧がもちあげられ、ＮＭＯＳＴ
Qn31のドレインからＮＭＯＳＴQn32のドレインを通して
接地電圧VSSに接続されたＮＭＯＳＴQn32のソースに電
流が流れることによって、入力端子の接続された内部回
路が保護される。
ど外部から異常に高電圧の信号が入力されると、ＮＭＯ
ＳＴQn31のドレインとゲートに高電圧がかかり、さら
に、ＮＭＯＳＴQn32のドレインに高電圧がかかり、ＮＭ
ＯＳＴQn32のゲートの電圧がもちあげられ、ＮＭＯＳＴ
Qn31のドレインからＮＭＯＳＴQn32のドレインを通して
接地電圧VSSに接続されたＮＭＯＳＴQn32のソースに電
流が流れることによって、入力端子の接続された内部回
路が保護される。
【００２９】この入力保護回路の特徴としては、入力信
号I3が接地電圧VSSより低い電位であっても入力信号I3
はＮＭＯＳＴQn31のドレインとゲートに入力されている
ため、ＮＭＯＳＴQn31のソースからＮＭＯＳＴQn31のド
レインには電流が流れず、よってＮＭＯＳＴQn21に基板
電圧が与えられていても、基板電流が流れず、基板電圧
は浅くなることもなく、消費電流も少ない。第１及び第
２の実施例に比べ接地電圧VSSより低い電位の定電圧源
を必要とせず第１及び第２の実施例と同様の効果をあげ
ている。
号I3が接地電圧VSSより低い電位であっても入力信号I3
はＮＭＯＳＴQn31のドレインとゲートに入力されている
ため、ＮＭＯＳＴQn31のソースからＮＭＯＳＴQn31のド
レインには電流が流れず、よってＮＭＯＳＴQn21に基板
電圧が与えられていても、基板電流が流れず、基板電圧
は浅くなることもなく、消費電流も少ない。第１及び第
２の実施例に比べ接地電圧VSSより低い電位の定電圧源
を必要とせず第１及び第２の実施例と同様の効果をあげ
ている。
【００３０】次に、本発明の出力バッファ回路の第１の
実施例を図４を参照しながら説明する。
実施例を図４を参照しながら説明する。
【００３１】この出力バッファ回路は、ノードN41を出
力とする否定回路に制御信号A4が入力され、ノードN42
を出力とする論理積の否定回路にノードN41と制御信号B
4が入力され、ノードN43を出力とする否定回路にノード
N42が入力され、ノードN44を出力とする論理積の否定回
路に制御信号A4と制御信号B4が入力され、ノードN45を
出力とする否定回路にノードN44が入力され、ＮＭＯＳ
ＴQn41のゲートにノードN43が入力され、ＮＭＯＳＴQn4
1のソースが接地電圧VSSに接続され、ＮＭＯＳＴQn41の
ドレインが出力端子O4に接続され、ＮＭＯＳＴQn42のゲ
ートとＮＭＯＳＴQn43のゲートにノードN45が入力さ
れ、ＮＭＯＳＴQn42のドレインとＮＭＯＳＴQn43のドレ
インが電源電圧VCCに接続され、ＮＭＯＳＴQn43のソー
スがＮＭＯＳＴQn44のドレインに接続され、ＮＭＯＳＴ
Qn42のソースとＮＭＯＳＴQn43のソースとＮＭＯＳＴQn
43のゲートが出力端子O4に接続された構成である。
力とする否定回路に制御信号A4が入力され、ノードN42
を出力とする論理積の否定回路にノードN41と制御信号B
4が入力され、ノードN43を出力とする否定回路にノード
N42が入力され、ノードN44を出力とする論理積の否定回
路に制御信号A4と制御信号B4が入力され、ノードN45を
出力とする否定回路にノードN44が入力され、ＮＭＯＳ
ＴQn41のゲートにノードN43が入力され、ＮＭＯＳＴQn4
1のソースが接地電圧VSSに接続され、ＮＭＯＳＴQn41の
ドレインが出力端子O4に接続され、ＮＭＯＳＴQn42のゲ
ートとＮＭＯＳＴQn43のゲートにノードN45が入力さ
れ、ＮＭＯＳＴQn42のドレインとＮＭＯＳＴQn43のドレ
インが電源電圧VCCに接続され、ＮＭＯＳＴQn43のソー
スがＮＭＯＳＴQn44のドレインに接続され、ＮＭＯＳＴ
Qn42のソースとＮＭＯＳＴQn43のソースとＮＭＯＳＴQn
43のゲートが出力端子O4に接続された構成である。
【００３２】この出力バッファ回路の出力端子O4にサー
ジなど外部から異常に高電圧の信号が入力されると、Ｎ
ＭＯＳＴQn41のドレイン及びＮＭＯＳＴQn42のソース及
びＮＭＯＳＴQn44のソースに高電圧がかかり、ＮＭＯＳ
ＴQn41のゲート及びＮＭＯＳＴQn42のゲート及びＮＭＯ
ＳＴQn43のゲートの電圧がもちあげられることにより、
ＮＭＯＳＴQn41のドレインから接地電圧VSSに接続され
たＮＭＯＳＴQn41のソースに、及びＮＭＯＳＴQn42のソ
ースから電源電圧VCCに接続されたＮＭＯＳＴQn42のド
レインに、及びＮＭＯＳＴQn44のソースからＮＭＯＳＴ
Qn43のソースを通して、電源電圧VCCに接続されたＮＭ
ＯＳＴQn43のドレインに電流が流れ、出力信号の接続さ
れた内部回路が保護される。
ジなど外部から異常に高電圧の信号が入力されると、Ｎ
ＭＯＳＴQn41のドレイン及びＮＭＯＳＴQn42のソース及
びＮＭＯＳＴQn44のソースに高電圧がかかり、ＮＭＯＳ
ＴQn41のゲート及びＮＭＯＳＴQn42のゲート及びＮＭＯ
ＳＴQn43のゲートの電圧がもちあげられることにより、
ＮＭＯＳＴQn41のドレインから接地電圧VSSに接続され
たＮＭＯＳＴQn41のソースに、及びＮＭＯＳＴQn42のソ
ースから電源電圧VCCに接続されたＮＭＯＳＴQn42のド
レインに、及びＮＭＯＳＴQn44のソースからＮＭＯＳＴ
Qn43のソースを通して、電源電圧VCCに接続されたＮＭ
ＯＳＴQn43のドレインに電流が流れ、出力信号の接続さ
れた内部回路が保護される。
【００３３】この出力バッファ回路の動作について簡単
に説明すると、制御信号A4が出力信号レベル制御信号
で、制御信号B4が出力信号制御信号である。制御信号B4
の論理電圧が“Ｌ”であるときは、ノードN43及びノー
ドN45の論理電圧が“Ｌ”となり、ＮＭＯＳＴQn41及び
ＮＭＯＳＴQn42及びＮＭＯＳＴQn43は共にオフで、出力
端子O4はハイインピーダンス状態となる。制御信号B4の
論理電圧が“Ｈ”であるときは、出力端子O4は出力状態
で、制御信号A4の論理電圧が“Ｌ”であるときは、ノー
ドN43の論理電圧が“Ｈ”でノードN45の論理電圧が
“Ｌ”となり、出力端子O4は論理電圧“Ｌ”の出力状
態、制御信号A4の論理電圧が“Ｈ”であるときは、ノー
ドN43の論理電圧が“Ｌ”でノードN45の論理電圧が
“Ｈ”となり、出力端子O4は論理電圧“Ｈ”の出力状態
となる。
に説明すると、制御信号A4が出力信号レベル制御信号
で、制御信号B4が出力信号制御信号である。制御信号B4
の論理電圧が“Ｌ”であるときは、ノードN43及びノー
ドN45の論理電圧が“Ｌ”となり、ＮＭＯＳＴQn41及び
ＮＭＯＳＴQn42及びＮＭＯＳＴQn43は共にオフで、出力
端子O4はハイインピーダンス状態となる。制御信号B4の
論理電圧が“Ｈ”であるときは、出力端子O4は出力状態
で、制御信号A4の論理電圧が“Ｌ”であるときは、ノー
ドN43の論理電圧が“Ｈ”でノードN45の論理電圧が
“Ｌ”となり、出力端子O4は論理電圧“Ｌ”の出力状
態、制御信号A4の論理電圧が“Ｈ”であるときは、ノー
ドN43の論理電圧が“Ｌ”でノードN45の論理電圧が
“Ｈ”となり、出力端子O4は論理電圧“Ｈ”の出力状態
となる。
【００３４】この出力バッファ回路の特徴としては、出
力端子O4が接地電圧VSSより低い電位であるときＮＭＯ
ＳＴQn41とＮＭＯＳＴQn42に関しては、それぞれのＮＭ
ＯＳＴに電流が流れる。しかし、ＮＭＯＳＴQn44に関し
ては、出力端子O4がＮＭＯＳＴQn44のドレインとゲート
に入力されているため、ＮＭＯＳＴQn43のソースからＮ
ＭＯＳＴQn43のドレインには電流が流れず、よってＮＭ
ＯＳＴQn43に基板電圧が与えられていても、基板電流が
流れず基板電位は浅くなりにくく、消費電流も少ない。
力端子O4が接地電圧VSSより低い電位であるときＮＭＯ
ＳＴQn41とＮＭＯＳＴQn42に関しては、それぞれのＮＭ
ＯＳＴに電流が流れる。しかし、ＮＭＯＳＴQn44に関し
ては、出力端子O4がＮＭＯＳＴQn44のドレインとゲート
に入力されているため、ＮＭＯＳＴQn43のソースからＮ
ＭＯＳＴQn43のドレインには電流が流れず、よってＮＭ
ＯＳＴQn43に基板電圧が与えられていても、基板電流が
流れず基板電位は浅くなりにくく、消費電流も少ない。
【００３５】次に、本発明の出力バッファ回路の第２の
実施例を図５を参照しながら説明する。
実施例を図５を参照しながら説明する。
【００３６】この出力バッファ回路は、ノードN51を出
力とする否定回路に制御信号A5が入力され、ノードN52
を出力とする論理積の否定回路にノードN51と制御信号B
5が入力され、ノードN53を出力とする否定回路にノード
N52が入力され、ノードN54を出力とする論理積の否定回
路に制御信号A5と制御信号B5が入力され、ノードN55を
出力とする否定回路にノードN54が入力され、ＮＭＯＳ
ＴQn53のゲートにノードN53が入力され、ＮＭＯＳＴQn5
3のソースが接地電圧VSSに接続され、ＮＭＯＳＴQn53の
ドレインが出力端子O5に接続され、ＮＭＯＳＴQn54のゲ
ートにノードN55が入力され、ＮＭＯＳＴQn54のドレイ
ンが電源電圧VCCに接続され、ＮＭＯＳＴQn54のソース
が出力端子O5に接続された構成である。ただし、ノード
N53を出力とする否定回路と、ノードN55を出力とする否
定回路のそれぞれのＮＭＯＳＴQn51のソースとＮＭＯＳ
ＴQn52のソースは接地電圧VSSより低い電位の定電圧源
に接続されたノードV51である。
力とする否定回路に制御信号A5が入力され、ノードN52
を出力とする論理積の否定回路にノードN51と制御信号B
5が入力され、ノードN53を出力とする否定回路にノード
N52が入力され、ノードN54を出力とする論理積の否定回
路に制御信号A5と制御信号B5が入力され、ノードN55を
出力とする否定回路にノードN54が入力され、ＮＭＯＳ
ＴQn53のゲートにノードN53が入力され、ＮＭＯＳＴQn5
3のソースが接地電圧VSSに接続され、ＮＭＯＳＴQn53の
ドレインが出力端子O5に接続され、ＮＭＯＳＴQn54のゲ
ートにノードN55が入力され、ＮＭＯＳＴQn54のドレイ
ンが電源電圧VCCに接続され、ＮＭＯＳＴQn54のソース
が出力端子O5に接続された構成である。ただし、ノード
N53を出力とする否定回路と、ノードN55を出力とする否
定回路のそれぞれのＮＭＯＳＴQn51のソースとＮＭＯＳ
ＴQn52のソースは接地電圧VSSより低い電位の定電圧源
に接続されたノードV51である。
【００３７】この出力バッファ回路の出力端子O5にサー
ジなど外部から異常に高電圧の信号が入力されると、Ｎ
ＭＯＳＴQn53のドレイン及びＮＭＯＳＴQn54のソースに
高電圧がかかり、ＮＭＯＳＴQn53のゲート及びＮＭＯＳ
ＴQn54のゲートの電圧がもちあげられ、ＮＭＯＳＴQn53
のドレインから接地電圧VSSに接続されたＮＭＯＳＴQn5
3のソースに、及びＮＭＯＳＴQn54のソースから電源電
圧VCCに接続されたＮＭＯＳＴQn54のドレインに電流が
流れることによって、出力端子の接続された内部回路が
保護される。
ジなど外部から異常に高電圧の信号が入力されると、Ｎ
ＭＯＳＴQn53のドレイン及びＮＭＯＳＴQn54のソースに
高電圧がかかり、ＮＭＯＳＴQn53のゲート及びＮＭＯＳ
ＴQn54のゲートの電圧がもちあげられ、ＮＭＯＳＴQn53
のドレインから接地電圧VSSに接続されたＮＭＯＳＴQn5
3のソースに、及びＮＭＯＳＴQn54のソースから電源電
圧VCCに接続されたＮＭＯＳＴQn54のドレインに電流が
流れることによって、出力端子の接続された内部回路が
保護される。
【００３８】この出力バッファ回路の動作については第
１の実施例と同様で、制御信号A5が出力信号レベル制御
信号で、制御信号B5が出力信号制御信号である。制御信
号B5の論理電圧が“Ｌ”であるときは、出力端子O5はハ
イインピーダンス状態となる。制御信号B5の論理電圧が
“Ｈ”であるときは、出力端子O4は出力状態で、制御信
号A5の論理電圧が“Ｌ”であるときは、出力端子O5は論
理電圧“Ｌ”の出力状態、制御信号A5の論理電圧が
“Ｈ”であるときは、出力端子O5は論理電圧“Ｈ”の出
力状態となる。
１の実施例と同様で、制御信号A5が出力信号レベル制御
信号で、制御信号B5が出力信号制御信号である。制御信
号B5の論理電圧が“Ｌ”であるときは、出力端子O5はハ
イインピーダンス状態となる。制御信号B5の論理電圧が
“Ｈ”であるときは、出力端子O4は出力状態で、制御信
号A5の論理電圧が“Ｌ”であるときは、出力端子O5は論
理電圧“Ｌ”の出力状態、制御信号A5の論理電圧が
“Ｈ”であるときは、出力端子O5は論理電圧“Ｈ”の出
力状態となる。
【００３９】この出力バッファ回路の特徴としては、出
力端子O5が接地電圧VSSより低い電位であってもＮＭＯ
ＳＴQn53とＮＭＯＳＴQn54にゲートの“Ｌ”の論理電圧
が接地電圧VSSより低い電位（接地電圧VSSより低い電位
の定電圧源ノードV51の電位）であるため、ＮＭＯＳＴQ
n53のソースからＮＭＯＳＴQn53のドレインに、及びＮ
ＭＯＳＴQn54のドレインからＮＭＯＳＴQn54のソースに
は電流が流れず、よってＮＭＯＳＴQn53及びＮＭＯＳＴ
Qn54に基板電圧が与えられていても、基板電流が流れ
ず、基板電位は浅くなりにくく、消費電流も少ない。
力端子O5が接地電圧VSSより低い電位であってもＮＭＯ
ＳＴQn53とＮＭＯＳＴQn54にゲートの“Ｌ”の論理電圧
が接地電圧VSSより低い電位（接地電圧VSSより低い電位
の定電圧源ノードV51の電位）であるため、ＮＭＯＳＴQ
n53のソースからＮＭＯＳＴQn53のドレインに、及びＮ
ＭＯＳＴQn54のドレインからＮＭＯＳＴQn54のソースに
は電流が流れず、よってＮＭＯＳＴQn53及びＮＭＯＳＴ
Qn54に基板電圧が与えられていても、基板電流が流れ
ず、基板電位は浅くなりにくく、消費電流も少ない。
【００４０】次に、本発明の出力バッファ回路の第３の
実施例を図６を参照しながら説明する。
実施例を図６を参照しながら説明する。
【００４１】この出力バッファ回路は、ノードN61を出
力とする否定回路に制御信号A6が入力され、ノードN62
を出力とする論理積の否定回路にノードN61と制御信号B
6が入力され、ノードN63を出力とする否定回路にノード
N62が入力され、ノードN64を出力とする論理積の否定回
路に制御信号A6と制御信号B6が入力され、ノードN65を
出力とする否定回路にノードN64が入力され、ＮＭＯＳ
ＴQn63のゲートにノードN63が入力され、ＮＭＯＳＴQn6
3のソースが接地電圧VSSに接続され、ＮＭＯＳＴQn63の
ドレインが出力端子O6に接続され、ＮＭＯＳＴQn64のゲ
ートにノードN65が入力され、ＮＭＯＳＴQn64のドレイ
ンが電源電圧VCCに接続され、ＮＭＯＳＴQn64のソース
が出力端子O6に接続され、ＮＭＯＳＴQn65のゲートが接
地電圧VSSに接続され、ＮＭＯＳＴQn65のソースがノー
ドN63に接続され、ＮＭＯＳＴQn65のドレインが出力端
子O6に接続され、ＮＭＯＳＴQn66のゲートが接地電圧VS
Sに接続され、ＮＭＯＳＴQn66のドレインがノードN65に
接続され、ＮＭＯＳＴQn66のソースが出力端子O6に接続
された構成である。
力とする否定回路に制御信号A6が入力され、ノードN62
を出力とする論理積の否定回路にノードN61と制御信号B
6が入力され、ノードN63を出力とする否定回路にノード
N62が入力され、ノードN64を出力とする論理積の否定回
路に制御信号A6と制御信号B6が入力され、ノードN65を
出力とする否定回路にノードN64が入力され、ＮＭＯＳ
ＴQn63のゲートにノードN63が入力され、ＮＭＯＳＴQn6
3のソースが接地電圧VSSに接続され、ＮＭＯＳＴQn63の
ドレインが出力端子O6に接続され、ＮＭＯＳＴQn64のゲ
ートにノードN65が入力され、ＮＭＯＳＴQn64のドレイ
ンが電源電圧VCCに接続され、ＮＭＯＳＴQn64のソース
が出力端子O6に接続され、ＮＭＯＳＴQn65のゲートが接
地電圧VSSに接続され、ＮＭＯＳＴQn65のソースがノー
ドN63に接続され、ＮＭＯＳＴQn65のドレインが出力端
子O6に接続され、ＮＭＯＳＴQn66のゲートが接地電圧VS
Sに接続され、ＮＭＯＳＴQn66のドレインがノードN65に
接続され、ＮＭＯＳＴQn66のソースが出力端子O6に接続
された構成である。
【００４２】この出力バッファ回路の出力端子O6に外部
からサージなどの異常に高電圧の信号が入力されると、
ＮＭＯＳＴQn63のドレイン、ＮＭＯＳＴQn64のソース、
ＮＭＯＳＴQn65のドレイン、及びＮＭＯＳＴQn66のソー
スに高電圧がかかり、ＮＭＯＳＴQn63のゲート及びＮＭ
ＯＳＴQn64のゲート、ＮＭＯＳＴQn65のゲート、及びＮ
ＭＯＳＴQn66のゲートの電圧がもちあげられ、ＮＭＯＳ
ＴQn63のドレインから接地電圧VSSに接続されたＮＭＯ
ＳＴQn63のソースに、及びＮＭＯＳＴQn64のソースから
電源電圧VCCに接続されたＮＭＯＳＴQn64のドレインに
電流が流れることによって、出力端子の接続された内部
回路が保護される。
からサージなどの異常に高電圧の信号が入力されると、
ＮＭＯＳＴQn63のドレイン、ＮＭＯＳＴQn64のソース、
ＮＭＯＳＴQn65のドレイン、及びＮＭＯＳＴQn66のソー
スに高電圧がかかり、ＮＭＯＳＴQn63のゲート及びＮＭ
ＯＳＴQn64のゲート、ＮＭＯＳＴQn65のゲート、及びＮ
ＭＯＳＴQn66のゲートの電圧がもちあげられ、ＮＭＯＳ
ＴQn63のドレインから接地電圧VSSに接続されたＮＭＯ
ＳＴQn63のソースに、及びＮＭＯＳＴQn64のソースから
電源電圧VCCに接続されたＮＭＯＳＴQn64のドレインに
電流が流れることによって、出力端子の接続された内部
回路が保護される。
【００４３】この出力バッファ回路の動作については第
１の実施例と同様である。この出力バッファ回路の特徴
としては、出力端子O6が接地電圧VSSより低い電位であ
るときＮＭＯＳＴQn66とＮＭＯＳＴQn65に電流が流れノ
ードN63とノードN65が接地電圧VSSより低い電位とな
り、ＮＭＯＳＴQn63のソースからＮＭＯＳＴQn63のドレ
インに、及びＮＭＯＳＴQn64のドレインからＮＭＯＳＴ
Qn64のソースには電流が流れにくく、よってＮＭＯＳＴ
Qn63及びＮＭＯＳＴQn64に基板電圧が与えられていて
も、基板電流が流れず基板電圧は浅くなりにくく消費電
流も少ない。ＮＭＯＳＴQn66とＮＭＯＳＴQn65とＮＭＯ
ＳＴQn62とＮＭＯＳＴQn61に流れる電流が少なくなるよ
うに、トランジスタサイズを設計する。また、この出力
バッファ回路の構成のＮＭＯＳＴQn66とＮＭＯＳＴQn65
の役割としては、上記のサージなどのときにＮＭＯＳＴ
Qn63のゲート（ノードN63）やＮＭＯＳＴQn64のゲート
（ノードＮ65）の電圧がもちあげられやすくサージにも
強くなる。
１の実施例と同様である。この出力バッファ回路の特徴
としては、出力端子O6が接地電圧VSSより低い電位であ
るときＮＭＯＳＴQn66とＮＭＯＳＴQn65に電流が流れノ
ードN63とノードN65が接地電圧VSSより低い電位とな
り、ＮＭＯＳＴQn63のソースからＮＭＯＳＴQn63のドレ
インに、及びＮＭＯＳＴQn64のドレインからＮＭＯＳＴ
Qn64のソースには電流が流れにくく、よってＮＭＯＳＴ
Qn63及びＮＭＯＳＴQn64に基板電圧が与えられていて
も、基板電流が流れず基板電圧は浅くなりにくく消費電
流も少ない。ＮＭＯＳＴQn66とＮＭＯＳＴQn65とＮＭＯ
ＳＴQn62とＮＭＯＳＴQn61に流れる電流が少なくなるよ
うに、トランジスタサイズを設計する。また、この出力
バッファ回路の構成のＮＭＯＳＴQn66とＮＭＯＳＴQn65
の役割としては、上記のサージなどのときにＮＭＯＳＴ
Qn63のゲート（ノードN63）やＮＭＯＳＴQn64のゲート
（ノードＮ65）の電圧がもちあげられやすくサージにも
強くなる。
【００４４】次に、本発明の出力バッファ回路の第４の
実施例を図７を参照しながら説明する。
実施例を図７を参照しながら説明する。
【００４５】この出力バッファ回路は、ノードN71を出
力とする否定回路に制御信号A7が入力され、ノードN72
を出力とする論理積の否定回路にノードN71と制御信号B
7が入力され、ノードN73を出力とする否定回路にノード
N72が入力され、ノードN74を出力とする論理積の否定回
路に制御信号A7と制御信号B7が入力され、ノードN75を
出力とする否定回路にノードN74が入力され、ＮＭＯＳ
ＴQn73のゲートにノードN73が入力され、ＮＭＯＳＴQn7
3のソースが接地電圧VSSに接続され、ＮＭＯＳＴQn73の
ドレインが出力端子O7に接続され、ＮＭＯＳＴQn74のゲ
ートにノードN75が入力され、ＮＭＯＳＴQn74のドレイ
ンが電源電圧VCCに接続され、ＮＭＯＳＴQn74のソース
が出力端子O7に接続され、ＮＭＯＳＴQn75のゲートがノ
ードN76に接続され、ＮＭＯＳＴQn75のソースがノードN
73に接続され、ＮＭＯＳＴQn75のドレインが出力端子O7
に接続され、ＮＭＯＳＴQn76のゲートがノードN76に接
続され、ＮＭＯＳＴQn76のドレインがノードN75に接続
され、ＮＭＯＳＴQn76のソースが出力端子O7に接続さ
れ、ノードN76を出力とする否定回路に出力端子O7が入
力された構成である。
力とする否定回路に制御信号A7が入力され、ノードN72
を出力とする論理積の否定回路にノードN71と制御信号B
7が入力され、ノードN73を出力とする否定回路にノード
N72が入力され、ノードN74を出力とする論理積の否定回
路に制御信号A7と制御信号B7が入力され、ノードN75を
出力とする否定回路にノードN74が入力され、ＮＭＯＳ
ＴQn73のゲートにノードN73が入力され、ＮＭＯＳＴQn7
3のソースが接地電圧VSSに接続され、ＮＭＯＳＴQn73の
ドレインが出力端子O7に接続され、ＮＭＯＳＴQn74のゲ
ートにノードN75が入力され、ＮＭＯＳＴQn74のドレイ
ンが電源電圧VCCに接続され、ＮＭＯＳＴQn74のソース
が出力端子O7に接続され、ＮＭＯＳＴQn75のゲートがノ
ードN76に接続され、ＮＭＯＳＴQn75のソースがノードN
73に接続され、ＮＭＯＳＴQn75のドレインが出力端子O7
に接続され、ＮＭＯＳＴQn76のゲートがノードN76に接
続され、ＮＭＯＳＴQn76のドレインがノードN75に接続
され、ＮＭＯＳＴQn76のソースが出力端子O7に接続さ
れ、ノードN76を出力とする否定回路に出力端子O7が入
力された構成である。
【００４６】この出力バッファ回路の出力端子O7にサー
ジなど外部から異常に高電圧の信号が入力されると、Ｎ
ＭＯＳＴQn73のドレイン及びＮＭＯＳＴQn74のソースに
高電圧がかかり、ＮＭＯＳＴQn73のゲート及びＮＭＯＳ
ＴQn74のゲートの電圧がもちあげられ、ＮＭＯＳＴQn73
のドレインから接地電圧VSSに接続されたＮＭＯＳＴQn7
3のソースに、及びＮＭＯＳＴQn74のソースから電源電
圧VCCに接続されたＮＭＯＳＴQn74のドレインに電流が
流れることによって、出力端子の接続された内部回路が
保護される。
ジなど外部から異常に高電圧の信号が入力されると、Ｎ
ＭＯＳＴQn73のドレイン及びＮＭＯＳＴQn74のソースに
高電圧がかかり、ＮＭＯＳＴQn73のゲート及びＮＭＯＳ
ＴQn74のゲートの電圧がもちあげられ、ＮＭＯＳＴQn73
のドレインから接地電圧VSSに接続されたＮＭＯＳＴQn7
3のソースに、及びＮＭＯＳＴQn74のソースから電源電
圧VCCに接続されたＮＭＯＳＴQn74のドレインに電流が
流れることによって、出力端子の接続された内部回路が
保護される。
【００４７】この出力バッファ回路の動作については第
１の実施例と同様である。この出力バッファ回路の特徴
としては、出力端子O7が接地電圧VSSより低い電位であ
ってもノードN76は論理電圧“Ｈ”となり、ノードN73と
ノードN75が接地電圧VSSより低い電位となり、ＮＭＯＳ
ＴQn73のソースからＮＭＯＳＴQn73のドレインに及びＮ
ＭＯＳＴQn74のドレインからＮＭＯＳＴQn74のソースに
は電流が流れにくく、よってＮＭＯＳＴQn73及びＮＭＯ
ＳＴQn74に基板電圧が与えられていても、基板電流が流
れず基板電圧は浅くなりにくく、消費電流も少ない。こ
こでノードN76を出力とする否定回路のしきい値は接地
電圧VSSに近い値に設計し出力端子O7が接地電圧VSSより
低い電圧であるときのみ論理電圧“Ｈ”となるようにし
ている。また、実際にはノードN76を出力とする否定回
路やＮＭＯＳＴQn71やＮＭＯＳＴQn72に流れる電流も少
なく設計している。
１の実施例と同様である。この出力バッファ回路の特徴
としては、出力端子O7が接地電圧VSSより低い電位であ
ってもノードN76は論理電圧“Ｈ”となり、ノードN73と
ノードN75が接地電圧VSSより低い電位となり、ＮＭＯＳ
ＴQn73のソースからＮＭＯＳＴQn73のドレインに及びＮ
ＭＯＳＴQn74のドレインからＮＭＯＳＴQn74のソースに
は電流が流れにくく、よってＮＭＯＳＴQn73及びＮＭＯ
ＳＴQn74に基板電圧が与えられていても、基板電流が流
れず基板電圧は浅くなりにくく、消費電流も少ない。こ
こでノードN76を出力とする否定回路のしきい値は接地
電圧VSSに近い値に設計し出力端子O7が接地電圧VSSより
低い電圧であるときのみ論理電圧“Ｈ”となるようにし
ている。また、実際にはノードN76を出力とする否定回
路やＮＭＯＳＴQn71やＮＭＯＳＴQn72に流れる電流も少
なく設計している。
【００４８】次に、本発明の出力バッファ回路の第５の
実施例を図８を参照しながら説明する。
実施例を図８を参照しながら説明する。
【００４９】この出力バッファ回路は、ノードN81を出
力とする否定回路に制御信号A8が入力され、ノードN82
を出力とする論理積の否定回路にノードN81と制御信号B
8が入力され、ノードN83を出力とする否定回路にノード
N82が入力され、ノードN84を出力とする論理積の否定回
路に制御信号A8と制御信号B8が入力され、ノードN85を
出力とする否定回路にノードN84が入力され、ＮＭＯＳ
ＴQn81のゲートにノードN83が入力され、ＮＭＯＳＴQn8
1のソースが接地電圧VSSに接続され、ＮＭＯＳＴQn81の
ドレインがＮＭＯＳＴQn83のソースに接続され、ＮＭＯ
ＳＴQn82のゲートにノードN85が入力され、ＮＭＯＳＴQ
n82のドレインが電源電圧VCCに接続され、ＮＭＯＳＴQn
82のソースがＮＭＯＳＴQn83のソースに接続され、ＮＭ
ＯＳＴQn83のゲートに制御信号B8が入力され、ＮＭＯＳ
ＴQn83のドレインが出力端子O8に接続された構成であ
る。
力とする否定回路に制御信号A8が入力され、ノードN82
を出力とする論理積の否定回路にノードN81と制御信号B
8が入力され、ノードN83を出力とする否定回路にノード
N82が入力され、ノードN84を出力とする論理積の否定回
路に制御信号A8と制御信号B8が入力され、ノードN85を
出力とする否定回路にノードN84が入力され、ＮＭＯＳ
ＴQn81のゲートにノードN83が入力され、ＮＭＯＳＴQn8
1のソースが接地電圧VSSに接続され、ＮＭＯＳＴQn81の
ドレインがＮＭＯＳＴQn83のソースに接続され、ＮＭＯ
ＳＴQn82のゲートにノードN85が入力され、ＮＭＯＳＴQ
n82のドレインが電源電圧VCCに接続され、ＮＭＯＳＴQn
82のソースがＮＭＯＳＴQn83のソースに接続され、ＮＭ
ＯＳＴQn83のゲートに制御信号B8が入力され、ＮＭＯＳ
ＴQn83のドレインが出力端子O8に接続された構成であ
る。
【００５０】この出力バッファ回路の出力端子O8にサー
ジなど外部から異常に高電圧の信号が入力されると、Ｎ
ＭＯＳＴQn83のドレインに高電圧がかかり、ＮＭＯＳＴ
Qn83のゲートの電圧がもちあげられ、さらに、ＮＭＯＳ
ＴQn81のドレイン及びＮＭＯＳＴQn82のソースに高電圧
がかかり、ＮＭＯＳＴQn81のゲート及びＮＭＯＳＴQn82
のゲートの電圧がもちあげられ、ＮＭＯＳＴQn83のドレ
インからＮＭＯＳＴQn81のドレインを通して接地電圧VS
Sに接続されたＮＭＯＳＴQn81のソースに、及びＮＭＯ
ＳＴQn83のドレインからＮＭＯＳＴQn82のソースを通し
て電源電圧VCCに接続されたＮＭＯＳＴQn82のドレイン
に電流が流れることによって、出力信号の接続された内
部回路が保護される。
ジなど外部から異常に高電圧の信号が入力されると、Ｎ
ＭＯＳＴQn83のドレインに高電圧がかかり、ＮＭＯＳＴ
Qn83のゲートの電圧がもちあげられ、さらに、ＮＭＯＳ
ＴQn81のドレイン及びＮＭＯＳＴQn82のソースに高電圧
がかかり、ＮＭＯＳＴQn81のゲート及びＮＭＯＳＴQn82
のゲートの電圧がもちあげられ、ＮＭＯＳＴQn83のドレ
インからＮＭＯＳＴQn81のドレインを通して接地電圧VS
Sに接続されたＮＭＯＳＴQn81のソースに、及びＮＭＯ
ＳＴQn83のドレインからＮＭＯＳＴQn82のソースを通し
て電源電圧VCCに接続されたＮＭＯＳＴQn82のドレイン
に電流が流れることによって、出力信号の接続された内
部回路が保護される。
【００５１】この出力バッファ回路の動作については第
１の実施例と同様である。この出力バッファ回路の特徴
としては、論理電圧“Ｌ”を出力するためのＮＭＯＳＴ
Qn81のドレインと論理電圧“Ｈ”を出力するためのＮＭ
ＯＳＴQn82のソースが直接出力端子O8に接続されておら
ず、ＮＭＯＳＴQn83を介して出力端子O8に接続されてい
るため、出力端子O8の出力容量は小さくなる。
１の実施例と同様である。この出力バッファ回路の特徴
としては、論理電圧“Ｌ”を出力するためのＮＭＯＳＴ
Qn81のドレインと論理電圧“Ｈ”を出力するためのＮＭ
ＯＳＴQn82のソースが直接出力端子O8に接続されておら
ず、ＮＭＯＳＴQn83を介して出力端子O8に接続されてい
るため、出力端子O8の出力容量は小さくなる。
【００５２】次に、本発明の出力バッファ回路の第６の
実施例を図９を参照しながら説明する。
実施例を図９を参照しながら説明する。
【００５３】この出力バッファ回路は、ノードN91を出
力とする否定回路に制御信号A9が入力され、ノードN92
を出力とする論理和の否定回路にノードN91と制御信号B
9が入力され、ノードN93を出力とする否定回路にノード
N92が入力され、ノードN94を出力とする論理和の否定回
路に制御信号A9と制御信号B9が入力され、ノードN95を
出力とする否定回路にノードN94が入力され、ＮＭＯＳ
ＴQn92のゲートにノードN93が入力され、ＮＭＯＳＴQn9
2のソースが接地電圧VSSに接続され、ＮＭＯＳＴQn92の
ドレインがＮＭＯＳＴQn94のソースに接続され、ＮＭＯ
ＳＴQn93のゲートにノードN95が入力され、ＮＭＯＳＴQ
n93のドレインが電源電圧VCCに接続され、ＮＭＯＳＴQn
93のソースがＮＭＯＳＴQn94のソースに接続され、ノー
ドN96を出力とする否定回路に制御信号B9が入力され、
ノードN97を出力とする否定回路にノードN96が入力さ
れ、ＮＭＯＳＴQn94のゲートにノードN97が入力され、
ＮＭＯＳＴQn94のドレインが出力端子O9に接続された構
成である。ただし、ノードN97を出力とする否定回路の
ＮＭＯＳＴQn91のソースは接地電圧VSSより低い電位の
定電圧源に接続されたノードV91である。
力とする否定回路に制御信号A9が入力され、ノードN92
を出力とする論理和の否定回路にノードN91と制御信号B
9が入力され、ノードN93を出力とする否定回路にノード
N92が入力され、ノードN94を出力とする論理和の否定回
路に制御信号A9と制御信号B9が入力され、ノードN95を
出力とする否定回路にノードN94が入力され、ＮＭＯＳ
ＴQn92のゲートにノードN93が入力され、ＮＭＯＳＴQn9
2のソースが接地電圧VSSに接続され、ＮＭＯＳＴQn92の
ドレインがＮＭＯＳＴQn94のソースに接続され、ＮＭＯ
ＳＴQn93のゲートにノードN95が入力され、ＮＭＯＳＴQ
n93のドレインが電源電圧VCCに接続され、ＮＭＯＳＴQn
93のソースがＮＭＯＳＴQn94のソースに接続され、ノー
ドN96を出力とする否定回路に制御信号B9が入力され、
ノードN97を出力とする否定回路にノードN96が入力さ
れ、ＮＭＯＳＴQn94のゲートにノードN97が入力され、
ＮＭＯＳＴQn94のドレインが出力端子O9に接続された構
成である。ただし、ノードN97を出力とする否定回路の
ＮＭＯＳＴQn91のソースは接地電圧VSSより低い電位の
定電圧源に接続されたノードV91である。
【００５４】この出力バッファ回路の出力端子O9にサー
ジなど外部から異常に高電圧の信号が入力されると、Ｎ
ＭＯＳＴQn94のドレインに高電圧がかかり、ＮＭＯＳＴ
Qn94のゲートの電圧がもちあげられ、さらに、ＮＭＯＳ
ＴQn92のドレイン及びＮＭＯＳＴQn93のソースに高電圧
がかかり、ＮＭＯＳＴQn92のゲート及びＮＭＯＳＴQn93
のゲートの電圧がもちあげられ、ＮＭＯＳＴQn94のドレ
インからＮＭＯＳＴQn92のドレインを通して接地電圧VS
Sに接続されたＮＭＯＳＴQn92のソースに、及びＮＭＯ
ＳＴQn94のドレインからＮＭＯＳＴQn93のソースを通し
て電源電圧VCCに接続されたＮＭＯＳＴQn93のドレイン
に電流が流れることによって、出力信号の接続された内
部回路が保護される。
ジなど外部から異常に高電圧の信号が入力されると、Ｎ
ＭＯＳＴQn94のドレインに高電圧がかかり、ＮＭＯＳＴ
Qn94のゲートの電圧がもちあげられ、さらに、ＮＭＯＳ
ＴQn92のドレイン及びＮＭＯＳＴQn93のソースに高電圧
がかかり、ＮＭＯＳＴQn92のゲート及びＮＭＯＳＴQn93
のゲートの電圧がもちあげられ、ＮＭＯＳＴQn94のドレ
インからＮＭＯＳＴQn92のドレインを通して接地電圧VS
Sに接続されたＮＭＯＳＴQn92のソースに、及びＮＭＯ
ＳＴQn94のドレインからＮＭＯＳＴQn93のソースを通し
て電源電圧VCCに接続されたＮＭＯＳＴQn93のドレイン
に電流が流れることによって、出力信号の接続された内
部回路が保護される。
【００５５】この出力バッファ回路の動作については第
１の実施例と同様である。この出力バッファ回路の特徴
としては、論理電圧“Ｌ”を出力するためのＮＭＯＳＴ
Qn92のドレインと論理電圧“Ｈ”を出力するためのＮＭ
ＯＳＴQn93のソースが直接出力端子O9に接続されておら
ず、ＮＭＯＳＴQn94を介して出力信号O9に接続されてい
るため、出力端子O9の出力容量は小さくなる。また、出
力端子O9が接地電圧VSSより低い電位であってもＮＭＯ
ＳＴQn94のゲートの“Ｌ”の論理電圧は接地電圧VSSよ
り低いため、ＮＭＯＳＴQn94にはソースからドレインに
電流が流れず、ＮＭＯＳＴQn94に基板電圧が与えられて
いても、基板電流が流れず、基板電圧は浅くならず、消
費電流も少ない。
１の実施例と同様である。この出力バッファ回路の特徴
としては、論理電圧“Ｌ”を出力するためのＮＭＯＳＴ
Qn92のドレインと論理電圧“Ｈ”を出力するためのＮＭ
ＯＳＴQn93のソースが直接出力端子O9に接続されておら
ず、ＮＭＯＳＴQn94を介して出力信号O9に接続されてい
るため、出力端子O9の出力容量は小さくなる。また、出
力端子O9が接地電圧VSSより低い電位であってもＮＭＯ
ＳＴQn94のゲートの“Ｌ”の論理電圧は接地電圧VSSよ
り低いため、ＮＭＯＳＴQn94にはソースからドレインに
電流が流れず、ＮＭＯＳＴQn94に基板電圧が与えられて
いても、基板電流が流れず、基板電圧は浅くならず、消
費電流も少ない。
【００５６】次に、本発明の出力バッファ回路の第７の
実施例を図１０を参照しながら説明する。
実施例を図１０を参照しながら説明する。
【００５７】この出力バッファ回路は、ノードN101を出
力とする否定回路に制御信号A10が入力され、ノードN10
2を出力とする論理和の否定回路にノードN101と制御信
号B10が入力され、ノードN103を出力とする否定回路に
ノードN102が入力され、ノードN104を出力とする論理和
の否定回路に制御信号A10と制御信号B10が入力され、ノ
ードN105を出力とする否定回路にノードN104が入力さ
れ、ＮＭＯＳＴQn103のゲートにノードN103が入力さ
れ、ＮＭＯＳＴQn103のソースが接地電圧VSSに接続さ
れ、ＮＭＯＳＴQn103のドレインがＮＭＯＳＴQn105のソ
ースに接続され、ＮＭＯＳＴQn104のゲートにノードN10
5が入力され、ＮＭＯＳＴQn104のドレインが電源電圧VC
Cが接続され、ＮＭＯＳＴQn104のソースがＮＭＯＳＴQn
105のソースに接続され、ノードN106を出力とする否定
回路に制御信号B10が入力され、ノードN107を出力とす
る否定回路にノードN106が入力され、ＮＭＯＳＴQn105
のゲートにノードN107が入力され、ＮＭＯＳＴQn105の
ドレインが出力端子O10に接続され、ＮＭＯＳＴQn106の
ソースにノードN107が接続され、ＮＭＯＳＴQn106のド
レインが出力端子O10に接続され、ＮＭＯＳＴQn106のゲ
ートに出力端子O10の逆相信号が入力された構成であ
る。
力とする否定回路に制御信号A10が入力され、ノードN10
2を出力とする論理和の否定回路にノードN101と制御信
号B10が入力され、ノードN103を出力とする否定回路に
ノードN102が入力され、ノードN104を出力とする論理和
の否定回路に制御信号A10と制御信号B10が入力され、ノ
ードN105を出力とする否定回路にノードN104が入力さ
れ、ＮＭＯＳＴQn103のゲートにノードN103が入力さ
れ、ＮＭＯＳＴQn103のソースが接地電圧VSSに接続さ
れ、ＮＭＯＳＴQn103のドレインがＮＭＯＳＴQn105のソ
ースに接続され、ＮＭＯＳＴQn104のゲートにノードN10
5が入力され、ＮＭＯＳＴQn104のドレインが電源電圧VC
Cが接続され、ＮＭＯＳＴQn104のソースがＮＭＯＳＴQn
105のソースに接続され、ノードN106を出力とする否定
回路に制御信号B10が入力され、ノードN107を出力とす
る否定回路にノードN106が入力され、ＮＭＯＳＴQn105
のゲートにノードN107が入力され、ＮＭＯＳＴQn105の
ドレインが出力端子O10に接続され、ＮＭＯＳＴQn106の
ソースにノードN107が接続され、ＮＭＯＳＴQn106のド
レインが出力端子O10に接続され、ＮＭＯＳＴQn106のゲ
ートに出力端子O10の逆相信号が入力された構成であ
る。
【００５８】この出力バッファ回路の出力端子O10にサ
ージなど外部から異常に高電圧の信号が入力されると、
ＮＭＯＳＴQn105のドレインに高電圧がかかり、ＮＭＯ
ＳＴQn105のゲートの電圧がもちあげられ、さらに、Ｎ
ＭＯＳＴQn103のドレイン及びＮＭＯＳＴQn104のドレイ
ンに高電圧がかかり、ＮＭＯＳＴQn103のゲート及びＮ
ＭＯＳＴQn104のゲートの電圧がもちあげられ、ＮＭＯ
ＳＴQn105のドレインからＮＭＯＳＴQn103のドレインを
通して接地電圧VSSに接続されたＮＭＯＳＴQn103のソー
スに、及びＮＭＯＳＴQn105のドレインからＮＭＯＳＴQ
n104のソースを通して電源電圧VCCに接続されたＮＭＯ
ＳＴQn104のドレインに電流が流れることによって、出
力信号の接続された内部回路が保護される。
ージなど外部から異常に高電圧の信号が入力されると、
ＮＭＯＳＴQn105のドレインに高電圧がかかり、ＮＭＯ
ＳＴQn105のゲートの電圧がもちあげられ、さらに、Ｎ
ＭＯＳＴQn103のドレイン及びＮＭＯＳＴQn104のドレイ
ンに高電圧がかかり、ＮＭＯＳＴQn103のゲート及びＮ
ＭＯＳＴQn104のゲートの電圧がもちあげられ、ＮＭＯ
ＳＴQn105のドレインからＮＭＯＳＴQn103のドレインを
通して接地電圧VSSに接続されたＮＭＯＳＴQn103のソー
スに、及びＮＭＯＳＴQn105のドレインからＮＭＯＳＴQ
n104のソースを通して電源電圧VCCに接続されたＮＭＯ
ＳＴQn104のドレインに電流が流れることによって、出
力信号の接続された内部回路が保護される。
【００５９】この出力バッファ回路の動作については第
１の実施例と同様である。この出力バッファ回路の特徴
としては、論理電圧“Ｌ”を出力するためのＮＭＯＳＴ
Qn103のドレインと論理電圧“Ｈ”を出力するためのＮ
ＭＯＳＴQn104のソースが直接出力端子O10に接続されて
おらず、ＮＭＯＳＴQn105を介して出力端子O10に接続さ
れているため、出力端子O10の出力容量は小さくなる。
また、出力端子O10が接地電圧VSSより低い電位であって
も、ノードN109が論理電圧“Ｈ”となり、ＮＭＯＳＴQn
105のゲートは出力端子O10の接地電圧VSSより低い電位
となり、ＮＭＯＳＴQn105にはソースからドレインに電
流が流れず、ＮＭＯＳＴQn105に基板電圧が与えられて
いても基板電流が流れず基板電圧は浅くならず消費電流
も少ない。ここでノードN109を出力とする否定回路のし
きい値は接地電圧VSSに近い値に設計し出力端子O10が接
地電圧VSSより低い電位であるときのみ論理電圧“Ｈ”
となるようにしている。また、実際にはノードN109を出
力とする否定回路やＮＭＯＳＴQn102に流れる電流も少
なく設計している。
１の実施例と同様である。この出力バッファ回路の特徴
としては、論理電圧“Ｌ”を出力するためのＮＭＯＳＴ
Qn103のドレインと論理電圧“Ｈ”を出力するためのＮ
ＭＯＳＴQn104のソースが直接出力端子O10に接続されて
おらず、ＮＭＯＳＴQn105を介して出力端子O10に接続さ
れているため、出力端子O10の出力容量は小さくなる。
また、出力端子O10が接地電圧VSSより低い電位であって
も、ノードN109が論理電圧“Ｈ”となり、ＮＭＯＳＴQn
105のゲートは出力端子O10の接地電圧VSSより低い電位
となり、ＮＭＯＳＴQn105にはソースからドレインに電
流が流れず、ＮＭＯＳＴQn105に基板電圧が与えられて
いても基板電流が流れず基板電圧は浅くならず消費電流
も少ない。ここでノードN109を出力とする否定回路のし
きい値は接地電圧VSSに近い値に設計し出力端子O10が接
地電圧VSSより低い電位であるときのみ論理電圧“Ｈ”
となるようにしている。また、実際にはノードN109を出
力とする否定回路やＮＭＯＳＴQn102に流れる電流も少
なく設計している。
【００６０】
【発明の効果】以上説明したように、本発明の入力保護
回路及び出力バッファ回路とすることにより、外部から
与えられる入力信号及び出力信号の電位レベルが接地電
圧より低いときでも、基板電圧が浅くならず集積回路装
置の動作や特性が安定し、また出力容量が小さくなると
いう大きな効果が得られる。
回路及び出力バッファ回路とすることにより、外部から
与えられる入力信号及び出力信号の電位レベルが接地電
圧より低いときでも、基板電圧が浅くならず集積回路装
置の動作や特性が安定し、また出力容量が小さくなると
いう大きな効果が得られる。
【図１】本発明の入力保護回路の第１の実施例を示す回
路図
路図
【図２】本発明の入力保護回路の第２の実施例を示す回
路図
路図
【図３】本発明の入力保護回路の第３の実施例を示す回
路図
路図
【図４】本発明の出力バッファ回路の第１の実施例を示
す回路図
す回路図
【図５】本発明の出力バッファ回路の第２の実施例を示
す回路図
す回路図
【図６】本発明の出力バッファ回路の第３の実施例を示
す回路図
す回路図
【図７】本発明の出力バッファ回路の第４の実施例を示
す回路図
す回路図
【図８】本発明の出力バッファ回路の第５の実施例を示
す回路図
す回路図
【図９】本発明の出力バッファ回路の第６の実施例を示
す回路図
す回路図
【図１０】本発明の出力バッファ回路の第７の実施例を
示す回路図
示す回路図
【図１１】従来の入力保護回路を示す回路図
【図１２】従来の出力バッファ回路を示す回路図
I1 入力信号 V11 ノード R11 抵抗 Qn11 Ｎチャンネル型ＭＯＳトランジスタ VSS 接地電圧
フロントページの続き (56)参考文献 特開 平２−70231（ＪＰ，Ａ) 特開 昭61−30075（ＪＰ，Ａ) 特開 平２−290052（ＪＰ，Ａ) 特開 昭58−162065（ＪＰ，Ａ) 特開 昭57−162466（ＪＰ，Ａ) 特開 昭59−208942（ＪＰ，Ａ) 実開 昭57−170565（ＪＰ，Ｕ)
Claims (8)
- 【請求項１】 第１のＮチャンネル型ＭＯＳトランジス
タのゲートとソースが出力信号に接続され、前記第１の
Ｎチャンネル型ＭＯＳトランジスタのドレインが第２の
Ｎチャンネル型ＭＯＳトランジスタのソースに接続さ
れ、前記第２のＮチャンネル型ＭＯＳトランジスタのド
レインが電源電圧に接続され、前記第２のＮチャンネル
型ＭＯＳトランジスタのゲートが制御回路から出力され
る制御信号に接続されたことを特徴とする出力バッファ
回路。 - 【請求項２】 Ｎチャンネル型ＭＯＳトランジスタのゲ
ートが制御回路から出力される制御信号に接続され、前
記Ｎチャンネル型ＭＯＳトランジスタのドレインが電源
電圧に接続され、前記Ｎチャンネル型ＭＯＳトランジス
タのソースが出力信号に接続され、前記Ｎチャンネル型
ＭＯＳトランジスタはゲート電圧が接地電圧であるとき
オフするトランジスタであり、前記制御回路は接地電圧
より低い負電圧と電源電圧を制御信号として出力するも
ので、前記Ｎチャンネル型ＭＯＳトランジスタのゲート
に入力される前記制御信号の"Ｌ"の論理電圧が接地電圧
より低いことを特徴とする出力バッファ回路。 - 【請求項３】 第１のＮチャンネル型ＭＯＳトランジス
タのドレインが出力信号に接続され、前記第１のＮチャ
ンネル型ＭＯＳトランジスタのソースが接地電圧に接続
され、前記第１のＮチャンネル型ＭＯＳトランジスタの
ゲートが制御信号に接続され、第２のＮチャンネル型Ｍ
ＯＳトランジスタのドレインが前記出力信号に接続さ
れ、前記第２のＮチャンネル型ＭＯＳトランジスタのソ
ースが前記第１のＮチャンネル型ＭＯＳトランジスタの
ゲートに接続され、前記第２のＮチャンネル型ＭＯＳト
ランジスタのゲートが接地電圧に接続されたことを特徴
とする出力バッファ回路。 - 【請求項４】 第１のＮチャンネル型ＭＯＳトランジス
タのドレインが出力信号に接続され、前記第１のＮチャ
ンネル型ＭＯＳトランジスタのソースが接地電圧に接続
され、前記第１のＮチャンネル型ＭＯＳトランジスタの
ゲートが第１の制御信号に接続され、第２のＮチャンネ
ル型ＭＯＳトランジスタのドレインが前記出力信号に接
続され、前記第２のＮチャンネル型ＭＯＳトランジスタ
のソースが前記第１のＮチャンネル型ＭＯＳトランジス
タのゲートに接続され、前記第２の Ｎチャンネル型ＭＯ
Ｓトランジスタのゲートが接地電圧に接続され、第３の
Ｎチャンネル型ＭＯＳトランジスタのソースが出力信号
に接続され、前記第３のＮチャンネル型ＭＯＳトランジ
スタのドレインが電源電圧に接続され、前記第３のＮチ
ャンネル型ＭＯＳトランジスタのゲートが第２の制御信
号に接続され、第４のＮチャンネル型ＭＯＳトランジス
タのソースが前記出力信号に接続され、前記第４のＮチ
ャンネル型ＭＯＳトランジスタのドレインが前記第３の
Ｎチャンネル型ＭＯＳトランジスタのゲートに接続さ
れ、前記第４のＮチャンネル型ＭＯＳトランジスタのゲ
ートが接地電圧に接続されたことを特徴とする出力バッ
ファ回路。 - 【請求項５】 第１のＮチャンネル型ＭＯＳトランジス
タのドレインが出力信号に接続され、前記第１のＮチャ
ンネル型ＭＯＳトランジスタのゲートに入力される信号
が第２のＮチャンネル型ＭＯＳトランジスタのソースに
接続され、前記第２のＮチャンネル型ＭＯＳトランジス
タのドレインが前記出力信号に接続され、前記第２のＮ
チャンネル型ＭＯＳトランジスタのゲートが出力信号の
逆相信号に接続されたことを特徴とする出力バッファ回
路。 - 【請求項６】 第１のＮチャンネル型ＭＯＳトランジス
タのドレインが出力信号に接続され、前記第１のＮチャ
ンネル型ＭＯＳトランジスタのソースが第２のＮチャン
ネル型ＭＯＳトランジスタのドレインおよび第３のＮチ
ャンネル型ＭＯＳトランジスタのソースに接続され、前
記第２のＮチャンネル型ＭＯＳトランジスタのソースが
接地電圧に接続され、前記第３のＮチャンネル型ＭＯＳ
トランジスタのドレインが電源電圧に接続され、前記第
１のＮチャンネル型ＭＯＳトランジスタのゲートが前記
出力信号を制御する制御信号に接続され、前記第２のＮ
チャンネル型ＭＯＳトランジスタのゲートが第１の制御
信号に接続され、前記第３のＮチャンネル型ＭＯＳトラ
ンジスタのゲートが第２の制御信号に接続され、前記出
力信号を制御する制御信号は、前記第２のＮチャンネル
型ＭＯＳトランジスタまたは前記第３のＮチャンネル型
ＭＯＳトランジスタがオンするときに、前記第１のＮチ
ャンネル型ＭＯＳトランジスタがオンとなる制御信号で
あることを特徴とする出力バッファ回路。 - 【請求項７】 前記第１のＮチャンネル型ＭＯＳトラン
ジスタのゲートに入力される前記出力信号を制御する制
御信号の“Ｌ”の論理電圧が接地電圧より低い ことを特
徴とする請求項６記載の出力バッファ回路。 - 【請求項８】 前記第１のＮチャンネル型ＭＯＳトラン
ジスタのゲートが第４のＮチャンネル型ＭＯＳトランジ
スタのソースに接続され、前記第４のＮチャンネル型Ｍ
ＯＳトランジスタのドレインが出力信号に接続され、前
記第４のＮチャンネル型ＭＯＳトランジスタのゲートが
出力信号の逆相信号に接続されたことを特徴とする請求
項６記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00733792A JP3283557B2 (ja) | 1992-01-20 | 1992-01-20 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00733792A JP3283557B2 (ja) | 1992-01-20 | 1992-01-20 | 出力バッファ回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29507899A Division JP3576048B2 (ja) | 1999-10-18 | 1999-10-18 | 入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05199097A JPH05199097A (ja) | 1993-08-06 |
| JP3283557B2 true JP3283557B2 (ja) | 2002-05-20 |
Family
ID=11663134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00733792A Expired - Fee Related JP3283557B2 (ja) | 1992-01-20 | 1992-01-20 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3283557B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3420967B2 (ja) | 1999-03-17 | 2003-06-30 | 株式会社 沖マイクロデザイン | 半導体集積回路 |
| WO2010140276A1 (ja) * | 2009-06-02 | 2010-12-09 | パナソニック株式会社 | 入出力回路 |
-
1992
- 1992-01-20 JP JP00733792A patent/JP3283557B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05199097A (ja) | 1993-08-06 |
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