JPH08255485A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体記憶装置のデータの書き込み動作時の
消費電力を低減する回路。 【構成】 予めプリチャージされたビット線対（Ｂnj，
バーＢnj）の一方のビット線の電位を引き下げることに
より、メモリセルＭＣにデータを書き込む半導体記憶装
置の書き込み動作時に、検出回路Ｓｊが、ビット線ｄＢ
ｊが所定の電位になることに応答して検出信号を出力す
ることにより、ビット線Ｂｊの電位がメモリセルに書き
込みが可能となる電位を越えて必要以上に引き下がらな
い。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関する
もので、例えばデータの書き込みの制御に利用して有効
な技術に関するものである。

【０００２】

【従来の技術】スタティックＲＡＭにおけるメモリセル
は、ビット線対に接続される。このメモリセルへのデー
タの書き込みは、予め所定の電位にプリチャージされた
ビット線対の一方のビット線の電位が、メモリセルへの
書き込みが可能となる電位レベル（以下、書き込み可能
ビット線電位レベルと称する）に引き下げられ、メモリ
セルの双安定性が破壊されることで行なわれる。

【０００３】具体的にはデータが与えられることに基づ
き、書き込み可能ビット線電位レベルよりも電位が低い
第２の電位が与えられる端子を有するデータ入力バッフ
ァ回路が、データが与えられた場合、制御信号に基づい
て、端子とビット線対の一方のビット線とを電気的に接
続することによりそのビット線の電位を第２の電位に設
定することで、書き込みが行なわれていた。

【０００４】なお書き込み可能ビット線電位レベルはメ
モリセルのゲート長、ゲート幅で決定される。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
スタティックＲＡＭでは、書き込み動作時にデータ入力
バッファ回路がビット線の電位を書き込み可能ビット線
電位レベルよりも低い電位である第２の電位まで引き下
げてしまうので、そのため消費電力が大きくなってしま
うという問題があった。

【０００６】

【課題を解決するための手段】前記課題を解決するため
に、本発明の半導体記憶装置は、第１のビット線と、第
１のビット線に第１の電位を与える第１のプリチャージ
回路と、第１のビット線に接続される第１のメモリセル
と、第１のデータが与えられることに基づき第２の電位
が与えられる第１の端子を有し、第１のデータが与えら
れる場合、第１の制御信号に基づき、第１の端子と第１
のビット線とを電気的に接続することにより第１のビッ
ト線の電位を第１の電位から第２の電位の方向に遷移さ
せ、かつ検出信号に基づいて第１の端子と第１のビット
線とを電気的に分離する第１のデータ入力バッファ回路
と、第２のビット線と、第２のビット線に第１の電位を
与える第２のプリチャージ回路と、第２のビット線に接
続される第２のメモリセルと、第２のデータが与えられ
ることに基づき第２の電位が与えられる第２の端子を有
し、第２のデータが与えられる場合、第２の制御信号に
基づき第２の端子と第２のビット線とを電気的に接続す
ることにより第２のビット線の電位を第１の電位から第
２の電位の方向に遷移させる第２のデータ入力バッファ
回路と、第１のビット線の電位が第２の電位に設定され
る前に第２のビット線に第１の電位と第２の電位の間の
所定の電位が与えられることに応答して第１のデータ入
力バッファ回路に検出信号を与える検出回路とを有する
ことを特徴とする。

【０００７】

【作用】第１のビット線の電位が第２の電位に設定され
る前に第２のビット線に第１の電位と第２の電位の間の
所定の電位が与えられることに応答して、検出回路が第
１のデータ入力バッファ回路に検出信号を与え、これに
基づき第１のデータ入力バッファ回路が第１の端子と第
１のビット線を電気的に切り離すので、これ以後、第１
のビット線の電位は第２の電位の方向に遷移しない。

【０００８】

【実施例】図１は本発明に係る半導体記憶装置の第１の
実施例の回路図であり、以下、図１を参照して第１の実
施例を説明する。

【０００９】データ入力端子Ｉnに接続されるデータ入
力バッファＫnはインバータＡＡ１，ＡＡ２，ＡＡ３か
ら構成される。インバータＡＡ１はトランジスタＥnに
接続される。インバータＡＡ３はトランジスタＦnに接
続される。トランジスタＥnはデータ線Ｄnの一端に接続
され、データ線Ｄnの他端はトランジスタＧn1とトラン
ジスタＧnjに接続される。トランジスタＧn1はビット線
Ｂn1の一端に接続され、ビット線Ｂn1の他端はトランジ
スタＬn1に接続される。またトランジスタＬn1は電源に
接続されており、書き込み動作に先立ちビット線Ｂn1が
所定の電位に設定される。トランジスタＧnjはビット線
Ｂnjの一端に接続され、ビット線Ｂnjの他端はトランジ
スタＬnjに接続される。トランジスタＬnjは電源に接続
されており、書き込み動作に先立ちビット線Ｂnjが所定
の電位に設定される。トランジスタＦnはデータ線バー
Ｄnの一端に接続され、データ線バーＤnの他端はトラン
ジスタＨn1とトランジスタＨnjに接続される。トランジ
スタＨn1はビット線バーＢn1の一端に接続され、ビット
線バーＢn1の他端はトランジスタＭn1に接続される。ま
たトランジスタＭn1は電源に接続されており、書き込み
動作に先立ちビット線バーＢn１が所定の電位に設定さ
れる。トランジスタＨnjはビット線バーＢnjの一端に接
続され、ビット線バーＢnjの他端はトランジスタＭnjに
接続される。またトランジスタＭnjは、電源に接続され
ており、書き込み動作に先立ちビット線バーＢnjが所定
の電位に設定される。ビット線Ｂn1とビット線バーＢn1
との間にはメモリセルＭＣがｉ個並列に接続される。ビ
ット線Ｂnjとビット線バーＢnjとの間にもメモリセルＭ
Ｃがｉ個並列に接続される。データ線Ｄnにはトランジ
スタＵnが接続される。トランジスタＵnはさらに電源に
接続される。データ線バーＤnにはトランジスタＶnが接
続される。トランジスタＶnはさらに電源に接続され
る。データ線対（Ｄn，バーＤn）にはセンスアンプＡn
が接続される。トランジスタＧn1のゲートとトランジス
タＨn1のゲートとはカラム線Ｃ1に接続される。トラン
ジスタＧnjのゲートとトランジスタＨnjのゲートとはカ
ラム線Ｃjに接続される。カラム線Ｃ1，Ｃjはカラムデ
コーダＣＤに接続される。又カラムデコーダＣＤはアド
レス入力端子ＣＡに接続される。以上説明したトランジ
スタＥn、Ｆn、Ｇn1、Ｇnj、Ｈn1、Ｈnj、Ｌn1、Ｌnj、
Ｍn1、Ｍnj、Ｕn、ＶnはＮＭＯＳトランジスタである。
また添え字i，j，nは任意の自然数であり、上記で説明
した回路がデータ入力バッファＫ1〜Ｋnに応じてｎ個形
成される。数ｊはカラム線の数であると同時に各データ
入力バッファＫ1〜Ｋnに接続されたビット線対｛例えば
データ入力バッファＫnでは（Ｂn1，バーＢn1）〜（Ｂn
j，バーＢnj）｝の数である。数jは任意の自然数である
が本実施例では紙面と説明の簡略化のためj＝２として
説明している。また１つのビット線対に接続された各メ
モリセルに各ワード線Ｗ1〜Ｗiがそれぞれ接続される。
この各ワード線Ｗ1〜Ｗiはさらに他のビット線対に接続
された各メモリセルにもそれぞれ接続される。こうして
メモリセルアレイが構成される。ワード線Ｗ1〜Ｗiはロ
ーデコーダＲＤに接続される。またローデコーダＲＤは
アドレス入力端子ＲＡに接続される。またこれとはべつ
にまたダミー書き込み回路ＤＷが形成され、このダミー
書き込み回路ＤＷのデータ入力バッファｄＫは前記のデ
ータ入力端子の１つである例えばデータ入力端子Ｉnに
接続され、またトランジスタｄＥとトランジスタｄＦに
接続される。トランジスタｄＥはデータ線ｄＤの一端に
接続され、データ線ｄＤの他端はトランジスタｄＧ1と
トランジスタｄＧjに接続される。トランジスタｄＧ1は
ビット線ｄＢ1の一端に接続され、ビット線ｄＢ1の他端
はトランジスタｄＬ1に接続される。トランジスタｄＬ1
はさらに電源に接続され、書き込み動作に先立ちビット
線ｄＢ1が所定の電位に設定される。トランジスタｄＧj
はビット線ｄＢjの一端に接続され、ビット線ｄＢjの他
端はトランジスタｄＬjに接続される。トランジスタｄ
Ｌjはさらに電源に接続され、書き込み動作に先立ちビ
ット線ｄＢjが所定の電位に設定される。トランジスタ
ｄＦはデータ線バーｄＤの一端に接続され、データ線バ
ーｄＤの他端はトランジスタｄＨ1とトランジスタｄＨj
に接続される。トランジスタｄＨ1はビット線バーｄＢ1
の一端に接続され、ビット線バーｄＢ1の他端はトラン
ジスタｄＭ1に接続される。トランジスタｄＭ1はさらに
電源に接続され、書き込み動作に先立ちビット線バーｄ
Ｂ1が所定の電位に設定される。トランジスタｄＨjはビ
ット線バーｄＢjの一端に接続され、ビット線バーｄＢj
の他端はトランジスタｄＭjに接続される。トランジス
タｄＭjはさらに電源に接続され、書き込み動作に先立
ちビット線バーｄＢjが所定の電位に設定される。また
カラム線Ｃ1がトランジスタｄＧ1のゲートとトランジス
タｄＨ1のゲートに接続され、カラム線Ｃjがトランジス
タｄＧjのゲートとトランジスタｄＨjのゲートとに接続
される。ここでトランジスタｄＥ、ｄＦ、ｄＧ1、ｄＧ
j、ｄＨ1、ｄＨj、ｄＬ1、ｄＬj、ｄＭ1、ｄＭjはＮＭ
ＯＳトランジスタである。またビット線ｄＢ1とビット
線バーｄＢ1との間にメモリセルＭＣがｉ個並列に接続
され、ビット線ｄＢjとビット線バーｄＢjとの間にもメ
モリセルＭＣがｉ個並列に接続される。ビット線対（ｄ
Ｂ1，バーｄＢ1）に接続された各メモリセルに各ワード
線Ｗ1〜Ｗiがそれぞれ接続される。ビット線対（ｄＢ
j，バーｄＢj）に接続された各メモリセルに前記各ワー
ド線Ｗ1〜Ｗiがそれぞれ接続される。書き込み制御端子
ＷＥはトランジスタｄＥとトランジスタｄＦとの各ゲー
トと書き込み制御回路Ｔと検出回路Ｓ1の入力端子ＩＳ1
と検出回路Ｓjの入力端子ＩＳjに接続される。また検出
回路Ｓ1はビット線ｄＢ1とビット線バーｄＢ1と書き込
み制御回路Ｔとに接続される。同様に検出回路Ｓjはビ
ット線ｄＢjとビット線バーｄＢjと書き込み制御回路Ｔ
とに接続される。書き込み制御回路Ｔは出力端子ＲＣと
出力端子ＲＶとを有している。出力端子ＲＣは各トラン
ジスタＥ1〜Ｅn，Ｆ1〜Ｆnのゲートに接続される。出力
端子ＲＶはトランジスタＵ1〜Ｕn，Ｖ1〜Ｖnのゲートと
に接続される。

【００１０】次に本発明に係る検出回路である第１の検
出回路について図２を参照して説明する。検出回路Ｓ1
とＳjは同じ回路構成であるのでＳjを例にして説明しＳ
1の説明を省略する。

【００１１】検出回路Ｓjはカレントミラーセンス回路
ＣＡ１、カレントミラーセンス回路ＣＡ２、トランジス
タＮ１１、トランジスタＮ１２、インバータＡ１、イン
バータＡ２、ＮＯＲ回路ＮＲ１から構成される。カレン
トミラー回路ＣＡ１はさらにトランジスタＮ１、トラン
ジスタＮ２、トランジスタＮ３、トランジスタＮ４、ト
ランジスタＮ５から構成される。トランジスタＮ１とト
ランジスタＮ２のソースはそれぞれ電源に接続され、ゲ
ートは互いに接続される。トランジスタＮ２のドレイン
はトランジスタＮ１のゲートとトランジスタＮ２のゲー
トとに接続されると共にトランジスタＮ４のドレインに
接続される。トランジスタＮ４のゲートは書き込み可能
ビット線電位レベルＶwが与えられ、ソースはトランジ
スタＮ５のドレインに接続される。トランジスタＮ３の
ドレインはトランジスタＮ１のドレインに接続され、ゲ
ートはビット線ｄＢjに接続され、ソースはトランジス
タＮ５のドレインに接続される。トランジスタＮ５のゲ
ートは入力端子ＩＳjに接続され、ソースは接地され
る。こうしてカレントミラーセンス回路ＣＡ１が形成さ
れる。同様にカレントミラーセンス回路ＣＡ２はトラン
ジスタＮ６、トランジスタＮ７、トランジスタＮ８、ト
ランジスタＮ９、トランジスタＮ１０から構成される。
トランジスタＮ６とトランジスタＮ７のソースはそれぞ
れ電源に接続され、ゲートは互いに接続される。トラン
ジスタＮ６のドレインはトランジスタＮ６のゲートとト
ランジスタＮ７のゲートとに接続されると共にトランジ
スタＮ８のドレインに接続される。トランジスタＮ８の
ゲートはビット線書き込み可能電位レベルＶwが与えら
れ、ソースはトランジスタＮ１０のドレインに接続され
る。トランジスタＮ９のドレインはトランジスタＮ７の
ドレインに接続され、ゲートはビット線バーｄＢjに接
続され、ソースはトランジスタＮ１０のドレインに接続
される。トランジスタＮ１０のゲートは入力端子ＩＳj
に接続され、ソースは接地される。こうしてカレントミ
ラーセンス回路ＣＡ２が形成される。

【００１２】またインバータ回路Ａ２の入力端が入力端
子ＩＳjに接続され、出力端がトランジスタＮ１１のゲ
ートとトランジスタＮ１２のゲートとに接続される。ト
ランジスタＮ１１のソースは接地され、ドレインはトラ
ンジスタＮ１のドレインとトランジスタＮ３のドレイン
とに接続されると共に、ＮＯＲ回路ＮＲ１の一方の入力
端に接続される。トランジスタＮ１２のソースは接地さ
れ、ドレインはトランジスタＮ７のドレインとトランジ
スタＮ９のドレインとに接続されると共に、ＮＯＲ回路
ＮＲ１の入力端の他方に接続される。ＮＯＲ回路ＮＲ１
の出力端はインバータＡ１の入力端に接続される。イン
バータＡ１の出力端は出力端子Ｐjに接続される。ここ
でトランジスタＮ１，Ｎ２，Ｎ６，Ｎ７はＰＭＯＳトラ
ンジスタであり、トランジスタＮ３，Ｎ４，Ｎ５，Ｎ
８，Ｎ９，Ｎ１０，Ｎ１１，Ｎ１２はＮＭＯＳトランジ
スタである。こうしてビット線バーｄＢjとビット線バ
ーｄＢjとの間に検出回路Ｓjが形成される。またビット
線バーｄＢ１とビット線バーｄＢ１との間に検出回路Ｓ
jと同様な回路である検出回路Ｓ１が形成され、出力端子
Ｐ1に接続される。これら出力端子Ｐ1，Ｐjは書き込み
制御回路Ｔの入力端に接続される。

【００１３】次に図３を参照して本発明に係る書き込み
制御回路Ｔの１実施例について説明する。

【００１４】書き込み制御回路ＴはＮＯＲ回路ＮＲ２、
インバータＡ７、インバータＡ８、インバータＡ９、ワ
ンショットパルス回路ＳＰから構成される。ＮＯＲ回路
ＮＲ２の入力端は検出回路Ｓ1の出力端子Ｐ1と検出回路
Ｓjの出力端子Ｐjと、インバータＡ９の出力端とに接続
される。インバータＡ９の入力端は書き込み制御端子Ｗ
Ｅに接続される。ＮＯＲ回路ＮＲ２の出力端はインバー
タＡ８の入力端に接続される。インバータＡ８の出力端
は端子ｎｎに接続され、端子ｎｎはさらにインバータ回
路Ａ７の入力端に接続される。インバータＡ７の出力端
は出力端子ＲＣに接続される。ワンショットパルス回路
ＳＰはインバータＡ３、インバータＡ４、インバータＡ
５、インバータＡ６、ＮＡＮＤ回路ＮＤ１から構成され
る。インバータＡ４とインバータＡ５とインバータＡ６
とは直列に接続される。インバータＡ６の入力端は端子
ｎｎに接続される。ＮＡＮＤ回路ＮＤ１の入力端はイン
バータＡ４の出力端と端子ｎｎとに接続され、出力端は
インバータ回路Ａ３の入力端に接続される。インバータ
回路Ａ３の出力端は出力端子ＲＶに接続される。

【００１５】図９はメモリセルの回路図である。本願の
メモリセルはみな同じ回路構成であるので、ここではビ
ット線対（Ｂnj，バーＢnj）とワード線Ｗiとに接続さ
れたメモリセルについて説明する。トランジスタＭＬの
一端がビット線Ｂnjに接続され他端が端子Ｎ１に接続さ
れる。トランジスタＭＲの一端がビット線バーＢnjに接
続され他端が端子Ｎ２に接続される。トランジスタＭＬ
のゲートがワード線Ｗiに接続される。トランジスタＭ
Ｒのゲートがワード線Ｗiに接続される。インバータＧ
Ｇ１の出力端が端子Ｎ１に接続され、入力端が端子Ｎ２
に接続される。インバータＧＧ２の出力端が端子Ｎ２に
接続され、入力端が端子Ｎ１に接続される。

【００１６】次に図４に示すタイミング図を参照して、
上記図１、図２、図３に示した本発明の半導体記憶装置
の書き込み動作について説明する。

【００１７】アドレス入力端子ＲＡ，ＣＡにアドレスＡ
Ｄij、データ入力端子Ｉ1〜Ｉn にデータ（特にデータ
入力端子Ｉnに”１”のデータ（ハイレベルの電位））
が入力される場合の回路動作を例にとって説明する。

【００１８】始めにこの書き込み動作に先立ち、各ビッ
ト線対（Ｂ11，バーＢ11）〜（Ｂnj，バーＢnj）〜（ｄ
Ｂj，バーｄＢj）は各トランジスタ（Ｌ11，Ｍ11）〜
（Ｌnj，Ｍnj）〜（ｄＬj，ｄＭj）によりあらかじめ所
定の電位（ハイレベルの電位）に設定される。

【００１９】次にアドレス入力端子ＲＡ，ＣＡにアドレ
スＡＤijが入力されるとローデコーダＲＤおよびカラム
デコーダＣＤが、アドレスＡＤijに基づてワード線Ｗi
とカラム線Ｃjを選択する。これによりカラム線により
選択された各ビット線対（Ｂ1j，バーＢ1j）〜（Ｂnj，
バーＢnj）〜（ｄＢj，バーｄＢj）とワード線Ｗiとに
接続されたメモリセルのトランジスタＭＬ，トランジス
タＭＲがオンし、書き込みを所望するメモリセルが選択
される。また各データ入力端子Ｉ１〜Ｉnにデータが入
力される。

【００２０】その後、書き込み制御端子ＷＥに書き込み
制御信号が入力される（ハイレベルの電位が与えられ
る）とトランジスタｄＥとトランジスタｄＦがオンす
る。またこれとほぼ同時に書き込み制御回路Ｔの出力端
子ＲＣの電位がハイレベルとなり各トランジスタＥ1〜
Ｅn，Ｆ1〜Ｆnがオンする。これにより各データ入力バ
ッファＫ1〜Ｋn，ｄＫに与えられたデータに基づいた電
位が各データ線対（Ｄ1，バーＤ1）〜（Ｄn，バーＤ
n），（ｄＤ，バーｄＤ）にそれぞれ与えられる。また
各データ線対（Ｄ1，バーＤ1）〜（Ｄn，バーＤn），
（ｄＤ，バーｄＤ）に与えられた電位が、カラム線Ｃj
により選択された各ビット線対（Ｂ1j，バーＢ1j）〜
（Ｂnj，バーＢnj），（ｄＢj，バーｄＢj）にそれぞれ
与えられる。これにより各ビット線対（Ｂ1j，バーＢ1
j）〜（Ｂnj，バーＢnj），（ｄＢj，バーｄＢj）の一
方のビット線の電位が書き込み可能ビット線電位レベル
に引き下がりメモリセルの双安定性が破壊され、各デー
タ入力端子Ｉ1〜Ｉnに与えられたデータに基づくデータ
が各ビット線対（Ｂ1j，バーＢ1j）〜（Ｂnj，バーＢn
j），（ｄＢj，バーｄＢj）に接続されかつワード線Ｗi
に接続されたメモリセルに書き込まれる。

【００２１】ここで具体的にデータ入力端子Ｉnに与え
られた”１”のデータ（ハイレベルの電位）に基づくデ
ータが各ビット線対（Ｂnj，バーＢnj），（ｄＢj，バ
ーｄＢj）とワード線Ｗiとにそれぞれ接続されたメモリ
セルＭＣに書き込まれる場合を例にとって説明する。デ
ータ入力端子Ｉnにはハイレベルの電位が与えられるの
で、これによりデータ線ＤnはトランジスタＥnを介して
ローレベルの電位が与えられ、データ線ｄＤはトランジ
スタｄＥを介してローレベルの電位が与えられ、データ
線バーＤnはトランジスタＦnを介してハイレベルの電位
が与えられ、データ線バーｄＤはトランジスタｄＦを介
してハイレベルの電位が与えられる。よってビット線Ｂ
njの電位はローレベルになり、ビット線バーＢnjの電位
はハイレベルになり、ビット線ｄＢjの電位はローレベ
ルになり、ビット線バーｄＢjの電位はハイレベルにな
る。これによりビット線対（Ｂnj，バーＢnj）とワード
線Ｗｉとに接続されたメモリセルの双安定性が破壊さ
れ、データ入力端子Ｉnに与えられたデータに基づくデ
ータが書き込まれる。またビット線対（ｄＢj，バーｄ
Ｂj）とワード線Ｗｉとに接続されたメモリセルの双安
定性が破壊され、データ入力端子Ｉnに与えられたデー
タに基づくデータが書き込まれる。

【００２２】ここでビット線ｄＢjの電位とビット線Ｂn
jの電位とはほぼ同時に書き込み可能ビット線電位レベ
ルＶWになる。なぜならビット線対（Ｂnj，バーＢnj）
に接続されたメモリセルの数とビット線対（ｄＢj，バ
ーｄＢj）に接続されたメモリセルの数とが等しいから
である。（容量が等しい。）またその他のビット線対
（Ｂ11，バーＢ11）〜（Ｂnー1j，バーＢnー1j）に接続さ
れたメモリセルの数もこれらと等しい。

【００２３】よってビット線ｄＢjの電位が書き込み可
能ビット線電位レベルＶｗになるのと同時に、各ビット
線対（Ｂ1j，バーＢ1j）〜（Ｂnー1j，バーＢnー1j）の一
方のビット線の電位およびビット線Ｂnjの電位が書き込
み可能ビット線電位レベルVwとなり、これら各ビット線
とワード線Ｗｉとに接続されたメモリセルは同時にデー
タが書き込まれる。

【００２４】次にビット線ｄＢjの電位が書き込み可能
ビット線電位レベルＶwより小さくなるやいなやと検出
回路Ｓjがこれを検出し、これに基づいて出力端子Ｐjに
検出信号を出力する（ハイレベルの電位を与える）。こ
の検出信号を書き込み制御回路Ｔが受取り出力端子ＲＣ
の電位がローレベルになる。これによりトランジスタＥ
1〜ＥnとトランジスＦ1〜Ｆnとがオフし各データ入力バ
ッファＫ1〜Ｋnと各データ線対（Ｄ1，バーＤ1）〜（Ｄ
n，バーＤn）がそれぞれ電気的に切り離される。よって
各ビット線対（Ｂ1j，バーＢ1j）〜（Ｂnj，バーＢnj）
は、これ以後、各データ入力バッファＫ1〜Ｋnによって
電位を引き下げられない。

【００２５】一方ワンショットパルス回路ＳＰは、ビッ
ト線ｄＢjの電位が書き込み可能ビット線電位レベルＶ
Ｗより小さくなるやいなや出力端子ＲＶに電位設定信号
を出力し（ハイレベルの電位を与え）、トランジスタＵ
1〜Ｕn，Ｖ1〜Ｖnがこの電位設定信号を受け取り、オン
することで、立ち下がったビット線の電位を書き込み可
能ビット線電位Ｖw以上の所望の電位に設定する。

【００２６】ここで検出回路Ｓjと書き込み制御回路Ｔ
の動作について図２，図３，図４に基づいて詳細に説明
する。

【００２７】書き込み制御端子ＷＥの電位がローレベル
の時（書き込み動作前の状態である時）、入力端子ＩＳ
jの電位がローレベルであるのでトランジスタＮ１１と
トランジスタＮ１２とがオンしＮＯＲ回路ＮＲ１の両入
力がローレベルとなり、出力端子Ｐjの電位はローレベ
ルである。

【００２８】つぎに書き込み制御端子ＷＥの電位がハイ
レベルとなってまもない時（書き込み動作中だが、まだ
メモリセルにデータが書き込まれていない状態）を考え
る。入力端子ＩＳjの電位がハイレベルなのでトランジ
スタＮ１１とトランジスタＮ１２とはオフする。カレン
トミラー回路ＣＡ１のトランジスタＮ３のゲート電位
（ビット線ｄＢjの電位）はトランジスタＮ４のゲート
電位（書き込み可能ビット線電位Ｖw）よりまだ高いの
でトランジスタＮ３はトランジスタＮ４に対しておおき
な電流が流れていることによりトランジスタＮ３のドレ
インの電位がローレベルに保たれる。カレントミラー回
路ＣＡ２のトランジスタＮ９のドレインの電位も同様の
理由でローレベルに保たれる。よって出力端子Ｐjの電
位はローレベルのままである。

【００２９】次にビット線ｄＢjの電位が書き込み可能
ビット線電位レベルＶwより小さくなった直後（メモリ
セルにデータが書き込まれた後）の状態を考える。トラ
ンジスタＮ４のゲートの電位がトランジスタＮ３のゲー
トの電位より高くなるためトランジスタＮ４はトランジ
スタＮ３に対して大きな電流が流れるのでトランジスタ
Ｎ３のドレインの電位がハイレベルになる。これにより
出力端子Ｐjの電位がハイレベルになる。これを書き込
み制御回路Ｔが受け取り出力端子ＲＣの電位がローレベ
ルとなり、出力端子ＲＣにゲートが接続されるトランジ
スタＥ1〜Ｅn，Ｆ1〜Ｆnがオフする。これにより各ビッ
ト線対（Ｂ1j，バーＢ1j）〜（Ｂnj，バーＢnj）と各デ
ータ入力バッファＫ1〜Ｋnがそれぞれ電気的に切り離さ
れ、ビット線にデータ入力バッファからのデータが与え
られなくなる。（書き込み動作完了） これにより各ビット線対（Ｂ1j，バーＢ1j）〜（Ｂnj，
バーＢnj）の一方のビット線の電位が書き込み可能ビッ
ト線電位レベルＶwを越えて必要以上に低下するのを防
ぐことができる。

【００３０】またトランジスタＥ1〜Ｅn，Ｆ1〜Ｆnがオ
フするのとほぼ同時にワンショットパルス回路ＳＰの出
力端子ＲＶの電位がハイレベルとなり、出力端子ＲＶに
ゲートが接続されるトランジスタＵ1〜Ｕn，Ｖ1〜Ｖnが
オンする。これによりビット線対（（Ｂ1j，バーＢ1j）
〜（Ｂnj，バーＢnj）のいままで電位を引き下げられて
いた一方のビット線の電位が書き込み可能ビット線電位
レベル以上の所望の電位に立ち上がる。

【００３１】ここでワンショットパルス回路の動作を図
３と図４を参照して詳細に説明する。

【００３２】書き込み制御端子ＷＥの電位がローレベル
の時（書き込み動作前の状態）において、ノードｎｎは
ハイレベルである。一方インバータＡ４の出力端の電位
はローレベルとなりＮＡＮＤ回路ＮＤ１の２つの入力端
の電位がハイレベルとローレベルなので端子ＲＶの電位
はローレベルである。

【００３３】次に書き込み制御端子ＷＥの電位がハイレ
ベルになるとノードｎｎの電位はローレベルとなる。ま
たインバータＡ４の出力端の電位はハイレベルとなる。

【００３４】ＮＡＮＤ回路ＮＤ１の１つの入力端の電位
がローレベルのために出力端の電位はハイレベルで出力
端子ＲＶの電位はローレベルのままである。

【００３５】次にビット線ｄＢjの電位がＶwより小さい
電位レベルになった直後、検出回路Ｓjがこれを検出
し、検出信号を出力端子Ｐjに出力する（ハイレベルの
電位を与える）。これによってノードｎｎの電位がハイ
レベルになる。インバータＡ４，Ａ５，Ａ６は遅延素子
の役割を果たすので、インバータＡ４の出力端の電位
は、ノードｎｎの電位がハイレベルになった後、すこし
遅れてローレベルになる。よってノードｎｎの電位がハ
イレベルとなった時から、インバータＡ４の電位がロー
レベルになるまでの間（遅延時間分）だけノードｎｎと
インバータＡ４の出力端の電位とが共にハイレベルとな
るので、ＮＡＮＤ回路ＮＤ１は、遅延時間分だけローレ
ベルを出力する。これにより出力端子ＲＶの電位は遅延
時間分だけハイレベルとなりトランジスタＵ1〜Ｕn，Ｖ
1〜Ｖnがオンする。これにより各ビット線を所定の電位
に立ち上げ書き込み回復を行う。

【００３６】次に本発明の作用について図５を参照して
説明する。図５はデータ入力バッファとそれに接続され
るデータ線とビット線とが示された要部回路図である。
データ入力バッファＫ1〜Ｋn，ｄＫは回路構成が同一で
あるのでＫnを例にして説明しＫ1〜Ｋnー1，Ｋnの説明を
省略する。

【００３７】データ線Ｄn，ビット線Ｂnjにはそれぞれ
負荷容量ＣL1，ＣL2が接続される。

【００３８】初めに本発明のダミー回路ＤＷ，検出回路
Ｓ1，Sj，書き込み制御回路Ｔがないと仮定した場合の
書き込み動作について考える。

【００３９】データ入力端子Ｉnにデータ”１”（ハイ
レベルの電位）が与えられ、また書き込み制御信号によ
り各トランジスタＥ1〜Ｅn，Ｆ1〜Ｆnがオンしたとす
る。するとデータ入力バッファＫnは、データ線Ｄn，ビ
ット線Ｂnjの電位を書き込み可能ビット線電位レベルを
越えて０Ｖまで必要以上に引き下げてしまう。すなわち
データ入力バッファＫnは、負荷容量ＣL1，ＣL2に充電
された電荷をインバータ回路ＡＡ１のＮＭＯＳトランジ
スタであるトランジスタＮＮ１のソースに流してしま
う。

【００４０】一方、本発明ではビット線ｄＢjが書き込
み可能ビット線電位レベルＶwより小さくなるやいなや
出力端子ＲＣの電位がローレベルになることにより、各
トランジスタＥ1〜Ｅn，Ｆ1〜Ｆnがオフされる。これに
より各データ入力バッファＫ1〜Ｋnとそれぞれ接続され
る各データ線対（Ｄ1，バーＤ1）〜（Ｄn，バーＤn）が
電気的に切り離される。ここでビット線ｄＢjの電位の
低下速度はビット線Ｂnjの電位の低下速度とほぼ同じで
あるのでビット線ｄＢjの電位が書き込み可能ビット線
電位レベルＶwになるのとほぼ同時にビット線Ｂnjの電
位も書き込み可能ビット線電位レベルＶwになる。よっ
てビット線Ｂnjの電位が書き込み可能ビット線電位レベ
ルＶwより小さくなった直後にデータ線Ｄnとデータ入力
バッファＫnが切り離されるので、これ以後、負荷容量
ＣL1，ＣL2に蓄積された電荷がインバータ回路ＡＡ１に
流れることを防ぐことができる。よって消費電力が小さ
くなる。

【００４１】また、各トランジスタＥ1〜Ｅn，Ｆ1〜Ｆn
がオフした後すぐにワンショットパルス回路ＳＰの出力
端子ＲＶの電位がハイレベルになり、各トランジスタＵ
1〜Ｕn，Ｖ1〜Ｖnがオンすることよりカラム線Ｃjによ
り選択された各ビット線対（Ｂ1j，Ｂnj）〜（Ｂ1j，Ｂ
nj）の電位を書き込み可能ビット線電位レベルＶw以上
の所定の電位に設定し書き込み回復を行う。

【００４２】従来書き込みのためにビット線を０Ｖまで
引き下げていたため書き込み時間が長くそのためデータ
の書き込み時に、所望するワード線以外の他のワード線
が誤って選択されてそれに接続されるメモリセルにデー
タが書き込まれてしまうという問題があったが本発明で
はビット線ｄＢjが書き込み可能ビット線電位レベルＶW
以下になるとこれを検出しビット線Ｂnjとデータ入力バ
ッファＫnを電気的に切り離すので書き込み時間が短縮
される。しかもこのタイミングで上述の書き込み回復を
おこなうため従来にくらべて誤動作は少ない。

【００４３】図６は本発明に係る第２の検出回路の回路
図である。図２と同一部分または相当部分には同一符号
を符して説明を省略する。第２の検出回路は第１の検出
回路とほぼ同様の作用をするものである。第２の検出回
路は、第１の検出回路のカレントミラー回路ＣＡ１，Ｃ
Ａ２をカスコードアンプによる電流転送型ＢｉＣＭＯＳ
センス回路（以下ＢＣ回路と称す）ＣＡ３，ＣＡ４に置
き換えた回路である。

【００４４】ＢＣ回路ＣＡ３について説明する。抵抗Ｒ
１の一端は電源に接続され、他端はレベルコンバータＬ
Ｃ１の入力端子ＩＡ１とトランジスタＱＢ１のコレクタ
とに接続される。抵抗Ｒ２の一端は電源に接続され、他
端はレベルコンバータＬＣ１の入力端子ＩＢ１とトラン
ジスタＱＢ２のコレクタとに接続される。トランジスタ
ＱＢ１のゲートはトランジスタＱＢ２のゲートに接続さ
れて、これらは電位Ｖbが与えられる。トランジスタＱ
Ｂ１のエミッタはトランジスタＱＢ３のコレクタに接続
される。トランジスタＱＢ３のゲートはビット線ｄＢj
に接続され、エミッタはトランジスタＮ５のドレインに
接続される。トランジスタＱＢ２のエミッタはトランジ
スタＱＢ４のコレクタに接続される。トランジスタＱＢ
４のゲートは書き込み可能ビット線電位レベルＶwが与
えられる。トランジスタＱＢ４のエミッタはトランジス
タＮ５のドレインに接続される。トランジスタＮ５のゲ
ートは入力端子ＩＳjに接続され、ソースは接地され
る。ここでトランジスタＱＢ１，ＱＢ２，ＱＢ３，ＱＢ
４はＮＰＮトランジスタである。

【００４５】次にＢＣ回路ＣＡ３について説明する。抵
抗Ｒ４の一端は電源に接続され、他端はレベルコンバー
タＬＣ２の入力端子ＩＡ２とトランジスタＱＢ６のコレ
クタとに接続される。抵抗Ｒ３の一端は電源に接続さ
れ、他端はレベルコンバータＬＣ２の入力端子ＩＢ２と
トランジスタＱＢ５のコレクタとに接続される。トラン
ジスタＱＢ６のゲートはトランジスタＱＢ５のゲートに
接続され、両ゲートは電位Ｖbが与えられる。トランジ
スタＱＢ６のエミッタはトランジスタＱＢ８のコレクタ
に接続される。トランジスタＱＢ８のゲートはビット線
バーｄＢjに接続され、エミッタはトランジスタＮ１０
のドレインに接続される。トランジスタＱＢ５のエミッ
タはトランジスタＱＢ７のコレクタに接続される。トラ
ンジスタＱＢ７のゲートは書き込み可能ビット線電位レ
ベルＶwが与えられる。トランジスタＱＢ７のエミッタ
はトランジスタＮ１０のドレインに接続される。トラン
ジスタＮ１０のゲートは入力端子ＩＳjに接続され、ソ
ースは接地される。レベルコンバータＬＣ１の出力端は
トランジスタＮ１１のドレインとＮＯＲ回路ＮＲ１の入
力端の一端に接続される。レベルコンバータＬＣ２の出
力端子はトランジスタＮ１２のドレインとＮＯＲ回路Ｎ
Ｒ２の入力端の他端に接続される。ここでＱＢ５，ＱＢ
６，ＱＢ７，ＱＢ８はＮＰＮトランジスタである。

【００４６】図７は本発明のレベルコンバータ回路の回
路図である。図７に従いレベルコンバータ回路について
説明する。 レベルコンバータＬＣ１，ＬＣ２とは同一
構成の回路である。よって代表してレベルコンバータＬ
Ｃ１について説明する。

【００４７】入力端子ＩＡ１はトランジスタＱＢ９のベ
ースに接続される。トランジスタＱＢ９のコレクタは電
源に接続され、エミッタはトランジスタN１３のゲート
と抵抗Ｒ５の一端とに接続される。抵抗５の他端は接地
される。入力端子ＩＢ１はトランジスタＱＢ１０のベー
スに接続される。トランジスタＱＢ１０のコレクタは電
源に接続され、エミッタはトランジスタＮ１５のゲート
と抵抗Ｒ６の一端とに接続される。抵抗Ｒ６の他端は接
地される。トランジスタＮ１３のソースは電源に接続さ
れ、ドレインはトランジスタＮ１４のドレインに接続さ
れる。トランジスタＮ１４のゲートはトランジスタＮ１
６のゲートに接続され、ソースは接地される。トランジ
スタＮ１５のソースは電源に接続され、ドレインはトラ
ンジスタＮ１６のドレインとトランジスタＱＢ１１のベ
ースに接続される。トランジスタＮ１６のゲートはトラ
ンジスタＮ１７のゲートとトランジスタＮ１３のドレイ
ンとトランジスタＮ１４のドレインに接続される。トラ
ンジスタＮ１６のソースは接地される。トランジスタＱ
Ｂ１１のコレクタは電源に接続され、エミッタは出力端
子ＯA１とトランジスタＱＢ１２のコレクタとトランジ
スタＮ１７のドレインとに接続される。トランジスタＮ
１７のソースは抵抗Ｒ７の一端とトランジスタＱＢ１２
のベースとに接続される。抵抗Ｒ７の他端は接地され
る。トランジスタＱＢ１２のエミッタは接地される。ト
ランジスタＱＢ９，ＱＢ１０，ＱＢ１１，ＱＢ１２はＮ
ＰＮトランジスタである。トランジスタＮ１３，Ｎ１５
はＰＭＯＳトランジスタである。トランジスタＮ１４，
Ｎ１６，Ｎ１７はＮＭＯＳトランジスタである。

【００４８】第２の書き込み回路Ｓjの動作について図
４，図６，図７に基づいて詳細に説明する。

【００４９】書き込み制御端子ＷＥの電位がローレベル
の時（書き込み動作前の状態）、入力端子ＩＳjの電位
がローレベルであるので、トランジスタＮ１１とトラン
ジスタＮ１２とはオンしており、よってＮＯＲ回路ＮＲ
１の両方の入力がローレベルで、出力回路Ｐjはオフし
ている。

【００５０】つぎに書き込み制御端子ＷＥの電位がハイ
レベルとなってまもない時（ビット線ｄＢｊの電位がま
だ書き込み可能ビット線電位レベルより高い電位である
とき）を考える。

【００５１】入力端子ＩＳjの電位がハイレベルとなる
ことによりトランジスタＮ１１とトランジスタＮ１２と
がオフする。ＢＣ回路ＣＡ３のトランジスタＱＢ３のベ
ース電位（ビット線ｄＢjの電位）はトランジスタＱＢ
４のベース電位（Vw）より高いのでトランジスタＱＢ３
ではトランジスタＱＢ４に対して電流が多く流れる。よ
って抵抗Ｒ１は抵抗Ｒ２に対して大きな電流が流れるた
めレベルコンバータＬＣ１の入力端子ＩＡ１の電位は入
力端子ＩＢ１の電位に対して低くなる。次に図７に於
て、トランジスタＱＢ９のベース電位（入力端子ＩＡ１
の電位）はトランジスタＱＢ１０（入力端子ＩＢ１の電
位）のベース電位よりも低いので、ＰＭＯＳトランジス
タであるトランジスタＮ１３のゲート電位はＰＭＯＳト
ランジスタであるトランジスタＮ１５のゲート電位より
低い。トランジスタＮ１５ではトランジスタＮ１３に対
して流れる電流が小さいので出力端子ＯＡ１の電位はロ
ーレベルになる。

【００５２】ＢＣ回路ＣＡ４も同様にトランジスタＱＢ
８のベース電位（ビット線バーｄＢjの電位）がトラン
ジスタＱＢ７のベース電位（Vw）より高いので出力端子
ＯＡ２はローレベルに保たれる。よって出力端子Ｐjの
電位はローレベルのままである。

【００５３】次にビット線ｄＢjの電位が、データ入力
バッファｄＫによりＶw以下になった後（メモリセルへ
の書き込みが行われた後）の動作を考える。

【００５４】図６に於て、トランジスタＱＢ４のベース
電位がトランジスタＱＢ３のベース電位より高くなるた
めトランジスタＱＢ４にはトランジスタＱＢ３に対して
大きな電流が流れるので入力端子ＩＡ１の電位は入力端
子ＩＢ１の電位より高くなる。図７において、トランジ
スタＮ１５のゲート電位はトランジスタＮ１３のゲート
電位より低くなるので、トランジスタＮ１５にはトラン
ジスタＮ１３より大きな電流が流れる。よってトランジ
スタＱＢ１１のベース電位が高くなるで出力端子ＯA１
はハイレベルになる。するとこれを受けて出力端子Ｐj
の電位がハイレベルになる。これを書き込み制御回路Ｔ
が受け取り出力端子ＲＣの電位がローレベルとなり、出
力端子ＲＣにゲートが接続されるトランジスタＥ1〜Ｅ
n，Ｆ1〜Ｆnがオフする。これにより各ビット線対（Ｂ1
j，バーＢ1j）〜（Ｂnj，バーＢnj）と各データ入力バ
ッファＫ1〜Ｋnが電気的に切り離され、ビット線にデー
タ入力バッファからの出力データが与えられなくなる。
これにより各ビット線対（Ｂ1j，バーＢ1j）〜（Ｂnj，
バーＢnj）の一方の電位がメモリセルへの書き込みが可
能となる電位レベルである書き込み可能ビット線電位レ
ベルＶwを越えて０Ｖまで低下するのを防ぐことができ
る。

【００５５】第２の検出回路のＢＣ回路では第１の検出
回路のカレントミラーセンス回路に対して、入出力利得
が大きいため、第２の検出回路は第１の検出回路に対し
て、ビット線が書き込み可能ビット線電位レベルより低
くなったことを高速に検出することができる。

【００５６】図８は本発明に係る半導体記憶装置の第２
の実施例の回路図であり、図１と同一部分又は相当部分
には同一符号を符して説明を省略する。

【００５７】第２の実施例では、図１の書き込み制御端
子ＷＥと検出回路Ｓ1の入力端子ＩＳ1との間にインバー
タ回路ＤＢ1とＮＡＮＤ回路ＤＤ1とが直列接続され、書
き込み制御回路ＷＥと検出回路Ｓｊの入力端子ＩＳjと
の間にインバータ回路ＤＢjとＮＡＮＤ回路ＤＤjとが直
列接続され、ＮＡＮＤ回路ＤＤ1の他方の入力端がカラ
ム線Ｃ1とトランジスタｄＧ1，ｄH1に接続される。ＮＡ
ＮＤ回路ＤＤjの他方の入力端がカラム線Ｃjとトランジ
スタｄＧj，ｄＨjに接続される。

【００５８】上記構成にすることで、書き込み制御端子
ＷＥの電位がハイレベルになると、カラム線により選択
されたビット線対に接続された検出回路（ここでは検出
回路Ｓjが選択されているとする）の入力端子ＩＳjのみ
がハイレベルになり、カラム線で選択されていない検出
回路Ｓ1の入力端子ＩＳ1はローレベルの状態である。よ
って検出回路Ｓ1のトランジスタＮ５，Ｎ１０がオフし
た状態のままであるので検出回路Ｓ1の消費電力が低減
される。

【００５９】

【発明の効果】第１のビット線の電位が第２の電位に設
定される前に第２のビット線に第１の電位と第２の電位
の間の所定の電位が与えられることに応答して、検出回
路が第１のデータ入力バッファ回路に検出信号を与え、
これに基づき第１のデータ入力バッファ回路が第１の端
子と第１のビット線を電気的に切り離すので、これ以
後、第１のビット線の電位は第２の電位の方向に遷移し
ない。

【００６０】つまり必要以上にデータ入力バッファ回路
に電流が流れないので、消費電力が低減される。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の第１の実施例の
回路図

【図２】本発明に係る第１の検出回路の回路図

【図３】本発明に係る書き込み制御回路の回路図

【図４】本発明に係る半導体記憶装置ののタイミング図

【図５】本発明の作用を説明するためのデータ入力バッ
ファの要部回路図

【図６】本発明に係る第２の検出回路の回路図

【図７】レベルコンバータの回路図

【図８】本発明に係る半導体記憶装置の第２の実施例の
回路図

【図９】メモリセルの回路図

【符号の説明】

Ｉ1〜Ｉn…データ入力端子、Ｋ1〜Ｋn，ｄＫ…データ入
力バッファ、Ａ1〜Ａn…センスアンプ、Ｅ1〜Ｅn，ｄＥ…
ＮＭＯＳトランジスタ、Ｆ1〜Ｆn，ｄＦ…ＮＭＯＳトラ
ンジスタ、Ｕ1〜Ｕn…ＮＭＯＳトランジスタ、Ｖ1〜Ｖn…
ＮＭＯＳトランジスタ、Ｇ11〜Ｇnj，ｄＧj，ｄＧj…Ｎ
ＭＯＳトランジスタ、Ｈ11〜Ｈnj，ｄＨj，ｄＨj…ＮＭ
ＯＳトランジスタ、Ｌ11〜Ｌnj，ｄＬ1，ｄＬj…ＮＭＯ
Ｓトランジスタ、Ｍ11〜Ｍnj，ｄＭ1，ｄＭj…ＮＭＯＳ
トランジスタ、Ｓ1，Ｓj…検出回路、ＤＷ…ダミー回
路、ＷＥ…書き込み制御回路、Ｗ1〜Ｗi…ワード線、Ｃ
1〜Ｃi…カラム線、Ｄ1〜Ｄn，バーＤ1〜バーＤn…ワー
ド線、Ｂ11〜Ｂn1，バーＢ11〜バーＢnj，Ｂ1j〜Ｂnj，
バーＢ1j〜バーＢnj，ｄＢ1，バーｄＢ1，ｄＢj，バー
ｄＢj…ビット線、ＣＤ…カラムデコーダ、ＲＤ…ロー
デコーダ、ＣＡ，ＲＡ…アドレス入力端子、ＭＣ…メモ
リセル、ＩＳ1，ＩＳj…検出回路Ｓ1，Ｓnの入力端子、P
1，Pj…検出回路Ｓ1，Ｓnの出力端子、Ｔ…書き込み制御
回路、ＲＣ，ＲＶ…出力端子、Ａ１，Ａ２はインバー
タ、ＣＡ１，ＣＡ２…カレントミラーセンス回路、Ｎ
１，Ｎ２，Ｎ６，Ｎ７…ＰＭＯＳトランジスタ、Ｎ３〜
Ｎ５，Ｎ８〜Ｎ１２はＮＭＯＳトランジスタ、Ａ３〜Ａ
９…書き込み制御回路のインバータ、ＳＰ…ワンショッ
トパルス回路、ｎｎ…端子、ＮＲ２…ＮＯＲ回路、ＮＤ
１…ＮＡＮＤ回路、ＡＡ１〜ＡＡ３…インバータ、ＮＮ
１…ＮＭＯＳトランジスタ、ＣＬ１，ＣＬ２…負荷容
量、Ｒ１〜Ｒ４…抵抗、ＱＢ１〜ＱＢ１２…ＮＰＮトラ
ンジスタ、Ｎ１３，Ｎ１５…ＰＭＯＳトランジスタ、Ｎ
１４，Ｎ１６，Ｎ１７…ＮＭＯＳ、ＯＡ１…出力端子、
Ｒ５〜Ｒ７…抵抗、ＤＢ1，ＤＢj…インバータ、ＤＤ
1，ＤＤj…ＮＡＮＤ回路、ＧＧ１，ＧＧ２…インバー
タ、Ｎ１，Ｎ２…端子、ＭＬ，ＭＲ…ＮＭＯＳトランジ
スタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１のビット線と、 前記第１のビット線に第１の電位を与える第１のプリチ
   ャージ回路と、 前記第１のビット線に接続される第１のメモリセルと、 第１のデータが与えられることに基づき第２の電位が与
   えられる第１の端子を有し、前記第１のデータが与えら
   れる場合、第１の制御信号に基づき、前記第１の端子と
   前記第１のビット線とを電気的に接続することにより前
   記第１のビット線の電位を前記第１の電位から前記第２
   の電位の方向に遷移させ、かつ検出信号に基づいて前記
   第１の端子と前記第１のビット線とを電気的に分離する
   第１のデータ入力バッファ回路と、 第２のビット線と、 前記第２のビット線に前記第１の電位を与える第２のプ
   リチャージ回路と、 前記第２のビット線に接続される第２のメモリセルと、 第２のデータが与えられることに基づき前記第２の電位
   が与えられる第２の端子を有し、前記第２のデータが与
   えられる場合、第２の制御信号に基づき前記第２の端子
   と前記第２のビット線とを電気的に接続することにより
   前記第２のビット線の電位を前記第１の電位から前記第
   ２の電位の方向に遷移させる第２のデータ入力バッファ
   回路と、 前記第１のビット線の電位が前記第２の電位に設定され
   る前に前記第２のビット線に前記第１の電位と前記第２
   の電位の間の所定の電位が与えられることに応答して前
   記第１のデータ入力バッファ回路に前記検出信号を与え
   る検出回路とを有することを特徴とする半導体記憶装
   置。
2. 【請求項２】 第１のビット線と、 前記第１のビット線に第１の電位を与える第１のプリチ
   ャージ回路と、 前記第１のビット線に接続される第１のメモリセルと、 第１のデータが与えられることに基づき第２の電位が与
   えられる第１の端子を有し、前記第１のデータが与えら
   れる場合、第１の制御信号に基づき、前記第１の端子と
   前記第１のビット線とを電気的に接続することにより前
   記第１のビット線の電位を前記第１の電位から前記第２
   の電位の方向に遷移させ、かつ検出信号に基づいて前記
   第１の端子と前記第１のビット線とを電気的に分離する
   第１のデータ入力バッファ回路と、 第２のビット線と、 前記第２のビット線に第３の電位を与える第２のプリチ
   ャージ回路と、 前記第２のビット線に接続される第２のメモリセルと、 第２のデータが与えられることに基づき第４の電位が与
   えられる第２の端子を有し、前記第２のデータが与えら
   れる場合、第２の制御信号に基づき前記第２の端子と前
   記第２のビット線とを電気的に接続することにより前記
   第２のビット線の電位を前記第３の電位から前記第４の
   電位の方向に遷移させる第２のデータ入力バッファ回路
   と、 前記第１のビット線の電位が前記第２の電位に設定され
   る前に前記第２のビット線に前記第３の電位と前記第４
   の電位の間の所定の電位または前記第４の電位が与えら
   れることに応答して前記第１のデータ入力バッファ回路
   に前記検出信号を与える検出回路とを有することを特徴
   とする半導体記憶装置。
3. 【請求項３】 前記第３の電位は前記第１の電位であ
   り、かつ前記第４の電位は前記第２の電位であることを
   特徴とする請求項２記載の半導体記憶装置。
4. 【請求項４】 前記第１の制御信号と前記第２の制御信
   号とは同一の信号であることを特徴とする請求項１また
   は請求項２または請求項３記載の半導体記憶装置。
5. 【請求項５】 第１のビット線と、 前記第１のビット線に第１の電位を与える第１のプリチ
   ャージ回路と、 前記第１のビット線に接続される第１のメモリセルと、 第１のデータが与えられることに基づき第２の電位が与
   えられる第１の端子を有し、前記第１のデータが与えら
   れる場合、書き込み制御信号に基づき前記第１の端子と
   前記第１のビット線とを電気的に接続することにより前
   記第１のビット線の電位を前記第１の電位から前記第２
   の電位の方向に遷移させ、かつ検出信号に基づいて前記
   第１の端子と前記第１のビット線とを電気的に分離する
   第１のデータ入力バッファ回路と、 第２のビット線と、 前記第２のビット線に前記第１の電位を与える第２のプ
   リチャージ回路と、 前記第２のビット線に接続される第２のメモリセルと、 第２のデータが与えられることに基づき前記第２の電位
   が与えられる第２の端子を有し、前記第２のデータが与
   えられる場合、前記書き込み制御信号に基づき前記第２
   の端子と前記第２のビット線とを電気的に接続すること
   により前記第２のビット線の電位を前記第１の電位から
   前記第２の電位の方向に遷移させる第２のデータ入力バ
   ッファ回路と、 前記第２のビット線に前記第１の電位と前記第２の電位
   の間の所定の電位が与えられることに応答して前記第１
   のデータ入力バッファ回路に前記検出信号を与える検出
   回路とを有することを特徴とする半導体記憶装置。
6. 【請求項６】 前記検出信号に基づき前記第１のビット
   線の電位を所定の電位に設定するワンショットパルス回
   路を含むことを特徴とする請求項１または請求項２また
   は請求項３または請求項４または請求項５記載の半導体
   記憶装置。