TW556218B

TW556218B - Method for writing data into a semiconductor memory device and semiconductor memory therefor

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Publication number: TW556218B
Application number: TW091106679A
Authority: TW
Inventors: Kengo Masuda
Original assignee: Nec Electronics Corp
Priority date: 2001-04-02
Filing date: 2002-04-02
Publication date: 2003-10-01
Also published as: US6671201B2; US20030185043A1; JP2002298586A; EP1248262A1; KR20030009096A

Description

556218 五、發明說明（1) 【技術領域】本發明大致關於一種將資料寫入至半導體記憶裝置的方法，尤有關於將資料寫入到像是靜態隨機存取記憶體 (SRAM, Static Random Access Memory)的半導體記憶裝置之方法，該靜態隨機存取記憶體可包含一個在低電壓操作的記憶單元。【背景說明】增加半導體記憶裝置的位元密度和減少其功率消耗是一直以來的目標。要增加位元密度的一種方法是減少記憶單元的大小。在SRAM中，只要使用較小尺寸的電晶體，記憶單元就可以被縮小。為了減少功率消耗和改善小尺寸記憶單元的故障可靠度，記憶單元會使用一相對來說較低的電源電壓。例如在使用金乳半導體（MOS，metal oxide semiconductor)電晶體的S R A Μ中’ §己憶早元使用的電源電壓可能會低到1 · 2伏特。現在先討論習用SRAM的架構。圖4是一電路示意圖，顯示出習用SRAM 1〇的一部分。見圖4，習用的SRAM10包含記憶單元2〇。記憶單元2〇儲存資料邏輯值。雖然圖上沒顯示，但習用的SRAM包含由很多記憶單元排成一行行一列列所組成的陣列（矩陣）。習用的SRAM10還包含一用來將資料寫入記憶單元2〇的寫入電路30。還有一字線WL連接到一整列記憶單元2〇、位元線 (BL0和BL1)連接到一整行記憶單元和寫入電路3〇。雖然圖

556218 五、發明說明（2) 上沒顯示，但其實有複數個位元線和字線會各自地跟每— 行每一列的記憶單元連接。記憶單元2 0内含反向器（2 1和2 2 )和傳輸閘（Qn3 1和 Qn32)。反向器21的輸入端接到節點C2且輸出端接到節點 C1。反向器22的輸入端接到節點C1且輸出端接到節點C2。依此方式，兩個反向器（2 1和2 1 )形成一雙穩態正反器，能在兩個節點（C1或C2)之一儲存資料值，另一個節點儲存相反資料值。反向器（21和22)是互補金氧半導體（CMOS, C 〇 m p 1 e m e n t a r y M e t a 1 - 0 X i d e - S e m i c ο n d u c t 〇 r )型的反向器。反向器21包含N通道金氧半導體（NM〇s)Qnl和？通道金氧半導體（PMOS)Qpl。NM0S電晶體Qni源極接地、集極接浐點Cl、閘極接節點C2。pMOS電晶體Qpl源極接一陣列電15 源、集極接節點ci、閘極接節點C2。反向器22内含一N 電晶體Qn2和一PMOS電晶體Qp2。NM〇s電晶體Qn2源極接 ^，極接節點C2、閘接接節點C1腦電晶體Qp2 接一陣列電源、集極接節點C2、閘極接節點C1 ^ =輸閘（Qn31和Qn32)兩個都是〇的電晶體。傳輸 U:個源極或集極端連至“立元線BL1、第二個源極或點Π、用來控制開關的閘極連到字線WL。傳 =32第一個源極或集極端連到位元祕。、第傳 =或集極端連到節點C2、用來控制開關的閘極連到字線、當資料被寫入記憶單元時寫入電路30施加一高電位

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給一條位元線（BL〇和bl η因a 4 , .同時轭加一低電位（接地或OV)給另-條位X線，且字線的驅動器（位給字線m即選中了此記憶單元2〇)。 -電，個μ資料依此方式儲存在記憶單㈣，讓節節點C2是低電位。節點c2的低電位經過反向器2^使節點01維持在高電位；而節點π的高電位經過反向器22會使節點C2維持在低電位。依此方而儲存在記憶單元20裡。

現在，假定要把相反的資料寫入記憶單元2 〇。字線札先被施以高電位，因此把傳輸閘（Qn3l和如32)打開。然後寫入電路30施加低電位在位元線BU上、施加高電位在位元線BL0上。因為傳輸閘（Qn31和如32)是麗⑽電晶體能有效地把電位往下拉，但不能有效地把電位往上提。因此施加在位元線B L 0的高電位對寫入幾乎沒什麼幫助。施加在位元線BL1的低電位透過傳輸閘Qn31把節點C1的電位拉低到接地電位。一旦節點C 1的電位被拉的低於反向器22的定限電壓，反向器22就會把節點C2拉成高電位。

當要從記憶單元20中讀取資料時，字線WL先被施以高電位好讓傳輸閘（Qn31和Qn32)打開。隨著傳輸閘（Qn31和 Qn32)被打開，記憶單元2〇會驅使位元線（BL0和BL1 )的電位變的和儲存資料值一樣。舉例，假設節點C1是低電位、節點C2是高電位，節點C1的低電位會把位元線BL1的電位拉低而位元線BL0會維持在充電前的高電位，在位元線上 (B L 0和B L1)的訊號接著被感測放大器（圖上沒顯示）放大。

第7頁 556218 五、發明說明（4) 習用SRAM10依此方式把儲存在記憶單元2〇裡的資料讀出來傳出去。、° 在SRAM的記憶單元中，為了防止雜訊影響或改變資料值，NMOS電晶體的定限電壓Vth相對來說會設高一點。但是若定限電壓VTH設太高，則將資料寫入記憶單元所需的時間又會變得太久。例如，在記憶單元陣列的電源電壓（VDD) 是1 · 2 V時’定限電壓vTH大約會設在〇. 5 v。當如圖4的習用SRAM10操作在低電壓（比如說 VDD = 1.2V)時，任何附著電源或是附著接地而來的訊號變化都會對此一記憶單元的操作有顯著的影響。例如：假定資料正要寫入記憶單元2〇，即位元線bl〇是鬲電位、BL1是低電位。字線WL變成高電位。但是由於位兀線有電阻，因此BL1的低電位可能會高於接地電位。、 ^ ^ 一情況下傳輸閘Qn31的驅動電流（作用是把

會減少。假定記憶單元2。原本儲存的資料跟J ί=二相Λ，「則節點C1的值會取決於PM0S電晶體_ =動電流（把電麼往上拉的強度）和傳輸_31之驅動電 /電、:壓往下拉的強度)的比例。隨著傳輸閘Qn31的驅動小，要將節點C1由高變低的時間會變的太長器/I是根據節點C1的邏輯值來改變節點C2。因此習 Ram 1 〇全部寫入週期的時間會被拖慢。情單九不同情況下，將資料寫入習用觀ι〇的記 k早7L時的計時圖。 v u 圖5有時鐘信號（要SRAM正確操作戶斤需的定時信號）、

556218 五、發明說明（5) 字f WL信號和位元線BU信號。線（(n和以）分別代表當寫入操作且位元線BL1完全降到接地電位（〇·〇ν)時，節點（π 和C2)的信號。線（Cl，和C2,）分別代表當位元線BL1還高於接地電π位0· 2V時，節點（C1和C2)的信號。在此一情形下，時間t單-凡反向時間）會比前一情形（見線C2 )還來的長；其中的單疋反向時間的定義是以字線WL由低到高變到一半 (〇· 5VDD)時當起點，以節點C2由低到高（見線c2,） =〇線=匕時當終點的此一段時間。假如位元線(這裡指龙s合也、）在低電位時的電位比〇. 2V還高，則記憶單元20 甚至《…、法正確接收寫入的資料。 ^刖述，為了使別〇單元的尺寸縮到最小以塞入更的匕谷量t縮小晶片大小’ SRAM單元裡的電晶體都被做電：體】I :=小。但是當把電晶體做的這麼小時，每個匕=現特性的差異就會增加。例# :—百萬位元記憶 Ϊ 1。A: T有5 口的電晶體間内在Vth波動；其中σ代表。 ΐ曰體門：m夠兩的良率’需要設計成能容忍6 σ的逼日日體間内在VTH波動。圖6和圖7顯示在不同的電源電壓且位元線施以一低 - ;^位的情況下，將相反資料寫入記憶單元所需的單 =/ : 2。圖6顯示的是當沒有電晶體間内在％波動

向=圖7顯示的是當電晶體間内在％波動有6 σ時的早το反向時間，其中σ等於3〇mV 士如圖6(無内在vTH波動的情形），當電源（vdd)412v 柃，/、要電壓VFL (位元線電位）等於或小於約〇 · 2 〇 V，單元

556218 五、發明說明（6) -- 反向（即節點（C1或C2)由低到高變到90°/〇(0· 9VDD))所需的時間就不會過度地久。但是如圖7所示（有6 σ内在Vth波動的情形），即使電壓Vfl(位元線電位）低到約〇· 〇5v，H單元反向時間還是太久了。如圖6和圖7顯示當把資料寫入記憶單 ^時’我們對電晶體特性差異的容忍度會降低，因此習用半導體裝置像習用SRAM1 0的良率會降低。從上面的討論可知，吾人希望能提出一種可將資料寫入至半導體記憶裝置的方法及其半導體記憶裝置，於該半導體記憶裝置，資料可以被確實地寫入記憶單元中。吾人亦希望能提出一種方法及其半導體記憶裝置，使得即使低電壓下操作裝置，資料也不會被擾亂。【發明的綜合說明】根據本實施例揭示一種半導體記憶裝置之方法，一至該δ己憶早元。此方法包括以及當把資料寫入記憶單元線對’其中互補資料信號中此情形下，會提供一補償，的電阻所造成的電位增加。將資料寫入至具有記憶單元的電源電位與一接地電位被供給產生一低於接地電位的負電壓時提供互補的資料信號給位元之較低者實質上為負電壓。在補償因為佈線電阻像是位元、線根據一實施態樣，半導體記憶裝置包括設 ”地電位的記憶單元。第一和第二條位元線會；= 憶早兀連接。一個把資料寫入半導體記憶裝置的方法包括以下步驟··產生一低於接地電位的負電壓、當把資料寫入

第10頁 556218 五、發明說明（7) 記憶體位元時，提供互補資線，互補資料信號中之浐低1s號給第一和第二條位元根據另-實施態樣Γ:個：質上為負電壓。的方法包括以下步騍，此一牛=資料寫入半導體記憶裝置供給接地電位至收到互補資；：…前，會先線，可能是第一或第二位元線。° k中低電位的那一條位元根據另一實施態樣，半導體電壓下降電路和寫入電路。#中:K置己憶單元、和接地電位且會與第一和第_ D_二，70會接有電源電位會產生低於接地電位的負位；=;電麼下降電路補資料信號中之較低電位4; = :=位元線’而互資料施記憶單元包括傳輸閉，傳輸閘在閉；在傳輸閘關閉後，第一和第_ =貝^寫入兀成後會關電位。 ]佼#和第一位兀線會被施以-預充位根據另一實施態樣根據另一實施態樣的正向偏壓。根據另一實施態樣機存取記憶體（SRAM)。根據另一實施態樣此一預充電位實質上為電源電負電壓會小於或等於PN接面半導體記憶裝置會是靜態隨此此當資料要寫入記憶單元時徐姦止& a入 1八沁m早το時，一衝產生電路會提供一低脈衝。一電容與之連結、接收此脈第11頁 556218 五、發明說明（8) 低脈衝以產生負電壓。根據另-實施態樣，一半導體記憶裝置包括元陣Ί個記憶單元都會接料源、電位和接地電位^ 行記憶早7G都會連接到第一和第二位元線。當要把：入第一行第一個記憶單元時，寫入電路會 1寫號給連到第-行記憶體的第一和第二位元線:、互補π 號中之較低者會是個低於接地電位的負電壓。、—4 根據另一實施態樣，寫入電路包括電壓4降電路。壓下降電路會配合要寫入的資料值預定把負電壓提供給一或第二位元線其中之一。根據另一實施態樣’一選擇器電路會接在寫入電路和很多行記憶單元之間。t要把資料寫入第一個記憶體單元時，選擇器電路會讓寫入電路和第一行記憶單元之間電性連結。根據另一實施態樣，選擇器會依照預定的位址供電性連結。 @ + i 根據另一實施態樣，每一個記憶單元會使用第一絕緣閘場效應電晶體（IGFET， insulated gate field effect transistor)連到第一位元線、第二IGFET連到第二位元線。此第一和第二IGFETs會提供資料路徑讓資料能寫入記憶單元裡。根據另一實施態樣，每個記憶單元更包含第一和第二反向器構成一鎖存器以儲存資料值。根據另一實施態樣，此第一和第二IGFETs會是e型

第12頁 556218 五、發明說明（9) IGFETs 【實施例的詳細說明】見在參照者圖上的數字’將對本發明的各種實施例做存細的描述。圖1是根據一實施例所做出來的波形圖，它顯示出一靜態隨機存取記憶體在寫入時的操作情形。圖1包含一個時鐘信號CLK(一個能讓SRAM正確操作所需要的定時信號）、字線WL信號、和位元線BL1信號。線 (C1#和C2)分別表示在記憶單元内節點（C1*C2)的信號。記憶f兀可能就像是圖4所示的記憶單元20。當資料寫入記憶单70陣列中任何一個記憶單元時’圖1顯示出來的訊號都會很類似。當相反的f料寫人—記憶單元時，位元線 BL1的信號和位元線BL〇(互補位元線）的信號會很類似。 =，j寫人操作時，寫人電路會提供負電壓G肌給位元線BL1，負電壓(^叽會低於接地電位（〇v)。為了配合希望寫入的資料值來驅動位元線（BU和 σ GNDL給寫入電路。心π貝电您根據，發明的半導體記憶裝置會有跟圖4記一樣的功忐架構。因此對此一記憶單元不 ‘、、發明的：導：記憶會有跟習用SRAM1。一樣的=要：據：些相似的、，且成要素可以用同樣、化如圖1在寫入操作期間，會配代表。 f配口想要寫入記憶單元的 556218 五、發明說明（ίο) %料值，來決定負電壓GNDL要施於哪一個預定的位元線 (/列如位元線BL1)上。一負電壓GNDL會在定時訊號CLK變成尚電位後被施加於預定的位元線1。接著，當高電位被加在字線奵上時，記憶單元被選取 (傳輸閘（Qn3 1和Qn 32 )被打開）且—低電位施於記憶單元裡的節點C1。因為一負電壓GNDL從寫入電路提供給位元線BL1，此會提供一補償，補償因為佈線電阻比如說位元線電阻所造成的電位增加。在此一情形下，可以避免傳輸閘Qn31連到位元線BL1那一邊的源極或集極端電位超過接地電位。因^，傳輸閘Qn3 1的驅動電流得以增強，使得記憶單兀20之節點C1的電位更快地降到接地電位（〇v)，讓節點 C2轉變成高電位（VDD)。當記憶單元在低電壓操作時，此可避免資料寫入的時間過久。若能將負電壓GNDL —直維持在即令於有可觀的定限電壓^動的If況下’傳輸閘（qn31和Qn 32)亦能安全地操作的 :範圍内，即可能改善記憶體裝置的良率。但更好的是讓施於位το線之負電壓GNDL的量值小於會讓傳輸閘（Qn3l和 Qn3 2)的寄生二極體導通的值。因此，負電壓GNDL的量值最大不能，過〇· 5V以防止pN接面發生正向偏壓。如果負電壓GNDL的量值維持在&pN接面的正向偏壓小，則可以安全地施加負電壓GNDL給位元線（bl〇和BL1)而不用調整SRAM結構或調整製程。另此增強傳輸閘（Qn3 1和Qn32 )驅動能力的方法是在第14頁 556218 五、發明說明（11) 字線WL上施加一高於電源VDd的增強電壓。上述方法將增強電壓施於字線WL上，使得所有連接字線WL的傳輸閘都接收一高於電源VDD的增強電壓。在此一

It形下’寫入操作期間，一整列被選到的記憶單元上所有的傳輸閘（Qn31和Qn32)都會接收此緊迫情況（stress condition)。但當負電壓GNDL施於位元線（BL〇或BL1)，只有連接位元線（BL0和BL1)的記憶單元20裡的傳輸閘（Qn31 和Qn32 )會接收此緊迫情況。根據此一方法，寫入操作時’只有接收寫入資料的記憶單元2〇裡的傳輸閘（Qn3l和

Qn32)曰碰到緊迫情況。在此一情形下，用一負電壓施於位元線（BL0和BL1)的方法比起用增強電壓施於字線的方法，增強條件只要施於較少的記憶單元20。因此，本發明 Ϊ 5 5用增強電壓施於字線WL的方法來說，能防止 SRAM的生命，期被過度地縮短。而^ ^要實現用增強電壓施於字線WL的方法時，因的：：只；，時接到增強電壓時，可能會造成非預期 :明:方法有獅…個位元線。❹電^ 積，即可改1:i 此方式’僅需要有限的電路面根撼眘二傳輸閘（（如31和如32)的電流驅動能力。 2，將在下面Λ的半導體記憶裝置的寫入電路請參照圖

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圖2是一電路示意圖憶裝置20 0的一部分，是架構。，顯示根據一實施例的半導體記關於電壓下降電路和寫入電路的下降電路（41-1和、y型分配選擇器44和記半導體記憶裝置200包括電壓 41-2)、寫入電路42、預充電路43 憶早7C陣列4 6。電壓下降電路（41 一 1和41 一？、合拓人次μ #卡* L )會合要寫入記憶單元的貝枓值來產生負電壓GNDL。例如，若要把資料〇存入某一 =單=，電壓下降電路41]就會產生一負電壓隱；但右要把貝料1存入某一記憶單元，電壓下降電路41_2就會產生一負電壓GNDL。電壓下降電路4 1-1包括一反向器 45-1，它的輸出端和電容CX〇相接於節點A1。電容°cx°〇的另一端會連到節點NVL·。電壓下降電路41_2包括一反向器 45-2，它的輸出端和電容CX1相接於節點u，。電容[A的另一端會連到節點NVL’ 。當一負電壓要施在各別的節點 (NVL或NVL’）時，反向器（45^4454)就會產生一脈衝給各別的電容（CX0或CX1 )。寫入電路42包括電晶體（Qn4l和如42)。電晶體Qn4i源極接地、集極接節點NVL、閘極接到節點A2以接收信號。電晶體Qn42源極接地、集極接節點NVL，、閘極接到節點 A2，以接收信號。電晶體（Qn41和如42)會是IGFETs且更具體的2是N型IGFETs如NMOSFETs。寫入電路42會配合欲寫入的ΐ料來提供一接地電位給預定的節點（NVL或NVL，）。例如，若要把資料〇存入某一記憶單元，寫入電路42會提

556218 五、發明說明（13) 供一接地電位給節點NVL ;但若要把資料！存入某一記憶單元，寫入電路42會提供一接地電位給節點將^ 了〇 " 預充電路43會從節點A3接收輸入信號，然後把節點 (NVL和NVL’）預充電到高電位即把位元線虬預充電到高電位。在此一情形下，高電位會是電源電壓。預充電路 43包括電晶體（Qp41、Qp42和qp43)。電晶體叶41會有一集極或源極端接到節點NVL、另一集極或源極端接到節點八 NVL 、閘極接到節點A3。電晶體Qp42源極接電源、集極接節點NVL·、閘極接節點A3。電晶體Qp43源極接電源” VDD、集極接節點NVL，、閘極接節點…。電晶體叶41可視為均壓裝置，目的是確保節點（NVL和NVL，）一定會預充到的電位。電晶體（Qp42*Qp43)可視為提供預充電位的 j置。電晶體（QP41、QP42和QP43)會是lGFETs且更具體地 έ 是P 型 IGFETs 如PMOSFETs。型分配選擇器44會配合接收到（行）位址值，由節點和NVL· )分別有選擇的連到一對位元線或 β^2)。在此一情形下，以一對位元線)為要改善將資料寫入記憶單元20的寫入時間，負電 i DL會施於某一條位元線（BL0或BL1)。宜入，^參考圖2配合著圖3，#述半導體記憶裝置200在罵入刼作時的情形。 =3是波形圖’顯示出圖2的電壓下降電路和寫入電路 t時Ϊ波形。圖3顯示當負電壓GNDL施於位元線BL0的月升乂田相反的資料寫入某一記憶單元時，類似的情況

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一負電壓GNDL可能會絲私5 現在參照圖3，在二V:元線(例位元線BL1)。位。定時訊號CLK是4=合2訊號CLK會變成高電這裡是觸發一寫入dn;謂開始動作，在 =對線》別連通到節點（肌和飢，）。在此-月 > 下，位兀線BLO會連通到節點NVl 節點A2的訊號會變成高電位使寫入電二 RTr^ 導21 ’讓接地電位施加於節點肌和位元線 BLO(透過Y型分配選擇器“）。接著即點A2的信號會變低以關闢電晶體如4丨。節點 NVL和位元線BLO會是浮接狀態。在此一情形下要寫入的資料值〃可能是〇。因此電壓下降電路41 —丨内反向器45-1的輸出（節點A1)會由高電位轉成低電位。當節點八丨變成低電位時:節點NVL(和位元線BL0)因為電容cx〇的電容耦合效應會變成一負電壓。依此方式，電壓下降電路41 —丨可對位元線BL0提供一負電壓GNDL。因為位元線BL0處於負電壓GNDL，資料值寫入記憶單元20時就不需要太長的寫入時間。 1 定時訊號CLK會在接下來的預充電週期裡轉為低電位。預充電路43的輸入（節點A3)跟著變成低電位。隨著節點A3變低電位，電晶體（QP41、Qp42和Qp43)會被打開，讓電源電壓VDD施於位元線BL0之上。藉著預充電讓位元線（BL0和BL1 )成高電位，位元線的電容（CL0和CL1)會適當地充電而不再是負電壓，以使半導

556218 五、發明說明（15) 體圮憶裝置2 0 0為接下來的讀取或寫入操作做好準幹入電ΚΙ電Γ41 — 1和4卜2)會接收互補的資料信號當輸入。同樣地，寫入電路42接收的信號（A2*A2,) 2信號。電塵下降電路— 2)可被視為提供的一部分。類似地，γ型分配選㈣“貝 =為疋用來在記憶單元陣列46裡選出一行（位元對）來寫入貧料，因此也可被視為寫入電路的一部分。 *法根補；f入操作時’半導體記憶裝置包括- 高於接地電位：一而造成電位增加電位資料的位元線會加於要寫入低驅動電流能力會增強。依此方二二線土 2輸閘的縮短而改善高速半導體記憶襄置的^早70反向時間能被輪閘ΐΐ二md维=定的範圍内，即使傳 =…整體半導體=裝調整s=構ί 可'施加負電I給位元線… 積蓄在位元線上電；類ΐ : : J J(記負憶電單t成後：移去電源電壓給位元線來為同一元件預充電。立）並且藉者施一前述的實施例只是舉例，例。特定姑構不只限定於前述實施例。只限定於這些實施例如，記憶單元陣列46可包括多個排成陣列的記憶單第19頁 556218 五、發明說明（16) 元。每一個記憶單元會連接到一對互補位元線，你一 (BLO和BL1)就是一對互補位元線。寫入操作期η 深 w叫，互補的資料信號會提供給位元線（BL〇和几1 )。低的資料信號可处以負電壓的形式提供給位元線（BL〇或BL1 )其中之一。古= 資料信號可能以電源電壓VDD的形式提供給另一條位元線 (BLO 或BL1)。像樣，在裡出了各種特定實施例的评細描述，但在不離開發明的精神與範圍下可以有各種變化，替換和修改。因此，本發明僅由申請專利範圍限定。

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m是根據-實施例所做出來的波形w，它顯示出— 靜恕隨機存取S己憶體在寫入時的操作情形。圖2是根據一個實施例所畫出來的電路示意圖，它顯示出半導體記憶裝置一部分的電麼下降電路和寫入電路'的架構。、圖3是一波形圖，它顯示出圖2中電壓下降電路和寫入電路的操作情形。圖4是一電路示意圖，它顯示出習用的SRAM的一部分。圖5是一計時圖，它顯示在幾種不同情況下，把資料寫入習用SRAM其中一個記憶單位的情形。圖6顯示在不同的電源電朦且位元線施以一低（寫入）電位的情況下，將相反資料寫入記憶單元所需的單元反向時間。圖7顯示，當定限電壓因製程而有的變異量時，在不同的電源電壓且位元線施以，低（寫入）電位的情況下，將相反資料寫入記憶單元所需的單元反向時間。【符號說明】

10〜SRAM 2 0〜記憶單元 21、U〜反向器 3〇、42〜寫入電路 41-1、41-2〜電壓下降電路

556218 圖式簡單說明 4 3〜預充電路 44〜Y型分配選擇器 45-1、45-2〜反向器 4 6〜記憶單元陣列 · 20 0〜半導體記憶裝置 BL0、BL1、BL2、BL3〜位元線 CX0、CX1〜電容

Qn31、Qn32〜傳輸閘

Qnl、Qn2、Qn41、Qn42〜NMOS 電晶體

Qpl、Qp2、Qp41、Qp42、Qp43〜PMOS 電晶體 WL〜字線

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Claims

556218 六、申請專利範圍 1. 一種將資料寫入半導體記憶裝置之方法，此半導體記憶裝置包含一記憶單元，一電源電位與一接地電位被供給至該記憶單元，且該記憶單元連接到第一和第二位元線，而此一方法包含下列步驟：產生一低於接地電位的負電壓；及當資料寫入記憶單元時，提供互補的資料信號給第一和第二位元線，且其中互補資料信號中之較低者實質上為負電壓。

2. 如申請專利範圍第1項之將資料寫入半導體記憶裝置之方法，其中：該記憶單元包含傳輸閘，這些傳輸閘會在資料寫入時被打開、資料寫入完成後被關閉；且在傳輸閘被關閉後，在第一和第二位元線會被施以一預充電位。 3. 如申請專利範圍·第2項之將資料寫入半導體記憶裝置之方法，其中：預充電位實質上為電源電位。

4. 如申請專利範圍第1項之將資料寫入半導體記憶裝置之方法，其中：負電壓係小於或等於PN接面的正向偏壓。 5. 如申請專利範圍第1項之將資料寫入半導體記憶裝置之方法，其中：半導體記憶裝置是靜態隨機存取記憶體。 6. 如申請專利範圍第1項之將資料寫入半導體記憶裝置之

第23頁乃6218 六、申請專利範圍方法，更包含如下牛在提供負電壓二哪· 線兩者中之接到互=丄先提供接地電位給第一或第二位 7· 一種半導體記貝料信號中之較低電位信號者。和接地電位供給至:x置，包含一圯憶單元，一電源電位位元線和第二伋=記憶單元，且該記憶單元連到一第一一電壓下降雷線，該半導體記憶裝置包含： —寫入電路，產生低於接地電位之負電壓；互補的資料信號給二#料寫入記憶單元時，此-電路產生中之較低電位信號，其中互補資料信號該記憶單元H 半導體記憶裝置，其中：被導通，而於資=:一傳輸閘，此傳輸閘在資料寫入時會 ^扁认、料寫入完成後會被斷開；且位元線上。剧閘被斷開後，-預充電位被施於第-和第 9.如：請專利範圍第8項之半導體記憶裝預充電位實質上為電源電位。、 • ^申清專利範圍第7項之半導體記憶裝置，其中·· 第二寫^電路在提供負電壓前，先提供接地電位給第一或者。位7L線兩者中之接到互補資料信號中之較低電位信號 11 ·如申請專利範圍第7項之半導體記憶裝置，其中電壓降電路包括：低一脈衝產生電路，當把資料寫入記憶單元時提供第24頁六、申請專利範圍脈衝；和一電容’接在脈衝產生電路後，以接提供負電壓。 12·如申請專利範圍第7項之半導體記憶裝該負電壓小於或等於PN接面的正向偏 13·如申請專利範圍第7項之半導體記憶棄該半導體記憶裝置為一靜態隨機存取x 14· 一種半導體記憶襞置，包含·· 雷％ :記憶單元陣列，排列成行與列，各，電源電位和接地電位； 1 f 3記憶單元連到第一和第二位元線時，此：生：資料寫入第-行的第· =為—Π:位元線，其中互補資料電專利範圍第14項之半導體記‘Μ —電壓下降電路提供負電壓給連接到第〃電路依照要寫> 中之預定的一者接到第-仃記憶單元的第— 1 6 ·如申請專利範圍第丨5項 -選擇器電路，此一電路記憶| 隐早兀之間，俾於將資料 ^在寫入電辟電路和第-行記憶單元之間電性：個記憶琴之該一低脈衝並 I ’其中： I 〇置，其中： ^憶體。 :憶單元都接到及個記憶單元一行記憶單元較低電位者實置，其中該寫的資料值，而或第二位元線置，更包括：和複數行之記元時，使寫入 556218 六、申請專利範圍 17. 如申請專利範圍第1 6項之半導體記憶裝置，其中：選擇器電路依照預定的位址值來提供電性連結。 18. 如申請專利範圍第1 4項之半導體記憶裝置，其中：各該記憶單元包含：第一絕緣閘場效應電晶體 (I GFET )，連接到第一位元線；及第二絕緣閘場效應電晶體，連接到第二位元線，以提供將資料寫入記憶單元的資料路徑。 19. 如申請專利範圍第1 8項之半導體記憶裝置，其中：各該記憶單元更包括第一和第二反向器，用來形成一

鎖存器以儲存資料值。 20. 如申請專利範圍第1 9項之半導體記憶裝置，其中：第一和第二個絕緣閘場效電晶體是η型絕緣閘場效應電晶體。

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