JP2001525098A - メモリ書込みマージンを改良するためにビットセル接地チョーキングを行う方法および装置 - Google Patents

Abstract

(57)【要約】 電源電圧よりも高い電圧も接地電圧よりも低い電圧も必要とせずに、メモリ・セルの書込みマージンと読取り安定度マージンの設計ウィンドウの幅を広げる方法および装置。ＳＲＡＭ（３００）は、接地基準（ＶGND）を有するＳＲＡＭセル（３２０）と、第１の信号（ＴSTRONG）を受け取り、接地基準電圧を駆動するように結合された回路（３４０）とを含む。この回路は、第１の信号が第１の状態の場合に、接地基準電圧を第１の電圧に駆動するように構成される。この回路は、第１の信号が第２の状態の場合に第１のノードが第２の電圧になるように構成される。第１の信号は、第１の状態で書込み動作を指示し、第２の状態で非書込み動作を指示し、第１の電圧は、第２の電圧よりも高い。

Description

【発明の詳細な説明】 メモリ書込みマージンを改良するためにビット セル接地チョーキングを行う方法および装置 発明の背景 １．発明の分野 本発明は、メモリ装置の分野に関し、より詳細には、本発明は、スタティック ・ランダム・アクセス・メモリ（ＳＲＡＭ）の書込みマージンを改良するために ビットセル接地チョーキングを行なう方法および装置に関する。 ２．関連技術の説明 スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルは、許容可能な 安定な読取りマージンを保って読取り動作中にその値を確実に維持し、許容可能 な書込みマージンを持って書込み動作中にその値を確実に修正するように設計さ れている。 図１は、従来技術のＳＲＡＭセルの読取り安定度マージンを示す。ＳＲＡＭセ ルは、ビット（Ｂ）ノードとビット・バー（Ｂ＃）ノードを有する。記憶される ビットの値が、論理１か論理０かに関係なく、これらのノードの一方が論理０を 記憶する。読取り安定度は、一般に、論理０を記憶するノードにおいてより重要 である。以下の説明は、記憶されるビットが論理０のケースである。そのケース では、ビット・ノードが論理０で、ビット・バー・ノードが論理１である。一方 、類似の解析は、記憶されるビット・ノードが論理１のときのビット・バー・ノ ードにも当てはまる。 読取り動作中、ビット線（ＢＬ）カラムとビット線バー（ＢＬ＃）カラムは、 論理１に初期設定される。ワード線（ＷＬ）バスは、アサートされて転送ゲート （トランジスタTx）がターンオンされ、その結果ＢＬカラムは、第１のプル・ダ ウン・デバイス（トランジスタTpd）を介して放電され始める。ＢＬカラムが放 電されている間、ビット・ノードの電圧は、トランジスタTxの抵抗とトラン ジスタTpdの抵抗の比率により決まる。ビット・ノードは、また、電圧Vtripでタ ーンオンし始める第２のプルダウン・デイバス（トランジスタTtrip）への入力 である。ビット・ノードの電圧がVtripを超えると、ビット・バー・ノードの電 圧は、下げられ、それにより記憶されるビットの値を反転させることによってＳ ＲＡＭセル内のデータが破壊される。 読取り安定度マージンを改善するためには、論理０を記憶するノードの電圧を 下げるか、電圧Vtripを上げるか、またはその両方を行わなければならない。ビ ット・ノードの電圧を下げるためには、トランジスタTpdの抵抗をトランジスタT xの抵抗よりも小さくしなければならない。電圧Vtripを高くするためには、トラ ンジスタTpの抵抗を、トランジスタTtripの抵抗よりも小さくしなければならな い。 図２は、従来技術のＳＲＡＭセルにおける書込みマージンを示す。書込みマー ジンは、読取り安定度マージンと違って、一般に、論理１を記憶するノードでの 方が重要である。以下の説明は、記憶されているビットが論理１で、そこに論理 ０書込み動作が行われるケースである。このケースでは、ビット・ノードが最初 論理１であり、ビット・バー・ノードが最初論理０である。一方、類似の解析は 、記憶されているビットが論理０であり、そこに論理１書込み動作が行われると きのビット・バー・ノードにも当てはまる。 論理０書込み動作中に、ビット線（ＢＬ）カラムは論理０に駆動され、ビット 線バー（ＢＬ＃）カラムは、論理１に駆動される。ワード線（ＷＬ）バスがアサ ートされて転送ゲート（トランジスタTx）がターンオンされ、その結果、ビット ・ノードにおける電圧が、トランジスタTxの抵抗と第１のプルアップ・デバイス （トランジスタTpu）の抵抗の比率によって決定される。ビット・ノードは、ま た、ビット・ノードの電圧が電圧Vtripよりも低いときにターンオフする第２の プルダウン・デバイス（トランジスタTtrip）への入力である。論理０を首尾良 く書き込むために、ビット・バー・ノードの電圧は、電圧Vtripよりも低くなら なければならない。これは、一般にトランジスタTxの非線形抵抗が、その両端の 電圧降下が小さいほど大きくなるので難しい場合がある。 書き込みマージンを改善するためには、論理１を記憶するノードの電圧を下げ るか、電圧Vtripを高くするか、またはその両方を行わなければならない。読取 り安定度を高めるケースと同じように、電圧Vtripを高くするためには、トラン ジスタTpの抵抗を、トランジスタTtripの抵抗よりも小さくしなければならない 。しかしながら、読取り安定度を高めるケースと違って、トランジスタTxの両端 の電圧降下を小さくするために、トランジスタTpの抵抗をトランジスタTxの抵抗 よりも大きくしなければならない。 速度を改善するためには、トランジスタTpd、TtripおよびTxの抵抗を最小にし なければならない。速度を改善するためにトランジスタTxの抵抗を最小にすると 仮定すると、読取り安定性のためには、トランジスタTpd、TpuおよびTtripの抵 抗を小さくすることが提案され、それに対して書込みマージンのためには、これ らのトランジスタの抵抗を大きくすることが提案される。したがって、設計者は 、安定で許容可能な読取りマージンと書込みマージンを持たせるために、パラメ ータをこれらの相反する制限の範囲内で選択しなければならない。 これらの相反する制限によって決められる設計ウィンドウは、次の世代のプロ セス技術ではさらに小さくなる。各世代における縮小するトランジスタのサイズ に対して製造プロセスの変動が大きくなる傾向があるため、縮小設計ウィンドウ 内で許容可能なマージンを有するＳＲＡＭセルの設計は困難になってきている。 この問題は、縮小設計ウィンドウのためにＳＲＡＭセルの誤り率が高くなりやす いだけでなく、１デバイスあたりのＳＲＡＭの数が増えるため、悪化する。 電力消費を少なくし、トランジスタのサイズが小さくなったときの信頼性の問 題を回避するために、電源電圧は低くされる。代表的なＳＲＡＭセルの電圧Vtri pは、低い電源電圧を追うように低くされる。しかしながら、電圧Vtripの変化に 関連するプロセスの変動は、電圧Vtripと対応しない。したがって、電圧Vtripの 相対的な変動は、トランジスタのサイズが小さくなるにつれて大きくなる傾向が ある。 設計ウィンドウを拡張するために、設計によっては、書込み動作中にワード線 の電圧を電源電圧よりも高くし、読取り動作中にワード線を電源電圧にするもの もある。これは、書込み動作中のTxの抵抗を読取り動作中のTxの抵抗よりも低く する効果を有する。したがって、Txの抵抗は、そのような各動作のマージ ンを改善し、それにより設計ウィンドウを拡張するように制御される。 代替として、設計によっては、書込み動作中にビット線の一方を接地よりもい 低くするものもある。図２を参照すると、ビット・ノードは、電源電圧と、周知 の方法によりトランジスタTpuの抵抗とトランジスタTxの抵抗の比率によって決 定されるようなビット線電圧との間の電圧である。ビット・ノードの電圧は、ビ ット線の電圧が低くなるほど下がる傾向がある。ビット・ノードの電圧がVtrip よりも下がるので、読取りマージン・パラメータに影響を与えることなく書込み マージンが改善される。 これらの２つの方法による１つの問題は、電圧を電源電圧よりも高くするまた は接地電圧よりも低くしなければならないことである。追加の電圧を作ると、設 計の複雑さとコストが高くなる。さらに、標準電源の範囲を超える電圧の印加に より、信頼性の問題が生じる可能性がある。 電源電圧よりも高い電圧や接地電圧よりも低い電圧を必要とせずにＳＲＡＭセ ル用の設計ウィンドウの幅を広げる方法および装置が必要である。 発明の要旨 電源電圧よりも高い電圧も接地よりも低い電圧も必要とせずに書込みマージン を改善したＳＲＡＭセルを提供するための方法および装置。そのＳＲＡＭは、接 地基準を有するＳＲＡＭセルと、第１の信号を受け取り、接地基準電圧を駆動す るように結合された回路とを含む。この回路は、第１の信号が第１の状態の場合 に、接地基準電圧を第１の電圧に駆動するように構成される。回路は、第１の信 号が第２の状態の場合に、第１のノードが第２の電圧になるように構成される。 第１の状態は、書込み動作を指示し、第２の状態は、非書込み動作を指示する。 第１の電圧は第２の電圧よりも低い。 図面の簡単な説明 図１は、読取り動作を実行する従来技術のＳＲＡＭセルを示す。 図２は、書込み動作を実行する従来技術ＳＲＡＭセルを示す。 図３は、本発明のシステムの１つの実施形態を示す。 図４は、読取り動作を実行する本発明のＳＲＡＭの１つの実施形態を示す。 図５は、書込み動作を実行する本発明のＳＲＡＭの１つの実施形態を示す。 図６は、本発明の方法の１つの実施形態を示す。 詳細な説明 本発明は、電圧を電源電圧よりも高くしたり接地電位よりも低したりせずに、 スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルの設計ウィンドウ のサイズを大きくする方法および装置である。設計ウィンドウは、書込みマージ ンと読取り安定マージンの相反する検討要素によって決められる。本発明は、Ｓ ＲＡＭセルに局所接地基準電圧を発生させる回路を使用する。この回路は、ＳＲ ＡＭセルからの電流を使用して局所接地基準電圧を発生させることが好ましい。 そのような回路は、電荷ポンプや電圧レギュレータなどの装置を使用して局所接 地基準の電圧を発生させる代替回路よりも使用する電力と面積が少なくてすむ。 書込み動作中、回路は、全体接地基準電圧よりも高い局所接地基準電圧にする 。局所接地基準電圧を高くすることにより、書込みマージンが大きくなる。読取 り動作中、回路は、全体接地基準電圧に近い局所接地基準電圧にする。局所接地 基準電圧を全体接地基準電圧に維持することにより、読取り安定マージンが維持 される。したがって、実行する動作に従って局所接地基準電圧を制御することに より、設計ウィンドウが大きくなる。本発明が、データを維持するためにメモリ ・セル内の内部フィードバックを利用するメモリ・セルに適用することができ、 本発明が、特定のタイプのスタティック・メモリ・セルの設計に制限されないこ とは、当業者には明らかであろう。 図３は、本発明のシステムの１つの実施形態を示す。 このシステムは、ＳＲＡＭクラスタ３２０と接地制御回路３４０を有するＳＲ ＡＭ３００と、電源３１０と、プロセッサ３３０とを含む。 ＳＲＡＭクラスタ３２０は、共通の局所接地基準電圧（Vgnd）を共用するよう に、周知の方法にしたがって互いに結合されたメモリ・セルのカラムであること が好ましい。代替として、ＳＲＡＭクラスタ３２０は、共通の局所接地基準電圧 を共用するメモリ・セルの複数のカラムでもよい。さらにもう１つの実施形態 において、ＳＲＡＭクラスタ３２０は、局所接地基準電圧を使用する単一のメモ リ・セルでもよい。 プロセッサ３３０は、ＳＲＡＭ５００に書込み信号（ＷＲ＃）を送って、書込 み動作を実行するどうかを示す。この実施形態において、信号ＷＲ＃は、書込み 動作を示すために低レベルに駆動され、読取り動作や維持動作などの非書込み動 作を示すために高レベルに駆動される。また、プロセッサ３３０は、どのメモリ ・セルにアクセスするかを示し、選択したメモリ・セルとの間でデータを転送す る経路となるＳＲＡＭクラスタ３２０へのアドレス／データ・バスを駆動する。 本明細書の説明を簡略化するために、ここでは、アドレスにしたがってＳＲＡＭ セルを選択する周知の回路は説明しない。さらに、書込み動作中にデータをＳＲ ＡＭセルに経路指定し、読取り動作中にＳＲＡＭセルからデータを検出する周知 の回路についてもここでは説明しない。ＳＲＡＭ３００内で、メモリ・クラスタ とそれに対応する接地制御回路の多数の組を使用することができる。書込み動作 、読取り動作または保持動作の間に、そのようなメモリから１つのメモリ・セル だけを選択し、その結果、そのクラスタの局所接地基準電圧を、そのクラスタ内 の選択されたセル上で実行される動作にしたがって変化させることができる。 ＳＲＡＭクラスタ３２０は、電源３１０から電源電圧を受け取り、接地制御回 路３４０から局所接地基準電圧を受け取るようにそれぞれに結合される。接地制 御回路３４０は、信号ＷＲ＃にゲートが結合された強い（低抵抗）トランジスタ （Tstrong）と、電源電圧にゲートが結合された弱い（高抵抗）トランジスタ（T weak）を含むことが好ましい。これらのトランジスタのドレインは、局所接地基 準電圧に接続され、ソースは、全体接地基準電圧に接続される。 信号ＷＲ＃によって書込み動作が示されたとき、トランジスタTstrongは、オ フにされ、局所接地基準電圧から全体接地基準電圧までトランジスタTweakを通 る高抵抗経路が残る。したがって、局所接地基準電圧は、局所接地基準抵抗を流 れるＳＲＡＭクラスタ３２０内のアクティブ・ビットからの電流によって決定さ れるトランジスタTweak両端の電圧降下だけ、全体接地基準よりも高い電圧であ る。１つの実施形態において、電流は約６０マイクロアンペアであり、トランジ スタTweakの抵抗は、約３．３キロオームである。したがって、書込み動作中、 局所接地基準は、全体接地基準よりも２００ミリボルト高い。 信号ＷＲ＃によって非書込み動作が示されたとき（たとえば、読取り動作や保 持動作）、トランジスタTstrongはオンにされ、局所接地基準電圧から全体接地 基準電圧へトランジスタTstrongを通る低抵抗経路が形成される。トランジスタT strongの両端の電圧降下があまり大きくないため、局所接地基準の電圧は、全体 接地基準の電圧に近い。１つの実施形態において、トランジスタTstrongの抵抗 は、約３３０オームである。したがって、非書込み動作中、局所接地基準電圧は 、全体接地基準電圧よりも約２０ミリボルト高い。 信号ＷＲ＃によって局所接地基準電圧を生成する他の多くの回路を使用するこ とができることは当業者に理解されよう。たとえば、制御論理を使用して、非書 込み動作中に局所接地基準電圧を全体接地基準電圧に結合し、書込み動作中に局 所接地基準電圧を電圧レギュレータに結合して高電圧を与えることができる。あ るいは、制御論理機構を使用して、書込み動作中に局所接地基準電圧を第１の電 圧レギュレータに結合して第１の電圧とし、非書込み動作中に局所接地基準電圧 を第２の電圧レギュレータに結合して第２の電圧（第１の電圧よりも低い）とす ることができる。他の回路を使用して、書込み動作用のまたは非書込み動作用の 電圧とすることができる。 前述のように、TstrongとTweakは、可変局所接地基準電圧を生成するように制 御された可変抵抗となっている。あるいは、他の回路を使用して、周知の方法に より可変抵抗を用いることができる。たとえば、１つのトランジスタを使用して 、可変抵抗を生成することができる。１つの構成において、このトランジスタは 、信号ＷＲ＃をアサートしたときに電源電圧と全体接地基準電圧との間の電圧を 印加することによって抵抗動作領域にバイアスされる。１つの実施形態において 、このトランジスタは、書込み動作中に完全にターンオフされる。この場合、並 列の小さい抵抗器を使用して、局所接地基準電圧にバイアスするか、または局所 接地基準電圧を一定時間浮動させることができる。書込み動作を行っている間に 局所接地基準電圧を浮動させる場合、局所接地基準電圧を所望の範囲に留めて書 込みデータを失わないように、書込み動作は比較的迅速に実行される。信号ＷＲ ＃がアサートされず非書込み動作を示すとき、このトランジスタは、書込み動 作中に与えられる抵抗よりも低い抵抗となるようにバイアスがかけられる。１つ の実施形態において、このトランジスタは、非書込み動作中に完全にターンオン される。 全体接地基準電圧が、必ずしも接地電圧である必要がないことは、当業者には 明らかである。全体接地基準電圧は、読取り安定マージンのような設計上の制約 の範囲内で接地以外の電圧でもよい。同様に、局所接地基準電圧は、書込みマー ジンなどの設計上の制約の範囲内で全体接地基準よりも高い多数の電圧に駆動す ることができる。 図４は、本発明のＳＲＡＭセル内の読取り安定マージンを示す。以下の説明は 、記憧されるビットが論理０のケースである。このケースでは、ビット・ノード が論理０であり、ビット・バー・ノードが論理１である。 従来技術の読取り動作と同じように、ビット線（ＢＬ）カラムとビット線バー （ＢＬ＃）カラムが論理１に初期設定され、ワード線（ＷＬ）バスがアサートさ れて転送ゲート（トランジスタTx）がターンオンされ、その結果、ＢＬカラムが 、第１のプルダウン・デバイス（トランジスタTpd）を介して放電されはじめる 。トランジスタTpdのソースは、強い（低抵抗）トランジスタTstrongをオンにす ることによってVss電圧（全体接地基準）に駆動される接地ノード（局所接地基 準電圧）に結合される。これにより、局所接地基準電圧と全体接地基準電圧の間 の低抵抗（かつ電圧降下の小さい）経路が形成される。 読取り動作中にＢＬカラムが放電されている間、ビット（Ｂ）ノードの電圧は 、トランジスタTxの抵抗とトランジスタTpdの抵抗の比率によって決定される。 局所接地基準の電圧が全体接地基準電圧に近いため、読取り安定度マージンは、 従来技術のＳＲＡＭセルのものと近い。 図５は、本発明のＳＲＡＭセルにおける書込みマージンを示す。以下の説明は 、記憶されているビットが論理１で、そこへ論理０の書込み動作が行われるケー スである。 従来技術の論理０書込み動作と同じように、ビット線（ＢＬ）カラムが論理０ に駆動され、ビット線バー（ＢＬ＃）カラムが論理１に駆動され、ワード線（Ｗ Ｌ）バスがアサートされて、転送ゲート（トランジスタTx）がターンオンされ、 その結果、ビット・ノードの電圧が、トランジスタTxの抵抗と第１のプルアップ ・デバイス（トランジスタTpu）の抵抗の比率によって決定される。強い（低抵 抗）トランジスタTstrongがオフにされ、弱い（高抵抗）トランジスタTweakだけ がオンにされるため、トランジスタTpdのソースは、全体接地基準電圧よりも少 し高い電圧の局所接地基準電圧に結合される。大きな抵抗（かつ大きな電圧降下 ）の経路は、読取り動作と比べて高い電圧の局所接地基準電圧を発生させる。 ビット・ノードは、また、ビット・ノードの電圧が電圧Vtripよりも低いとき にターンオフする第２のプルダウン・デバイス（トランジスタTtrip）への入力 である。論理０を首尾良く書き込むためには、ビット・バー・ノードの電圧を、 電圧Vtripよりも低くしなければならない。局所接地基準電圧が高いほど、トラ ンジスタTtripをターンオフするためにビット・ノードを駆動しなければならな い電圧が高くなる。これにより、装置の書込みマージンが改善される。 したがって、設計ウィンドウは、書込みマージン・パラメータと読取り安定マ ージン・パラメータの相互依存性を小さくすることにより拡大される。これは、 標準電源よりも高い電圧および／または接地電圧よりも低い電圧を使用すること なく達成される。 図６は、本発明の方法の１つの実施形態を示す。 段階６００で、書込み信号を受け取る。 段階６１０で、書込み動作を実行するかどうかを決定する。 段階６２０で、書込み動作を実行する場合に接地電圧を第１の局所接地電圧と する。高い第１の局所接地基準電圧とすることによって、書込みマージンが改善 される。 段階６３０で、書込み動作を実行しない場合に、接地電圧を第２の局所接地電 圧とする。低い第２の局所接地電位とすることによって、読取り安定マージンが 改善される。 第１の局所接地電圧を、第２の局所接地基準と別に選択することができるため 、設計ウィンドウを拡大することができる。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，Ｍ Ｗ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ ，ＡＴ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＨＵ，ＩＤ，ＩＬ，ＩＳ ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ， ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，Ｍ Ｎ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ， ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims (1)

1. 【特許請求の範囲】 １．第１の接地基準電圧である第１のノードを有するスタティック・ランダム ・アクセス・メモリ（ＳＲＡＭ）セルと、 第１の信号を受け取り、前記第１のノードを駆動するように結合された回路と を含み、前記回路は、前記第１の信号が第１の状態の場合に第１のノードを第１ の電圧に駆動するように構成され、かつ、前記第１の信号が第２の状態の場合に 前記第１のノードを第２の電圧にするように構成されており、第１の信号が、書 込み動作を指示するために前記第１の状態になるとともに、非書込み動作を指示 するために前記第２の状態となるように構成され、前記第１の電圧が前記第２の 電圧よりも高いＳＲＡＭ。 ２．前記回路が、ドレイン、ソースおよびゲートを有するトランジスタを含み 、前記ドレインが前記第１のノードに結合され、前記ソースが第２のノードに結 合され、前記ゲートが、第１の信号を受け取るように結合され、前記第２のノー ドが、第２の接地基準電圧である請求の範囲第１項に記載のＳＲＡＭ。 ３．前記トランジスタが、前記第１の信号が前記第１の状態のときに第１の抵 抗を有し、前記第１の信号が前記第２の状態のときに第２の抵抗を有し、前記第 １の抵抗が、前記第２の抵抗よりも大きい請求の範囲第２項に記載のＳＲＡＭ。 ４．前記第１の抵抗が、開回路に近い請求の範囲第２項に記載のＳＲＡＭ。 ５．前記回路が、可変抵抗を含む請求の範囲第１項に記載のＳＲＡＭ。 ６．前記可変抵抗が、第１のドレインと第１のソースを有する第１のトランジ スタと、第２のドレインと第２のソースを有する第２のトランジスタとを含み、 前記第１のドレインと前記第２のドレインが、前記第１の端子に結合され、前記 第１のソースと前記第２のソースが、前記第２の端子に結合された請求の範囲第 ５項に記載のＳＲＡＭ。 ７．前記第１のトランジスタが、前記第１の信号を受け取るように結合された 第１のゲートを有する請求の範囲第６項に記載のＳＲＡＭ。 ８．前記第２のトランジスタが、前記第１の信号を受け取るように結合された 第２のゲートを有する請求の範囲第６項に記載のＳＲＡＭ。 ９．前記第２のトランジスタが、電源に結合された第２のゲートを有する請求 の範囲第６項に記載のＳＲＡＭ。 １０．第１の接地基準電圧である第１のノードを有するスタティック・ランダ ム・アクセス・メモリ（ＳＲＡＭ）セルと、 前記第１のノードに結合された第１の端子と、第２のノードに結合された第２ の端子とを有する可変抵抗とを含み、前記第２のノードが、全体接地基準電圧で あり、前記可変抵抗が、第１の信号を受け取るように結合され、前記可変抵抗は 、前記第１の信号が第１の状態の場合に第１の抵抗を有し、第１の信号が第２の 状態の場合に第２の抵抗を有するように構成され、前記第１の信号が、書込み動 作を指示する前記第１の状態と非書込み動作を指示する前記第２の状態になるよ うに構成され、前記第１の抵抗が前記第２の抵抗よりも大きいＳＲＡＭ。 １１．電源と、 第１の状態と第２の状態を有し、書込み動作を指示する前記第１の状態と非書 込み動作を指示する第２の状態であるように構成された第１の信号を生成するよ うに構成されたプロセッサと、 前記プロセッサと前記電源に結合されたＳＲＡＭとを含み、前記ＳＲＡＭが、 第１の接地基準電圧である第１のノードを有するＳＲＡＭセルと、 第１の信号を受け取り、前記第１のノードを駆動するように結合された回路と を含み、前記回路は、前記第１の信号が前記第１の状態の場合に前記第１のノー ドを第１の電圧に駆動するように構成され、かつ、前記第１の信号が第２の状態 の場合に第２の電圧になるように構成され、前記第１の電圧が前記第２の電圧よ りも高いシステム。 １２．前記回路が、ドレイン、ソースおよびゲートを有するトランジスタを含 み、前記ドレインが前記第１のノードに結合され、前記ソースが第２のノードに 結合され、前記ゲートが、第１の信号を受け取るように結合され、前記第２のノ ードが、第２の接地基準電圧である請求の範囲第１１項に記載のシステム。 １３．前記トランジスタが、前記第１の信号が前記第１の状態のときに第１の 抵抗を有し、前記第１の信号が前記第２の状態のときに第２の抵抗を有し、前記 第１の抵抗が、前記第２の抵抗よりも大きいことを特徴とする請求の範囲第１２ 項に記載のシステム。 １４．前記第１の抵抗が開回路に近い請求の範囲第１２項に記載のシステム。 １５．前記回路が、可変抵抗を含む請求の範囲第１１項に記載のシステム。 １６．前記可変抵抗が、第１のドレインと第１のソースを有する第１のトラン ジスタと、第２のドレインと第２のソースを有する第２のトランジスタとを含み 、前記第１のドレインと前記第２のドレインが、前記第１の端子に結合され、前 記第１のソースと前記第２のソースが、前記第２の端子に結合された請求の範囲 第１５項に記載のシステム。 １７．前記第１のトランジスタが、前記第１の信号を受け取るように結合され た第１のゲートを有する請求の範囲第１６項に記載のシステム。 １８．前記第２のトランジスタが、前記第１の信号を受け取るように結合され た第２のゲートを有する請求の範囲第１６項に記載のシステム。 １９．前記第２のトランジスタが、電源に結合された第２のゲートを有する請 求項１６に記載のシステム。 ２０．接地基準電圧のノードを有するＳＲＡＭにおける書込みマージンを改善 する方法であって、 書込み動作を指示する第１の信号を受け取る段階と、 前記第１の信号が、書込み動作を指示する第１の状態であるかどうかを判定す る段階と、 前記第１の信号が前記第１の状態の場合に前記ノードを第１の電圧に駆動し、 前記第１の信号が第２の状態の場合に前記ノードを前記第２の電圧とし、前記第 １の電圧が第２の電圧よりも高い段階とを含む方法。 ２１．前記第１の信号が前記第２の状態の場合に、前記ノードを前記第２の電 圧に駆動する段階をさらに含む請求の範囲第２０項に記載の方法。 ２２．前記第１の信号が前記第２の状態の場合に、前記ノードを浮動させる段 階をさらに含む請求の範囲第２０項に記載の方法。 ２３．前記第１の信号に応じて可変抵抗の抵抗を修正する段階をさらに含む請 求の範囲第２０項に記載の方法。