JPH0778479A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0778479A JPH0778479A JP5223473A JP22347393A JPH0778479A JP H0778479 A JPH0778479 A JP H0778479A JP 5223473 A JP5223473 A JP 5223473A JP 22347393 A JP22347393 A JP 22347393A JP H0778479 A JPH0778479 A JP H0778479A
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- memory cell
- memory cells
- memory
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Abstract
(57)【要約】
【目的】 高集積化に適し、かつ、記憶情報の一括クリ
ア時においても消費電力の少ない半導体記憶装置を提供
する。 【構成】 データを記憶する複数のメモリセル１を有す
るメモリセルアレイと、書き込みデータを出力するデー
タ書き込み回路４と、複数のメモリセルのいずれかを選
択し、データ書き込み回路からの書き込みデータを当該
メモリセルに供給する選択回路２、３、７、Ｅ、Ｆと、
を有する半導体記憶装置において、メモリセルアレイの
記憶データの一括クリア時に、全てのメモリセルを電源
電位及び接地電位から電気的に分離する電位分離回路１
０、１１を設け、選択回路は、メモリセルアレイの記憶
データの一括クリア時に、全てのメモリセルに同一の書
き込みデータを供給するように構成する。
ア時においても消費電力の少ない半導体記憶装置を提供
する。 【構成】 データを記憶する複数のメモリセル１を有す
るメモリセルアレイと、書き込みデータを出力するデー
タ書き込み回路４と、複数のメモリセルのいずれかを選
択し、データ書き込み回路からの書き込みデータを当該
メモリセルに供給する選択回路２、３、７、Ｅ、Ｆと、
を有する半導体記憶装置において、メモリセルアレイの
記憶データの一括クリア時に、全てのメモリセルを電源
電位及び接地電位から電気的に分離する電位分離回路１
０、１１を設け、選択回路は、メモリセルアレイの記憶
データの一括クリア時に、全てのメモリセルに同一の書
き込みデータを供給するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、よ
り詳細には半導体記憶装置に記憶された情報を一括的に
クリアする方式に関する。
り詳細には半導体記憶装置に記憶された情報を一括的に
クリアする方式に関する。
【０００２】近年、半導体記憶装置の分野においては、
大容量化、高集積化が加速度的に進められており、記憶
装置の素子構造の設計においても高集積化に対する適性
が重要な検討課題となる。従って、例えば各記憶素子の
記憶情報を一括的にクリアする場合、個々の記憶素子単
位でこれを行なう構造とすることは、高集積化の障害と
もなりうる。一方、かかる高集積化による素子数の増大
に伴い、記憶装置の低消費電力化も望まれる。
大容量化、高集積化が加速度的に進められており、記憶
装置の素子構造の設計においても高集積化に対する適性
が重要な検討課題となる。従って、例えば各記憶素子の
記憶情報を一括的にクリアする場合、個々の記憶素子単
位でこれを行なう構造とすることは、高集積化の障害と
もなりうる。一方、かかる高集積化による素子数の増大
に伴い、記憶装置の低消費電力化も望まれる。
【０００３】
【従来の技術】従来の半導体記憶装置においては、記憶
情報を一括してクリアする場合には、各メモリセル毎に
記憶情報をクリアする方法を取っていた。即ち、個々の
メモリセルの記憶ノードに、強制的に所定の情報を個別
に書き込むことにより、記憶情報を一括的にクリアして
いた。
情報を一括してクリアする場合には、各メモリセル毎に
記憶情報をクリアする方法を取っていた。即ち、個々の
メモリセルの記憶ノードに、強制的に所定の情報を個別
に書き込むことにより、記憶情報を一括的にクリアして
いた。
【０００４】
【発明が解決しようとする課題】しかし、このような従
来の半導体記憶装置では、各メモリセル毎に個別に記憶
情報クリアのための機構をを備えているため、メモリセ
ル内の素子数は増加し、高集積化には不適当となってい
た。また、一括クリアの場合には上述のように、全ての
メモリセルに対して個別に所定の情報を書き込むことと
していたため、この強制書き込みにより記憶情報の反転
する全てのメモリセルにおいてメモリセルトランジスタ
が導通し、貫通電流が流れるため、一括クリアに伴う消
費電力が高いという問題もあった。
来の半導体記憶装置では、各メモリセル毎に個別に記憶
情報クリアのための機構をを備えているため、メモリセ
ル内の素子数は増加し、高集積化には不適当となってい
た。また、一括クリアの場合には上述のように、全ての
メモリセルに対して個別に所定の情報を書き込むことと
していたため、この強制書き込みにより記憶情報の反転
する全てのメモリセルにおいてメモリセルトランジスタ
が導通し、貫通電流が流れるため、一括クリアに伴う消
費電力が高いという問題もあった。
【０００５】本発明は以上のような課題に鑑みてなされ
たものであり、その目的は、高集積化に適し、かつ、記
憶情報の一括クリア時においても消費電力の少ない半導
体記憶装置を提供することにある。
たものであり、その目的は、高集積化に適し、かつ、記
憶情報の一括クリア時においても消費電力の少ない半導
体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、データを記憶する複数のメ
モリセル（１）を有するメモリセルアレイと、書き込み
データを出力する書き込みデータ出力回路（４）と、複
数のメモリセルのいずれかを選択し、データ書き込み回
路からの書き込みデータを当該メモリセルに供給する選
択回路（２、３、７、Ｅ、Ｆ）と、を有する半導体記憶
装置において、前記メモリセルアレイの記憶データの一
括クリア時に、全てのメモリセルを接地電位から電気的
に分離する接地電位分離回路（１１）を設け、前記選択
回路は、メモリセルアレイの記憶データの一括クリア時
に、全てのメモリセルに同一の書き込みデータを供給す
るように構成した。
め、請求項１記載の発明は、データを記憶する複数のメ
モリセル（１）を有するメモリセルアレイと、書き込み
データを出力する書き込みデータ出力回路（４）と、複
数のメモリセルのいずれかを選択し、データ書き込み回
路からの書き込みデータを当該メモリセルに供給する選
択回路（２、３、７、Ｅ、Ｆ）と、を有する半導体記憶
装置において、前記メモリセルアレイの記憶データの一
括クリア時に、全てのメモリセルを接地電位から電気的
に分離する接地電位分離回路（１１）を設け、前記選択
回路は、メモリセルアレイの記憶データの一括クリア時
に、全てのメモリセルに同一の書き込みデータを供給す
るように構成した。
【０００７】また、請求項２記載の発明は、さらに、前
記メモリセルアレイの記憶データの一括クリア時に、全
てのメモリセルを電源電位から電気的に分離する電源電
位分離回路（１０）を設けて構成した。
記メモリセルアレイの記憶データの一括クリア時に、全
てのメモリセルを電源電位から電気的に分離する電源電
位分離回路（１０）を設けて構成した。
【０００８】
【作用】本発明によれば、メモリセルアレイに記憶され
た記憶データの一括クリア時には、電源電位分離回路及
び接地電位分離回路により、全てのメモリセルが電源電
位及び接地電位から電気的に切り離される。従って、前
述のような貫通電流が流れることがなく、消費電力の低
減が図られる。
た記憶データの一括クリア時には、電源電位分離回路及
び接地電位分離回路により、全てのメモリセルが電源電
位及び接地電位から電気的に切り離される。従って、前
述のような貫通電流が流れることがなく、消費電力の低
減が図られる。
【０００９】また、この状態において、選択回路により
全てのメモリセルに同一のデータが書き込まれるので、
記憶データの一括クリアが可能となる。
全てのメモリセルに同一のデータが書き込まれるので、
記憶データの一括クリアが可能となる。
【００１０】
【実施例】以下、図面を参照して、本発明の好適な実施
例について説明する。図１は、本発明の実施例である半
導体記憶装置の構成を示す図である。
例について説明する。図１は、本発明の実施例である半
導体記憶装置の構成を示す図である。
【００１１】図１に示すように、半導体記憶装置は大別
して、複数のメモリセル１を有するメモリセルアレイ
と、ワード線制御回路２ａ−２ｎと、カラムスイッチ制
御回路３ａ−３ｎと、カラムスイッチ７ａ−７ｎと、デ
ータ書き込み回路４と、ｐＭＯＳトランジスタ１０と、
ｎＭＯＳトランジスタ１１と、を有している。
して、複数のメモリセル１を有するメモリセルアレイ
と、ワード線制御回路２ａ−２ｎと、カラムスイッチ制
御回路３ａ−３ｎと、カラムスイッチ７ａ−７ｎと、デ
ータ書き込み回路４と、ｐＭＯＳトランジスタ１０と、
ｎＭＯＳトランジスタ１１と、を有している。
【００１２】各メモリセル１の端子ｖｄ１には、ｐＭＯ
Ｓトランジスタ１０を介して、電源供給線５により電源
電圧Ｖｃｃが供給される。また、各メモリセルの端子ｖ
ｓ１は、接地配線６及びｎＭＯＳトランジスタ１１を介
して接地されている。
Ｓトランジスタ１０を介して、電源供給線５により電源
電圧Ｖｃｃが供給される。また、各メモリセルの端子ｖ
ｓ１は、接地配線６及びｎＭＯＳトランジスタ１１を介
して接地されている。
【００１３】ワード線制御回路２ａ−２ｎは、クリア制
御信号及びロウ(Row) アドレスがクリア制御線Ｃ及びロ
ウアドレス線Ｉにより入力され、ロウアドレスデータを
ワード線Ｅを介して各メモリセル１の端子ｗｌへ供給す
る。カラムスイッチ制御回路３ａ−３ｎは、クリア制御
信号及びカラム(Column)アドレスデータをクリア制御線
Ｌ及びカラムアドレス線Ｊを介して入力され、カラムデ
コードデータをカラムデコード線Ｈを介してカラムスイ
ッチ７ａ−７ｎへ供給する。また、データ書き込み回路
４は、データバスＧを介して書き込みデータをカラムス
イッチ７ａ−７ｎへ供給する。カラムスイッチ７ａ−７
ｎは、カラムスイッチ制御回路３ａ−３ｎの出力に応じ
て、書き込みデータを選択的にいずれかのメモリセル１
の端子ｂｌｚ及びｂｌｘへ入力する。
御信号及びロウ(Row) アドレスがクリア制御線Ｃ及びロ
ウアドレス線Ｉにより入力され、ロウアドレスデータを
ワード線Ｅを介して各メモリセル１の端子ｗｌへ供給す
る。カラムスイッチ制御回路３ａ−３ｎは、クリア制御
信号及びカラム(Column)アドレスデータをクリア制御線
Ｌ及びカラムアドレス線Ｊを介して入力され、カラムデ
コードデータをカラムデコード線Ｈを介してカラムスイ
ッチ７ａ−７ｎへ供給する。また、データ書き込み回路
４は、データバスＧを介して書き込みデータをカラムス
イッチ７ａ−７ｎへ供給する。カラムスイッチ７ａ−７
ｎは、カラムスイッチ制御回路３ａ−３ｎの出力に応じ
て、書き込みデータを選択的にいずれかのメモリセル１
の端子ｂｌｚ及びｂｌｘへ入力する。
【００１４】ワード線制御回路２ａ−２ｎ及びカラムス
イッチ制御回路３ａ−３ｎの構成を、それぞれ図２
（ａ）及び図２（ｂ）に示す。図２（ａ）において、ワ
ード線制御回路２ｎは、ＯＲゲート２１及びＡＮＤ回路
２２を有する。ＡＮＤ回路には、前述のようにロウアド
レスデータが入力されており、その出力はＯＲゲート２
１へ入力される。ＯＲゲート２１は、ＡＮＤ回路２２か
ら供給されるロウアドレスデータを、クリア制御信号Ｃ
により制御する。即ち、通常の書き込み、読みだし動作
時にはクリア制御信号Ｃは“Ｌ”レベルに保持され、ロ
ウアドレスがそのままワード線Ｅへ出力されるが、クリ
ア制御信号Ｃが“Ｈ”レベルになるとＡＮＤ回路２２の
出力に拘わらず“Ｈ”レベルの信号を出力する。
イッチ制御回路３ａ−３ｎの構成を、それぞれ図２
（ａ）及び図２（ｂ）に示す。図２（ａ）において、ワ
ード線制御回路２ｎは、ＯＲゲート２１及びＡＮＤ回路
２２を有する。ＡＮＤ回路には、前述のようにロウアド
レスデータが入力されており、その出力はＯＲゲート２
１へ入力される。ＯＲゲート２１は、ＡＮＤ回路２２か
ら供給されるロウアドレスデータを、クリア制御信号Ｃ
により制御する。即ち、通常の書き込み、読みだし動作
時にはクリア制御信号Ｃは“Ｌ”レベルに保持され、ロ
ウアドレスがそのままワード線Ｅへ出力されるが、クリ
ア制御信号Ｃが“Ｈ”レベルになるとＡＮＤ回路２２の
出力に拘わらず“Ｈ”レベルの信号を出力する。
【００１５】また、図２（ｂ）に示すカラムスイッチ制
御回路３ｎも、カラムアドレスに関し上記と同様に動作
する。次に、この半導体記憶装置の動作について、通常
の動作状態と、一括クリア動作状態とに分けて説明す
る。まず先に、通常の動作について説明する。
御回路３ｎも、カラムアドレスに関し上記と同様に動作
する。次に、この半導体記憶装置の動作について、通常
の動作状態と、一括クリア動作状態とに分けて説明す
る。まず先に、通常の動作について説明する。
【００１６】通常の動作状態においては、ｐＭＯＳトラ
ンジスタ１０のゲートには、クリア制御線Ａから“Ｌ”
レベルの信号が与えられており、また、ｎＭＯＳトラン
ジスタ１１のゲートには、クリア制御線Ｂから“Ｈ”レ
ベルの信号が与えられている。このため、両トランジス
タは共にオン状態にあり、各メモリセル１は、電源電圧
の供給及び接地が行なわれている。また、ワード線制御
回路２ａ−２ｎ及びカラムスイッチ制御回路３ａ−３ｎ
には、“Ｌ”レベルのクリア制御信号Ｃ及びＬが入力さ
れている。よって、ロウアドレス線Ｉにより与えられる
ロウアドレスがメモリセル１に供給され、そのうちのい
ずれかのメモリセルが選択される。また、カラムスイッ
チ７ａ−７ｎはカラムアドレスデータＨにより制御され
る。よって、データ書き込み回路４から供給される書き
込みデータが、前記のロウアドレス及びカラムアドレス
により特定されるメモリセル１に入力される。
ンジスタ１０のゲートには、クリア制御線Ａから“Ｌ”
レベルの信号が与えられており、また、ｎＭＯＳトラン
ジスタ１１のゲートには、クリア制御線Ｂから“Ｈ”レ
ベルの信号が与えられている。このため、両トランジス
タは共にオン状態にあり、各メモリセル１は、電源電圧
の供給及び接地が行なわれている。また、ワード線制御
回路２ａ−２ｎ及びカラムスイッチ制御回路３ａ−３ｎ
には、“Ｌ”レベルのクリア制御信号Ｃ及びＬが入力さ
れている。よって、ロウアドレス線Ｉにより与えられる
ロウアドレスがメモリセル１に供給され、そのうちのい
ずれかのメモリセルが選択される。また、カラムスイッ
チ７ａ−７ｎはカラムアドレスデータＨにより制御され
る。よって、データ書き込み回路４から供給される書き
込みデータが、前記のロウアドレス及びカラムアドレス
により特定されるメモリセル１に入力される。
【００１７】以上のようにして、通常の書き込み動作が
行なわれる。なお、書き込み動作においても、アドレッ
シング等の動作は上記と同様であるので、その説明は省
略する。なお、図１においては、説明の便宜よりＩ／Ｏ
コントロール回路等は省略している。
行なわれる。なお、書き込み動作においても、アドレッ
シング等の動作は上記と同様であるので、その説明は省
略する。なお、図１においては、説明の便宜よりＩ／Ｏ
コントロール回路等は省略している。
【００１８】次に、一括クリア時の動作について説明す
る。一括クリア時には、ｐＭＯＳトランジスタ１０のゲ
ートには、クリア制御線アから“Ｈ”レベルの信号が与
えられ、また、ｎＭＯＳトランジスタ１１のゲートには
クリア制御線Ｂにより“Ｌ”レベルの信号があたえられ
る。これにより、両トランジスタは共にオフ状態、即
ち、高抵抗状態となり、電源及び接地レベルとメモリセ
ルアレイとは電気的に分離された状態となる。従って、
後述の書き換え動作においても貫通電流は流れず、消費
電力が低減できる。
る。一括クリア時には、ｐＭＯＳトランジスタ１０のゲ
ートには、クリア制御線アから“Ｈ”レベルの信号が与
えられ、また、ｎＭＯＳトランジスタ１１のゲートには
クリア制御線Ｂにより“Ｌ”レベルの信号があたえられ
る。これにより、両トランジスタは共にオフ状態、即
ち、高抵抗状態となり、電源及び接地レベルとメモリセ
ルアレイとは電気的に分離された状態となる。従って、
後述の書き換え動作においても貫通電流は流れず、消費
電力が低減できる。
【００１９】また、ワード線制御回路２ａ−２ｎ及びカ
ラムスイッチ制御回路３ａ−３ｎには、クリア制御線Ｃ
及びＬを介して“Ｈ”レベルの信号が入力される。よっ
て、ワード線制御回路２ａ−２ｎ及びカラムスイッチ制
御回路３ａ−３ｎの出力は全て“Ｈ”レベルとなる。こ
れにより、ワード線Ｅは全てのメモリセル１に接続され
る。また、同様に全てのメモリセルがビット線Ｆに電気
的に接続され、全てのビット線対がデータバスＧに接続
されることになる。そこで、データ書き込み回路４から
所定のデータを出力することにより、全てのメモリセル
が同一データに書き換えられる。以上のようにして、記
憶データの一括クリアが行なわれる。
ラムスイッチ制御回路３ａ−３ｎには、クリア制御線Ｃ
及びＬを介して“Ｈ”レベルの信号が入力される。よっ
て、ワード線制御回路２ａ−２ｎ及びカラムスイッチ制
御回路３ａ−３ｎの出力は全て“Ｈ”レベルとなる。こ
れにより、ワード線Ｅは全てのメモリセル１に接続され
る。また、同様に全てのメモリセルがビット線Ｆに電気
的に接続され、全てのビット線対がデータバスＧに接続
されることになる。そこで、データ書き込み回路４から
所定のデータを出力することにより、全てのメモリセル
が同一データに書き換えられる。以上のようにして、記
憶データの一括クリアが行なわれる。
【００２０】なお、上述した半導体記憶装置において
は、基本的にメモリセルの種類は問わない。従って、例
えば、図３（ａ）に示すＣＭＯＳ・６トランジスタ型メ
モリセル及び図３（ｂ）に示す抵抗負荷型ｎＭＯＳ・４
トランジスタ型メモリセルのいずれも適用が可能であ
る。また、マルチポートメモリセルを用いても良い。
は、基本的にメモリセルの種類は問わない。従って、例
えば、図３（ａ）に示すＣＭＯＳ・６トランジスタ型メ
モリセル及び図３（ｂ）に示す抵抗負荷型ｎＭＯＳ・４
トランジスタ型メモリセルのいずれも適用が可能であ
る。また、マルチポートメモリセルを用いても良い。
【００２１】さらに、図３（ｂ）に示す抵抗負荷型ｎＭ
ＯＳ・４トランジスタ型メモリセルを用いた場合は、図
１に示すｐＭＯＳトランジスタ１０を省略し、電源電圧
を直接電源供給線５に接続してもよい。このようにして
もｎＭＯＳトランジスタ１１により、メモリセルアレイ
と接地電位との分離がなされるため、貫通電流は流れ
ず、消費電力の低減が実現できる。
ＯＳ・４トランジスタ型メモリセルを用いた場合は、図
１に示すｐＭＯＳトランジスタ１０を省略し、電源電圧
を直接電源供給線５に接続してもよい。このようにして
もｎＭＯＳトランジスタ１１により、メモリセルアレイ
と接地電位との分離がなされるため、貫通電流は流れ
ず、消費電力の低減が実現できる。
【００２２】
【発明の効果】以上説明したように、本発明に係る半導
体記憶装置においては、上述のように一括クリア時に電
源電位及び接地電位とメモリセルアレイが電気的に切り
離されるため、記憶データが反転するメモリセルにおい
ても貫通電流が流れることがなく、消費電力を低減する
ことが可能となる。また、メモリセルとして通常のＳＲ
ＡＭメモリセルを利用することができ、データ書き込み
回路も通常の書き込み動作に使用するものと共用できる
ので、簡易な構成で低消費電力化及び高集積化を実現す
ることが可能となる。
体記憶装置においては、上述のように一括クリア時に電
源電位及び接地電位とメモリセルアレイが電気的に切り
離されるため、記憶データが反転するメモリセルにおい
ても貫通電流が流れることがなく、消費電力を低減する
ことが可能となる。また、メモリセルとして通常のＳＲ
ＡＭメモリセルを利用することができ、データ書き込み
回路も通常の書き込み動作に使用するものと共用できる
ので、簡易な構成で低消費電力化及び高集積化を実現す
ることが可能となる。
【図１】本発明の実施例である半導体記憶装置の構成を
示す図である。
示す図である。
【図２】本発明の実施例に係るワード線制御回路及びカ
ラムスイッチ制御回路の構成図である。
ラムスイッチ制御回路の構成図である。
【図３】本発明の適用されるメモリセルの構成を示す図
である。
である。
１…メモリセル ２ａ−２ｎ…ワード線制御回路 ３ａ−３ｎ…カラムスイッチ制御回路 ４…データ書き込み回路 ５…電源供給線 ６…接地配線 ７ａ−７ｎ…カラムスイッチ １０…ｐＭＯＳトランジスタ １１…ｎＭＯＳトランジスタ
Claims (2)
- 【請求項１】 データを記憶する複数のメモリセル
（１）を有するメモリセルアレイと、 書き込みデータを出力する書き込みデータ出力回路
（４）と、 複数のメモリセルのいずれかを選択し、データ書き込み
回路からの書き込みデータを当該メモリセルに供給する
選択回路（２、３、７、Ｅ、Ｆ）と、を有する半導体記
憶装置において、 前記メモリセルアレイの記憶データの一括クリア時に、
全てのメモリセルを接地電位から電気的に分離する接地
電位分離回路（１１）を設け、 前記選択回路は、メモリセルアレイの記憶データの一括
クリア時に、全てのメモリセルに同一の書き込みデータ
を供給することを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、前記メモリセルアレイの記憶データの一括クリア時
に、全てのメモリセルを電源電位から電気的に分離する
電源電位分離回路（１０）を設けたことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223473A JPH0778479A (ja) | 1993-09-08 | 1993-09-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223473A JPH0778479A (ja) | 1993-09-08 | 1993-09-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778479A true JPH0778479A (ja) | 1995-03-20 |
Family
ID=16798695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5223473A Withdrawn JPH0778479A (ja) | 1993-09-08 | 1993-09-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778479A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006351051A (ja) * | 2005-06-13 | 2006-12-28 | Renesas Technology Corp | スタティック型半導体記憶装置 |
-
1993
- 1993-09-08 JP JP5223473A patent/JPH0778479A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006351051A (ja) * | 2005-06-13 | 2006-12-28 | Renesas Technology Corp | スタティック型半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |