KR20240078299A - 저전압 밴드갭 레퍼런스 회로 - Google Patents

저전압 밴드갭 레퍼런스 회로 Download PDF

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KR20240078299A
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Abstract

본 발명은 바이폴라 트랜지스터의 동작 전압 제한에 영향을 받지 않도록, 기존에 사용하던 다이오드 커넥티드 구조를 사용하지 않고, 별도로 생성한 복수의 바이어스 전압 및 이들 전압을 이용한 전류원을 사용함으로써, 낮은 공급전원 전압 하에서도 밴드갭 레퍼런스 전압을 생성할 수 있는 저전압 밴드갭 레퍼런스 회로를 제안한다. 상기 저전압 밴드갭 레퍼런스 회로는, 제1 바이어스 전압 및 밴드갭 레퍼런스 전압에 응답하여 제1 노드 전압 및 제2 노드 전압을 생성하는 밴드갭 레퍼런스 메인 회로부 및 상기 제1 바이오스 전압, 제2 바이어스 전압, 제3 바이어스 전압을 이용하여 상기 제1 노드 전압 및 상기 제2 노드 전압의 차를 증폭하여 상기 밴드갭 레퍼런스 전압을 생성하는 트랜스 임피던스 증폭기를 포함한다.

Description

저전압 밴드갭 레퍼런스 회로 {BAND GAP REFERENCE CIRCUIT UNDER LOW SUPPLY VOLTAGE}
본 발명은 밴드갭 레퍼런스 회로에 관한 것으로, 특히, 동작 전압의 준위(level)가 낮은 반도체 장치에서 밴드갭 레퍼런스 전압을 생성할 수 있는 저 전압 밴드갭 레퍼런스 회로에 관한 것이다.
반도체 장치는 데이터를 생성, 처리 및 저장하는 다양한 회로를 포함한다. 이러한 반도체 장치들은 외부에서 다양한 전압 준위를 가지는 전원으로부터 공급받거나, 내부의 타 회로에서 생성하는 전압(이하 기준전압)을 이용하여 동작한다. 특정 전압 준위의 전압을 생성하는 기준전압 생성회로는 반도체 장치의 온도에 따라 전기적인 특성이 변하는 소자를 포함하고 있기 때문에, 동일 반도체에 구현된 기준전압 생성회로라도 해당 반도체 장치의 온도에 따라 생성되는 기준전압의 준위가 다르게 된다.
반도체 장치에 구현되는 회로는 공급되는 기준전압에 따라 동작하며, 따라서 밴드갭 레퍼런스 전압의 전압준위가 다르다면 해당 회로의 출력 값도 다르게 되는데, 이러한 상황은 회로의 설계자가 원하는 것이 아니다.
반도체 장치에 구현된 회로의 오동작 또는 설계자가 원하지 않는 방식으로의 동작을 방지하고 회로의 신뢰도를 보장하기 위해서, 밴드갭 레퍼런스 전압을 생성하는 밴드갭 레퍼런스 회로(Band Gap Reference Circuit)를 사용한다.
밴드갭 레퍼런스 회로는 반도체 장치의 재료가 되는 실리콘의 밴드갭 (Band Gap)을 이용하여, 반도체 장치의 온도 변화에 둔감한 밴드갭 레퍼런스 전압을 생성하는 회로이다. 밴드갭은 반도체와 절연체 사이의 가전자대와 전도대 간에 위치하는 전하상태밀도가 제로로 되는 에너지 영역과 그 에너지 차를 의미하며, 밴드갭의 대소로 그 물질의 전기 전도성이 결정된다.
도 1은 종래의 밴드갭 레퍼런스 회로의 일 실시 예이다.
도 1을 참조하면, 종래의 밴드갭 레퍼런스 회로(100)는 서로 다른 면적을 가지는 2개의 바이폴라 트랜지스터(Q1, Q2)를 이용하여, 절대 온도의 변화에 비례하는 성분(PTAT, Proportional To Absolute Temperature)과 절대 온도의 변화에 반비례하는 성분(CTAT, Complementary To Absolute Temperature)이 서로 상쇄되도록 하여 온도 변화에 민감하지 않는 밴드갭 레퍼런스 전압(VREF)을 생성하도록 한다.
도 1에 도시된 밴드갭 레퍼런스 회로(100)의 전기적인 동작 특성은 이 분야의 통상의 기술자는 알고 있으므로, 여기서는 자세하게 설명하지 않는다.
회로에 사용되는 기준전압의 전압 준위는 해당 회로의 소비전력과 밀접하게 관련되어 있다. 예를 들면, 5V(Volts)와 접지 전원(GND) 사이에서 동작하는 회로의 소비전력은 3V와 접지 전원 사이에서 동작하는 회로의 소비전력에 비해 크게 되는 것은 쉽게 예상할 수 있다. 최근에는 반도체 장치의 소비전력을 최소로 하기 위하여, 반도체 장치의 공급전압의 전압 준위를 낮추는 경향이 있다.
도 1에서 소스 단자가 공급 전원(VDD)에 연결되고 게이트와 드레인 단자가 다이오드 커넥티드(diode connected) 되어 바이폴라 트랜지스터(Q2)에 연결된 모스 트랜지스터(M4)는, 공급 전원의 전압 준위(VDD)와 드레인 단자의 (VD)의 차 전압(VDD-VD) 만큼 바이폴라 트랜지스터(Q2)의 동작 전압 범위를 제한할 수 있다는 단점이 있다.
반도체 장치의 공급 전원의 전압준위가 낮게 되면 밴드갭 레퍼런스 회로의 동작이 불가능해질 수 있다는 문제가 있다.
본 발명이 해결하고자 하는 기술적 과제는, 바이폴라 트랜지스터의 동작 전압 제한에 영향을 받지 않도록, 기존에 사용하던 다이오드 커텍티드 구조를 사용하지 않고, 별도록 생성한 복수의 바이어스 전압 및 이들 전압을 이용한 전류원을 사용함으로써, 낮은 공급전원 전압하에서도 밴드갭 레퍼런스 전압을 생성할 수 있는 저전압 밴드갭 레퍼런스 회로를 제공하는 것에 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 면(one aspect)에 따른 저전압 밴드갭 레퍼런스 회로는, 제1 바이어스 전압 및 밴드갭 레퍼런스 전압에 응답하여 제1 노드 전압 및 제2 노드 전압을 생성하는 밴드갭 레퍼런스 메인 회로부 및 상기 제1 바이오스 전압, 제2 바이어스 전압, 제3 바이어스 전압을 이용하여 상기 제1 노드 전압 및 상기 제2 노드 전압의 차를 증폭하여 상기 밴드갭 레퍼런스 전압을 생성하는 트랜스 임피던스 증폭기를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일 면(another aspect)에 따른 저전압 밴드갭 레퍼런스 회로는, 제1 바이어스 전압 및 밴드갭 레퍼런스 전압에 응답하여 제1 노드 전압 및 제2 노드 전압을 생성하는 밴드갭 레퍼런스 메인 회로부, 제2 바이어스 전압, 제3 바이어스 전압, 상기 제1 노드 전압 및 상기 제2 노드 전압을 이용하여 제4 노드 전압을 생성하는 바이어스 스테이지 및 상기 제1 바이어스 전압을 이용하여 상기 제4 노드 전압을 증폭하여 상기 밴드갭 레퍼런스 전압을 생성하는 인터 증폭 스테이지를 포함한다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 바와 같은 본 발명에 따른 저전압 밴드갭 레퍼런스 회로는, 바이폴라 트랜지스터의 동작 전압 제한에 영향을 받지 않도록, 기존에 사용하던 다이오드 커텍티드 구조를 사용하지 않고, 별도록 생성한 복수의 바이어스 전압 및 이들 전압을 이용한 전류원을 사용함으로써, 낮은 공급전원 전압하에서도 밴드갭 레퍼런스 전압을 생성할 수 있다는 장점이 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래의 밴드갭 레퍼런스 회로의 일 실시 예이다.
도 2는 본 발명에 따른 저전압 밴드갭 레퍼런스 회로의 일 실시 예이다.
도 3은 본 발명에 따른 저전압 밴드갭 레퍼런스 회로의 내부 구성의 일 실시 예이다.
도 4는 트랜스 임피던스 증폭기를 구성하는 바이어스 스테이지의 일 실시 예이다.
도 5는 트랜스 임피던스 증폭기를 구성하는 바이어스 스테이지의 다른 일 실시 예이다.
도 6은 인터 증폭 스테이지의 구체적인 일 실시 예이다.
도 7은 인터 증폭 스테이지의 구체적인 일 실시 예이다.
도 8은 본 발명에 따른 저전압 밴드갭 레퍼런스 회로의 구체적인 일 실시 예이다.
도 9는 본 발명에 따른 저전압 밴드갭 레퍼런스 회로의 구체적인 다른 일 실시 예이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시 예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 저전압 밴드갭 레퍼런스 회로의 일 실시 예이다.
도 2를 참조하면, 본 발명에 따른 저전압 밴드갭 레퍼런스 회로(200)는, 메인 회로부(210) 및 트랜스 임피던스 증폭기(250)를 포함한다.
밴드갭 레퍼런스 메인 회로부(210)는 제1 바이어스 전압(VBIAS1) 및 밴드갭 레퍼런스 전압(VREF)에 응답하여 제1 노드 전압(VN1) 및 제2 노드 전압(VN2)를 생성한다.
트랜스 임피던스 증폭기(250)는 제1 바이어스 전압(VBIAS1), 제2 바이어스 전압(VBIAS2), 제3 바이어스 전압(VBIAS3)을 이용하여 제1 노드 전압(VN1) 및 제2 노드 전압(VN2)을 증폭하여 밴드갭 레퍼런스 전압(VREF)을 생성하는, 바이어스 스테이지(220) 및 인터 증폭 스테이지(230)를 포함한다.
여기서 제1 바이어스 전압(VBIAS1) ~ 제3 바이어스 전압(VBIAS3)은 외부에서 생성되어 본 발명에 따른 저전압 밴드갭 레퍼런스 회로(200)에 인가되는 전압이다.
예를 들어, 전원전압(VDD)의 전압 준위가 1.8V(Volts)라고 가정할 때, 제1 바이어스 전압(VBIAS1) ~ 제3 바이어스 전압(VBIAS3)의 전압 준위는 0.86V(Volts), 0.52V 및 1.34V로 설정하는 것이 가능하다.
도 3은 본 발명에 따른 저전압 밴드갭 레퍼런스 회로의 내부 구성의 일 실시 예이다.
도 3을 참조하면, 밴드갭 레퍼런스 메인 회로부(210)는 제1 모스 트랜지스터(M1), 제2 모스 트랜지스터(M2), 제1 바이폴라 트랜지스터(B1), 제2 바이폴라 트랜지스터(B2), 제1 저항(R1) 및 제2 저항(R2)을 포함하며, 트랜스 임피던스 증폭기(250)는 차동 증폭기의 형태로 표현하였다.
제1 모스 트랜지스터(M1)는 일 단자가 전원전압(VDD)에 연결되고 다른 일 단자는 제1 노드(N1)에 연결되며, 게이트 단자에 제1 바이어스 전압(VBIAS1)이 인가 된다. 제2 모스 트랜지스터(M2)는 일 단자가 전원전압(VDD)에 연결되고 다른 일 단자는 제2 노드(N2)에 연결되며, 게이트 단자에 제1 바이어스 전압(VBIAS1)이 인가 된다. 도 3에서 제1 노드(N1)의 전압 준위는 VN1, 제2 노드(N2)의 전압 준위는 VN2라고 정의한다.
제1 바이폴라 트랜지스터(B1)는 일 단자가 제1 노드(N1)에 연결되고 베이스 단자에는 밴드갭 레퍼런스 전압(VREF)이 인가된다. 제2 바이폴라 트랜지스터(B2)는 일 단자가 제2 노드(N2)에 연결되고 베이스 단자에는 밴드갭 레퍼런스 전압(VREF)이 인가된다.
제1 저항(R1)은 일 단자가 제1 바이폴라 트랜지스터(B1)의 다른 일 단자에 연결된다. 제2 저항(R2)은 일 단자가 제1 저항(R1)의 다른 일 단자 및 제2 바이폴라 트랜지스터(B2)의 다른 일 단자에 공통으로 연결되고 다른 일 단자는 접지 전원(GND)에 연결된다.
도 3을 참조하면, 트랜스 임피던스 증폭기(250)는 제1 바이어스 전압(VBIAS1), 제2 바이어스 전압(VBIAS2), 제3 바이어스 전압(VBIAS3)을 이용하여 제1 노드 전압(VN1) 및 제2 노드 전압(VN2)을 증폭하여 밴드갭 레퍼런스 전압(VREF)을 생성한다는 것을 알 수 있다.
도 3을 참조하면, 2개의 바이폴라 트랜지스터(B1, B2)로부터 온도 변화에 둔감한 밴드갭 레퍼런스 전압(VREF)을 생성하도록 하기 위해서는 2개의 노드 전압(VN1, VN2)의 전압 준위를 동일하게 함으로써 2개의 모스 트랜지스터(M1, M2)에 흐르는 전류가 동일하게 하는 것이 필요하며, 이를 달성하기 위하여 본 발명에서는 트랜스 임피던스 증폭기(250)를 사용할 것을 제안한다.
즉, 트랜스 임피던스 증폭기(250)는 2개의 입력전압(VN1, VN2)의 차이를 증폭하여 밴드갭 레퍼런스 전압(VREF)를 생성하는데, 밴드갭 레퍼런스 전압(VREF)이 2개의 바이폴라 트랜지스터(B1, B2)에 흐르는 전류를 제어함으로써 결국 2개의 노드전압(VN1, VN2)이 동일하게 되도록 한다.
도 2를 참조하면, 트랜스 임피던스 증폭기(250)는 바이어스 스테이지(220) 및 인터 증폭 스테이지(230)를 포함하며, 이하에서는 이들의 실제 구성에 대해 설명한다. 이하의 설명에서, 바이어스 스테이지(220) 및 인터 증폭 스테이지(230)의 실시 예의 부재 번호는 '-'를 이용하여 구분할 것이다. 예를 들면, 바이어스 스테이지(220)의 2개의 실시 예의 부재 번호는 각각 220-1 및 220-2로 표시한다.
도 4는 트랜스 임피던스 증폭기를 구성하는 바이어스 스테이지의 일 실시 예이다.
도 4를 참조하면, 바이어스 스테이지(220-1)는 제2 바이어스 전압(VBIAS2), 제3 바이어스 전압(VBIAS3), 제1 노드 전압(VN1) 및 제2 노드 전압(VN2)을 이용하여 제4 노드 전압(VN4)을 생성하며, 제3 모스 트랜지스터(M3), 제4 모스 트랜지스터(M4), 제5 모스 트랜지스터(M5), 제6 모스 트랜지스터(M6), 제7 모스 트랜지스터(M7) 및 제8 모스 트랜지스터(M8)를 포함한다.
제3 모스 트랜지스터(M3)는 일 단자가 제1 노드(N1)에 연결되고 다른 일 단자는 제4 노드(N4)에 연결되며, 게이트 단자에는 제2 바이어스 전압(VBIAS2)이 인가된다.
제4 모스 트랜지스터(M4)는 일 단자가 제2 노드(N2)에 연결되고 게이트 단자에는 제2 바이어스 전압(VBIAS2)이 인가된다.
제5 모스 트랜지스터(M5)는 일 단자가 제4 노드(N4)에 연결되고 게이트 단자는 제3 바이어스 전압(VBIAS3)이 인가된다.
제6 모스 트랜지스터(M6)는 일 단자가 제4 모스 트랜지스터(M4)의 다른 일 단자에 연결되고 게이트 단자에는 제3 바이어스 전압(VBIAS3)이 인가된다.
제7 모스 트랜지스터(M7)는 일 단자가 제5 모스 트랜지스터(M5)의 다른 일 단자에 연결되고 다른 일 단자는 접지 전원(GND)에 연결되며 게이트 단자는 제4 모스트랜지스터(M4) 및 제6 모스 트랜지스터(M6)의 공통 단자와 연결된다.
제8 모스 트랜지스터(M8)는 일 단자가 제6 모스 트랜지스터(M6)의 다른 일 단자에 연결되고 다른 일 단자는 접지 전원(GND)에 연결되고, 게이트 단자는 제7 모스 트랜지스터(M7)의 게이트 단자와 연결된다.
상기의 설명에서 제4 노드(N4)의 전압 준위는 VN4로 도시되어 있으며, 제4 노드 와 제4 노드의 전압 준위는 제1 노드(N1) 및 제2 노드(N2)에 대한 설명 논리와 동일하며, 이하의 설명에도 그대로 적용한다.
도 5는 트랜스 임피던스 증폭기를 구성하는 바이어스 스테이지의 다른 일 실시 예이다.
도 5를 참조하면, 바이어스 스테이지(220-2)는 제2 바이어스 전압(VBIAS2), 제3 바이어스 전압(VBIAS3)을 이용하여 제4 노드 전압(VN4)를 생성하며, 제3 모스 트랜지스터(M3), 제4 모스 트랜지스터(M4), 제7 모스 트랜지스터(M7) 및 제8 모스 트랜지스터(M8)를 포함한다.
제3 모스 트랜지스터(M3)는 일 단자가 제1 노드(N1)에 연결되고 다른 일 단자는 제4 노드(N4)에 연결되며, 게이트 단자에는 제2 바이어스 전압(VBIAS2)이 인가된다.
제4 모스 트랜지스터(M4)는 일 단자가 제2 노드(N2)에 연결되고 게이트 단자에는 제2 바이어스 전압(VBIAS2)이 인가된다.
제7 모스 트랜지스터(M7)는 일 단자가 제4 노드(N4)에 연결되고 다른 일 단자는 접지 전원(GND)에 연결되며 게이트 단자는 제3 바이어스 전압(VBIAS3)이 인가된다.
제8 모스 트랜지스터(M8)는 일 단자가 제4 모스 트랜지스터(M4)의 다른 일 단자에 연결되고 다른 일 단자는 접지 전원(GND)에 연결되고, 게이트 단자는 제3 바이어스 전압(VBIAS3)이 인가된다.
도 4 및 도 5에서 제4 노드(N4)에서 제4 노드 전압(VN4)을 생성한다는 것은 동일하다.
도 6은 인터 증폭 스테이지의 구체적인 일 실시 예이다.
도 6을 참조하면, 인터 증폭 스테이지(230-1)는 인가되는 제4 노드 전압(VN4)을 증폭하여 밴드갭 레퍼런스 전압(VREF)을 생성하며, 이를 위해 서로 직렬로 연결된 2개의 증폭기(INV1, INV2)를 포함한다.
제1 증폭기(INV1)는 일 단자가 전원 전압(VDD)에 연결되고 게이트 단자에 제1 바이어스 전압(VBIAS1)이 인가되는 제9 모스 트랜지스터(M9) 및 일 단자가 제9 모스 트랜지스터(M9)의 다른 일 단자와 연결되며 다른 일 단자는 접지 전원(GND)에 연결되고 게이트 단자에는 제4 노드 전압(VN4)이 인가되는 제10 모스 트랜지스터(M10)를 포함한다.
제2 증폭기(INV2)는 일 단자가 전원 전압(VDD)에 연결되고 게이트 단자에 제1 바이어스 전압(VBIAS1)이 인가되는 제11 모스 트랜지스터(M11) 및 일 단자가 제11 모스 트랜지스터(M11)의 다른 일 단자와 연결되며 다른 일 단자는 접지 전원(GND)에 연결되고 게이트 단자는 제1 증폭기(INV1)의 출력 단자인 제9 모스 트랜지스터(M9) 및 제10 모스 트랜지스터(M10)의 공통 단자와 연결되는 제12 모스 트랜지스터(M12)를 포함한다.
여기서, 밴드갭 레퍼런스 전압(VREF)은 제11 모스 트랜지스터(M11) 및 제12 모스 트랜지스터(M12)의 공통 단자로 출력된다.
도 7은 인터 증폭 스테이지의 구체적인 일 실시 예이다.
도 7을 참조하면, 인터 증폭 스테이지(230-1)는 인가되는 제4 노드 전압(VN4)을 증폭하여 밴드갭 레퍼런스 전압(VREF)을 생성하며, 이를 위해 하나의 증폭기(INV1)를 포함한다.
제1 증폭기(INV1)는 일 단자가 전원 전압(VDD)에 연결되고 다른 일 단자는 밴드갭 레퍼런스 전압(VREF)을 생성하며 게이트 단자에 제1 바이어스 전압(VBIAS1)이 인가되는 제9 모스 트랜지스터(M9) 및 일 단자가 밴드갭 레퍼런스 전압(VREF)을 생성하며 다른 일 단자는 접지 전원(GND)에 연결되고 게이트 단자에는 제4 노드 전압(VN4)이 인가되는 제10 모스 트랜지스터(M10)를 포함한다.
인터 증폭 스테이지(230)에 포함되는 2개의 증폭기(INV1, INV2)는 인버터(inverter)의 구조와 동일한데, 인버터는 일종의 증폭기라고 할 수 있다.
도 6 및 도 7에 도시된 인버터의 구조에서 제9 모스 트랜지스터(M9) 및 제11 모스 트랜지스터(M11)가 각각 부하(load)가 된다.
도 8은 본 발명에 따른 저전압 밴드갭 레퍼런스 회로의 구체적인 일 실시 예이다.
도 9는 본 발명에 따른 저전압 밴드갭 레퍼런스 회로의 구체적인 다른 일 실시 예이다.
도 8을 참조하면, 본 발명에 따른 저전압 밴드갭 레퍼런스 회로(200)는, 메인 회로부(210) 및 트랜스 임피던스 증폭기(250)를 포함하며, 트랜스 임피던스 증폭기(250)는 도 4에 도시된 바이어스 스테이지(220-1) 및 도 6에 도시된 인터 증폭 스테이지(230-1)를 포함한다.
도 9를 참조하면, 본 발명에 따른 저전압 밴드갭 레퍼런스 회로(200)는, 메인 회로부(210) 및 트랜스 임피던스 증폭기(250)를 포함하며, 트랜스 임피던스 증폭기(250)는 도 5에 도시된 바이어스 스테이지(220-2) 및 도 6에 도시된 인터 증폭 스테이지(230-1)를 포함한다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 기술자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방 가능함은 명백한 사실이다.
200: 저전압 밴드갭 레퍼런스 회로
210: 밴드갭 레퍼런스 메인 회로부
250: 트랜스 임피던스 증폭기
220: 바이어스 스테이지
230: 인터 증폭 스테이지

Claims (15)

  1. 제1 바이어스 전압 및 밴드갭 레퍼런스 전압에 응답하여 제1 노드 전압 및 제2 노드 전압을 생성하는 밴드갭 레퍼런스 메인 회로부; 및
    상기 제1 바이오스 전압, 제2 바이어스 전압, 제3 바이어스 전압을 이용하여 상기 제1 노드 전압 및 상기 제2 노드 전압의 차를 증폭하여 상기 밴드갭 레퍼런스 전압을 생성하는 트랜스 임피던스 증폭기;를
    포함하는 저전압 밴드갭 레퍼런스 회로.
  2. 제1항에서, 상기 밴드갭 레퍼런스 메인 회로부는,
    일 단자가 전원전압에 연결되고 다른 일 단자는 상기 제1 노드 전압을 생성하는 제1 노드에 연결되고 게이트 단자에는 상기 제1 바이어스 전압이 인가되는 제1 모스 트랜지스터;
    일 단자가 상기 전원전압에 연결되고 다른 일 단자는 상기 제2 노드 전압을 생성하는 제2 노드에 연결되고, 게이트 단자에는 상기 제1 바이어스 전압이 인가되는 제2 모스 트랜지스터;
    일 단자가 상기 제1 노드에 연결되고 베이스 단자에는 상기 밴드갭 레퍼런스 전압이 인가되는 제1 바이폴라 트랜지스터;
    일 단자가 상기 제2 노드에 연결되고 베이스 단자에는 상기 밴드갭 레퍼런스 전압이 인가되는 제2 바이폴라 트랜지스터;
    일 단자가 상기 제1 바이폴라 트랜지스터의 다른 일 단자에 연결되는 제1 저항; 및
    일 단자가 상기 제1 저항의 다른 일 단자 및 상기 제2 바이폴라 트랜지스터의 다른 일 단자에 공통으로 연결되고 다른 일 단자는 접지 전원에 연결되는 제2 저항;을
    포함하는 저전압 밴드갭 레퍼런스 회로.
  3. 제1항에서, 상기 트랜스 임피던스 증폭기는,
    상기 제2 바이어스 전압, 상기 제3 바이어스 전압, 상기 제1 노드 전압 및 상기 제2 노드 전압을 이용하여 제4 노드 전압을 생성하는 바이어스 스테이지; 및
    상기 제1 바이어스 전압을 이용하여 상기 제4 노드 전압을 증폭하여 상기 밴드갭 레퍼런스 전압을 생성하는 인터 증폭 스테이지;를
    포함하는 저전압 밴드갭 레퍼런스 회로.
  4. 제3항에 있어서, 상기 바이어스 스테이지는,
    일 단자가 상기 제1 노드 전압을 생성하는 제1 노드에 연결되고 다른 일 단자는 상기 제4 노드 전압을 생성하는 제4 노드에 연결되며, 게이트 단자에는 상기 제2 바이어스 전압이 인가되는 제3 모스 트랜지스터;
    일 단자가 상기 제2 노드 전압을 생성하는 제2 노드에 연결되고 게이트 단자에는 상기 제2 바이어스 전압이 인가되는 제4 모스 트랜지스터;
    일 단자가 상기 제4 노드에 연결되고 게이트 단자는 상기 제3 바이어스 전압이 인가되는 제5 모스 트랜지스터;
    일 단자가 상기 제4 모스 트랜지스터의 다른 일 단자에 연결되고 게이트 단자에는 상기 제3 바이어스 전압이 인가되는 제6 모스 트랜지스터;
    일 단자가 상기 제5 모스 트랜지스터의 다른 일 단자에 연결되고 다른 일 단자는 상기 접지 전원에 연결되며 게이트 단자는 상기 제4 모스 트랜지스터 및 상기 제6 모스 트랜지스터의 공통 단자와 연결되는 제7 모스 트랜지스터; 및
    일 단자가 상기 제6 모스 트랜지스터의 다른 일 단자에 연결되고 다른 일 단자는 상기 접지 전원에 연결되고, 게이트 단자는 상기 제7 모스 트랜지스터의 게이트 단자와 연결되는 제8 모스 트랜지스터;를
    포함하는 저전압 밴드갭 레퍼런스 회로.
  5. 제3항에 있어서, 상기 바이어스 스테이지는,
    일 단자가 상기 제1 노드 전압을 생성하는 제1 노드에 연결되고 다른 일 단자는 상기 제4 노드 전압을 생성하는 제4 노드에 연결되며, 게이트 단자에는 상기 제2 바이어스 전압이 인가되는 제3 모스 트랜지스터;
    일 단자가 상기 제2 노드 전압을 생성하는 제2 노드에 연결되고 게이트 단자에는 상기 제2 바이어스 전압이 인가되는 제4 모스 트랜지스터;
    일 단자가 상기 제4 노드에 연결되고 다른 일 단자는 상기 접지 전원에 연결되며 게이트 단자는 상기 제3 바이어스 전압이 인가 되는 제7 모스 트랜지스터; 및
    일 단자가 상기 제4 모스 트랜지스터의 다른 일 단자에 연결되고 다른 일 단자는 상기 접지 전원에 연결되고, 게이트 단자는 상기 제3 바이어스 전압이 인가되는 제8 모스 트랜지스터;를
    포함하는 저전압 밴드갭 레퍼런스 회로.
  6. 제3항에 있어서, 상기 인터 증폭 스테이지는,
    상기 제4 노드 전압을 증폭하는 제1 증폭기; 및
    상기 제1 증폭기의 출력을 증폭하여 상기 밴드갭 레퍼런스 전압을 생성하는 제2 증폭기; 를
    포함하는 저전압 밴드갭 레퍼런스 회로.
  7. 제6항에 있어서,
    상기 제1 증폭기는, 일 단자가 전원전압에 연결되고 게이트 단자에 상기 제1 바이어스 전압이 인가되는 제9 모스 트랜지스터 및 일 단자가 상기 제9 모스 트랜지스터의 다른 일 단자와 연결되며 다른 일 단자는 상기 접지 전원에 연결되고 게이트 단자에는 상기 제4 노드 전압이 인가되는 제10 모스 트랜지스터를 포함하며,
    상기 제2 증폭기는 일 단자가 상기 전원전압에 연결되고 다른 일 단자가 상기 밴드갭 레퍼런스 전압을 생성하고 게이트 단자에 상기 제1 바이어스 전압이 인가되는 제11 모스 트랜지스터 및 일 단자가 상기 밴드갭 레퍼런스 전압을 생성하고 다른 일 단자는 상기 접지 전원에 연결되고 게이트 단자는 상기 제9 모스 트랜지스터 및 상기 제10 모스 트랜지스터의 공통 단자가 연결되는 제12 모스 트랜지스터;를
    포함하는 저전압 밴드갭 레퍼런스 회로.
  8. 제3항에 있어서, 상기 인터 증폭 스테이지는,
    일 단자가 전원전압에 연결되고 다른 일 단자는 상기 밴드갭 레퍼런스 전압을 생성하는 제9 모스 트랜지스터; 및
    일 단자가 상기 밴드갭 레퍼런스 전압을 생성하고 다른 일 단자가 상기 접지 전원에 연결되고 게이트 단자에는 상기 제4 노드 전압이 인가되는 제10 모스 트랜지스터;를
    포함하는 저전압 밴드갭 레퍼런스 회로.
  9. 제1 바이어스 전압 및 밴드갭 레퍼런스 전압에 응답하여 제1 노드 전압 및 제2 노드 전압을 생성하는 밴드갭 레퍼런스 메인 회로부;
    제2 바이어스 전압, 제3 바이어스 전압, 상기 제1 노드 전압 및 상기 제2 노드 전압을 이용하여 제4 노드 전압을 생성하는 바이어스 스테이지; 및
    상기 제1 바이어스 전압을 이용하여 상기 제4 노드 전압을 증폭하여 상기 밴드갭 레퍼런스 전압을 생성하는 인터 증폭 스테이지;를
    포함하는 저전압 밴드갭 레퍼런스 회로.
  10. 제9항에 있어서, 상기 밴드갭 레퍼런스 메인 회로부는,
    일 단자가 전원전압에 연결되고 다른 일 단자는 상기 제1 노드 전압을 생성하는 제1 노드에 연결되고 게이트 단자에는 상기 제1 바이어스 전압이 인가되는 제1 모스 트랜지스터;
    일 단자가 상기 전원전압에 연결되고 다른 일 단자는 상기 제2 노드 전압을 생성하는 제2 노드에 연결되고, 게이트 단자에는 상기 제1 바이어스 전압이 인가되는 제2 모스 트랜지스터;
    일 단자가 상기 제1 노드에 연결되고 베이스 단자에는 상기 밴드갭 레퍼런스 전압이 인가되는 제1 바이폴라 트랜지스터;
    일 단자가 상기 제2 노드에 연결되고 베이스 단자에는 상기 밴드갭 레퍼런스 전압이 인가되는 제2 바이폴라 트랜지스터;
    일 단자가 상기 제1 바이폴라 트랜지스터의 다른 일 단자에 연결되는 제1 저항; 및
    일 단자가 상기 제1 저항의 다른 일 단자 및 상기 제2 바이폴라 트랜지스터의 다른 일 단자에 공통으로 연결되고 다른 일 단자는 접지 전원에 연결되는 제2 저항;을
    포함하는 저전압 밴드갭 레퍼런스 회로.
  11. 제9항에 있어서, 상기 바이어스 스테이지는,
    일 단자가 상기 제1 노드 전압을 생성하는 제1 노드에 연결되고 다른 일 단자는 상기 제4 노드 전압을 생성하는 제4 노드에 연결되며, 게이트 단자에는 상기 제2 바이어스 전압이 인가되는 제3 모스 트랜지스터;
    일 단자가 상기 제2 노드 전압을 생성하는 제2 노드에 연결되고 게이트 단자에는 상기 제2 바이어스 전압이 인가되는 제4 모스 트랜지스터;
    일 단자가 상기 제4 노드에 연결되고 게이트 단자는 상기 제3 바이어스 전압이 인가되는 제5 모스 트랜지스터;
    일 단자가 상기 제4 모스 트랜지스터의 다른 일 단자에 연결되고 게이트 단자에는 상기 제3 바이어스 전압이 인가되는 제6 모스 트랜지스터;
    일 단자가 상기 제5 모스 트랜지스터의 다른 일 단자에 연결되고 다른 일 단자는 상기 접지 전원에 연결되며 게이트 단자는 상기 제4 모스 트랜지스터 및 상기 제6 모스 트랜지스터의 공통 단자와 연결되는 제7 모스 트랜지스터; 및
    일 단자가 상기 제6 모스 트랜지스터의 다른 일 단자에 연결되고 다른 일 단자는 상기 접지 전원에 연결되고, 게이트 단자는 상기 제7 모스 트랜지스터의 게이트 단자와 연결되는 제8 모스 트랜지스터;를
    포함하는 저전압 밴드갭 레퍼런스 회로.
  12. 제9항에 있어서, 상기 바이어스 스테이지는,
    일 단자가 상기 제1 노드 전압을 생성하는 제1 노드에 연결되고 다른 일 단자는 상기 제4 노드 전압을 생성하는 제4 노드에 연결되며, 게이트 단자에는 상기 제2 바이어스 전압이 인가되는 제3 모스 트랜지스터;
    일 단자가 상기 제2 노드 전압을 생성하는 제2 노드에 연결되고 게이트 단자에는 상기 제2 바이어스 전압이 인가되는 제4 모스 트랜지스터;
    일 단자가 상기 제4 노드에 연결되고 다른 일 단자는 상기 접지 전원에 연결되며 게이트 단자는 상기 제3 바이어스 전압이 인가 되는 제7 모스 트랜지스터; 및
    일 단자가 상기 제4 모스 트랜지스터의 다른 일 단자에 연결되고 다른 일 단자는 상기 접지 전원에 연결되고, 게이트 단자는 상기 제3 바이어스 전압이 인가되는 제8 모스 트랜지스터;를
    포함하는 저전압 밴드갭 레퍼런스 회로.
  13. 제9항에 있어서, 상기 인터 증폭 스테이지는,
    상기 제4 노드 전압을 증폭하는 제1 증폭기; 및
    상기 제1 증폭기의 출력을 증폭하여 상기 밴드갭 레퍼런스 전압을 생성하는 제2 증폭기;를
    포함하는 저전압 밴드갭 레퍼런스 회로.
  14. 제13항에 있어서,
    상기 제1 증폭기는, 일 단자가 전원전압에 연결되고 게이트 단자에 상기 제1 바이어스 전압이 인가되는 제9 모스 트랜지스터 및 일 단자가 상기 제9 모스 트랜지스터의 다른 일 단자와 연결되며 다른 일 단자는 상기 접지 전원에 연결되고 게이트 단자에는 상기 제4 노드 전압이 인가되는 제10 모스 트랜지스터를 포함하며,
    상기 제2 증폭기는 일 단자가 상기 전원전압에 연결되고 다른 일 단자가 상기 밴드갭 레퍼런스 전압을 생성하고 게이트 단자에 상기 제1 바이어스 전압이 인가되는 제11 모스 트랜지스터 및 일 단자가 상기 밴드갭 레퍼런스 전압을 생성하고 다른 일 단자는 상기 접지 전원에 연결되고 게이트 단자는 상기 제9 모스 트랜지스터 및 상기 제10 모스 트랜지스터의 공통 단자가 연결되는 제12 모스 트랜지스터;를
    포함하는 저전압 밴드갭 레퍼런스 회로.
  15. 제9항에 있어서, 상기 인터 증폭 스테이지는,
    일 단자가 전원전압에 연결되고 다른 일 단자는 상기 밴드갭 레퍼런스 전압을 생성하는 제9 모스 트랜지스터; 및
    일 단자가 상기 밴드갭 레퍼런스 전압을 생성하고 다른 일 단자가 상기 접지 전원에 연결되고 게이트 단자에는 상기 제4 노드 전압이 인가되는 제10 모스 트랜지스터;를
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