CN118092559A - 低电压带隙参考电路 - Google Patents
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Abstract
本发明提议低电压带隙参考电路，不用使用中的现有的二极管连接结构，以防止受到双极晶体管的动作电压限制的影响，通过使用单独生成的多个偏置电压及利用这些电压的电流源，即使在低的供给电源电压下，也可生成带隙参考电压。上述低电压带隙参考电路包括：带隙参考主电路部，响应于第一偏置电压及带隙参考电压而生成第一节点电压及第二节点电压；以及跨阻放大器，利用上述第一偏置电压、第二偏置电压、第三偏置电压放大上述第一节点电压及上述第二节点电压的差来生成上述带隙参考电压。
Description
技术领域
本发明涉及带隙参考电路，尤其，涉及在动作电压的电平(level)低的半导体装置中可生成带隙参考电压的低电压带隙参考电路。
背景技术
半导体装置包括生成、处理及存储数据的多种电路。这种半导体装置在外部从具有多种电压电平的电源供给，或利用在电路的内部生成的电压(以下，基准电压)进行动作。生成特定电压电平的电压的基准电压生成电路包括根据半导体装置的温度改变电特性的元件，因而即使是同一半导体中实现的基准电压生成电路，根据该半导体装置的温度生成的基准电压的电平也不同。
半导体装置中实现的电路根据供给的基准电压进行动作，因此当带隙参考电压的电压电平不同时，该电路的输出值也不同，这种情况并不是电路的设计者所要的。
为了防止半导体装置中实现的电路的误动作或设计者不希望的方式的动作，保证电路的可靠度，使用生成带隙参考电压的带隙参考电路(Band Gap Reference Circuit)。
带隙参考电路为利用成为半导体装置的材料的硅的带隙(Band Gap)生成对半导体装置的温度变化迟钝的带隙参考电压的电路。带隙意味着位于半导体和绝缘体之间的价带(Valence band)和导带(Conduction band)之间的电荷状态密度成零的能量区域和其能量差，由带隙的大小决定该物质的导电性。
图1为以往的带隙参考电路的一实施例。
参照图1，以往的带隙参考电路100利用具有不同的面积的两个双极晶体管(Bi-polar transistor)Q1、Q2使与绝对温度的变化成正比的成分(PTAT，Proportional ToAbsolute Temperature)和与绝对温度的变化成反比的成分(CTAT，Complementary ToAbsolute Temperature)相互抵消，以生成对温度变化不敏感的带隙参考电压(VREF)。
本发明所属技术领域的普通技术人员熟知图1所示的带隙参考电路100的电动作特性，因而在此不进行详细说明。
用于电路的基准电压的电压电平与该电路的耗电密切相关。例如，可容易预想在5V(Volts)和接地电源GND之间进行动作的电路的耗电大于3V和接地电源之间进行动作的电路的耗电。最近，为了将半导体装置的耗电最小化，具有降低半导体装置的供给电压的电压电平的倾向。
图1中源端子与供给电源VDD相连接，栅极和漏极端子进行二极管连接(diodeconnected)而与双极晶体管Q2相连接的金属氧化物硅晶体管(Metal Oxide Silicontransistor)M4存在与供给电源的电压电平VDD和漏极端子的VD的差电压(VDD-VD)相对应地可限制双极晶体管Q2的动作电压范围的缺点。
当半导体装置的供给电源的电压电平变低时，存在有可能无法进行带隙参考电路的动作的问题。
发明内容
技术问题
本发明要解决的技术问题在于，提供低电压带隙参考电路，不用使用中的现有的二极管连接结构，以防止受到双极晶体管的动作电压限制的影响，通过使用单独生成的多个偏置电压及利用这些电压的电流源，即使在低的供给电源电压下，也可生成带隙参考电压。
本发明中所要实现的技术问题不局限于以上所提及的技术问题，本发明所属技术领域的普通技术人员可从以下的记载内容中明确地理解未提及的其他技术问题。
解决问题的方案
用于实现上述技术问题的根据本发明一方面(one aspect)的低电压带隙参考电路包括：带隙参考主电路部，响应于第一偏置电压及带隙参考电压而生成第一节点电压及第二节点电压；以及跨阻放大器，利用上述第一偏置电压、第二偏置电压、第三偏置电压放大上述第一节点电压及上述第二节点电压的差来生成上述带隙参考电压。
用于实现上述另一技术问题的根据本发明另一方面(another aspect)的低电压带隙参考电路包括：带隙参考主电路部，响应于第一偏置电压及带隙参考电压而生成第一节点电压及第二节点电压；偏置级，利用第二偏置电压、第三偏置电压、上述第一节点电压及上述第二节点电压生成第四节点电压；以及内部放大级，利用上述第一偏置电压放大上述第四节点电压来生成上述带隙参考电压。
本发明中所要实现的技术问题不局限于以上所提及的技术问题，本发明所属技术领域的普通技术人员可从以下的记载内容中明确地理解未提及的其他技术问题。
发明的效果
根据如上所述的本发明的低电压带隙参考电路不用使用中的现有的二极管连接结构，以防止受到双极晶体管的动作电压限制的影响，通过使用单独生成的多个偏置电压及利用这些电压的电流源，具有即使在低的供给电源电压下也可生成带隙参考电压的优点。
本发明中可得到的效果不局限于以上所提及的效果，本发明所属技术领域的普通技术人员可从以下的记载内容中明确地理解未提及的其他效果。
附图说明
图1为以往的带隙参考电路的一实施例。
图2为根据本发明的低电压带隙参考电路的一实施例。
图3为根据本发明的低电压带隙参考电路的内部构成的一实施例。
图4为构成跨阻放大器的偏置级的一实施例。
图5为构成跨阻放大器的偏置级的另一实施例。
图6为内部放大级的具体一实施例。
图7为内部放大级的具体一实施例。
图8为根据本发明的低电压带隙参考电路的具体一实施例。
图9为根据本发明的低电压带隙参考电路的具体另一实施例。
附图标记的说明
200：低电压带隙参考电路
210：带隙参考主电路部
250：跨阻放大器
220：偏置级
230：内部放大级
具体实施方式
为了充分理解本发明和本发明的动作上的优点及通过本发明的实施实现的目的，应参照说明本发明的例示性的实施例的附图及附图中所记载的内容。
通过参照以下附图说明本发明的优选实施例，详细说明本发明。各个图中所提出的相同的参照号表示相同的部件。
图2为根据本发明的低电压带隙参考电路的一实施例。
参照图2，根据本发明的低电压带隙参考电路200包括主电路部210及跨阻放大器250。
带隙参考主电路部210响应于第一偏置电压VBIAS1及带隙参考电压VREF而生成第一节点电压VN1及第二节点电压VN2。
跨阻放大器250包括利用第一偏置电压VBIAS1、第二偏置电压VBIAS2、第三偏置电压VBIAS3放大第一节点电压VN1及第二节点电压VN2来生成带隙参考电压VREF的偏置级220及内部放大级230。
其中，第一偏置电压VBIAS1～第三偏置电压VBIAS3为在外部生成而对根据本发明的低电压带隙参考电路200施加的电压。
例如，当假设电源电压VDD的电压电平为1.8V(Volts)时，第一偏置电压VBIAS1～第三偏置电压VBIAS3的电压电平可分别设定为0.86V(Volts)、0.52V及1.34V。
图3为根据本发明的低电压带隙参考电路的内部构成的一实施例。
参照图3，带隙参考主电路部210包括第一金属氧化物硅晶体管M1、第二金属氧化物硅晶体管M2、第一双极晶体管B1、第二双极晶体管B2、第一电阻R1及第二电阻R2，跨阻放大器250以差分放大器的形态表示。
第一金属氧化物硅晶体管M1中一端子与电源电压VDD相连接，另一端子与第一节点N1相连接，对栅极端子施加第一偏置电压VBIAS1。第二金属氧化物硅晶体管M2中一端子与电源电压VDD相连接，另一端子与第二节点N2相连接，对栅极端子施加第一偏置电压VBIAS1。图3中第一节点N1的电压电平被定义为VN1，第二节点N2的电压电平被定义为VN2。
第一双极晶体管B1中一端子与第一节点N1相连接，对基极端子施加带隙参考电压VREF。第二双极晶体管B2中一端子与第二节点N2相连接，对基极端子施加带隙参考电压VREF。
第一电阻R1中一端子与第一双极晶体管B1的另一端子相连接。第二电阻R2中一端子与第一电阻R1的另一端子及第二双极晶体管B2的另一端子共同相连接，另一端子与接地电源GND相连接。
参照图3，可知跨阻放大器250利用第一偏置电压VBIAS1、第二偏置电压VBIAS2、第三偏置电压VBIAS3放大第一节点电压VN1及第二节点电压VN2来生成带隙参考电压VREF。
参照图3，为了从两个双极晶体管B1、B2生成对温度变化迟钝的带隙参考电压VREF，需要通过使两个节点电压VN1、VN2的电压电平相同，使两个金属氧化物硅晶体管M1、M2中流动的电流相同，为了将其实现，本发明中提议使用跨阻放大器250。
即，跨阻放大器250放大两个输入电压VN1、VN2的差异来生成带隙参考电压VREF，带隙参考电压VREF控制两个双极晶体管B1、B2中流动的电流，以使最终两个节点电压VN1、VN2相同。
参照图2，跨阻放大器250包括偏置级220及内部放大级230，以下说明它们的实际结构。在以下的说明中，偏置级220及内部放大级230的实施例的部件号利用“-”区分。例如，偏置级220的两个实施例的部件号分别由220-1及220-2表示。
图4为构成跨阻放大器的偏置级的一实施例。
参照图4，偏置级220-1利用第二偏置电压VBIAS2、第三偏置电压VBIAS3、第一节点电压VN1及第二节点电压VN2生成第四节点电压VN4，包括第三金属氧化物硅晶体管M3、第四金属氧化物硅晶体管M4、第五金属氧化物硅晶体管M5、第六金属氧化物硅晶体管M6、第七金属氧化物硅晶体管M7及第八金属氧化物硅晶体管M8。
第三金属氧化物硅晶体管M3中一端子与第一节点N1相连接，另一端子与第四节点N4相连接，对栅极端子施加第二偏置电压VBIAS2。
第四金属氧化物硅晶体管M4中一端子与第二节点N2相连接，对栅极端子施加第二偏置电压VBIAS2。
第五金属氧化物硅晶体管M5中一端子与第四节点N4相连接，对栅极端子施加第三偏置电压VBIAS3。
第六金属氧化物硅晶体管M6中一端子与第四金属氧化物硅晶体管M4的另一端子相连接，对栅极端子施加第三偏置电压VBIAS3。
第七金属氧化物硅晶体管M7中一端子与第五金属氧化物硅晶体管M5的另一端子相连接，另一端子与接地电源GND相连接，栅极端子与第四金属氧化物硅晶体管M4及第六金属氧化物硅晶体管M6的共同端子相连接。
第八金属氧化物硅晶体管M8中一端子与第六金属氧化物硅晶体管M6的另一端子相连接，另一端子与接地电源GND相连接，栅极端子与第七金属氧化物硅晶体管M7的栅极端子相连接。
在上述的说明中第四节点N4的电压电平由VN4表示，第四节点和第四节点的电压电平与对第一节点N1及第二节点N2的说明逻辑相同，保持不变地适用于以下的说明中。
图5为构成跨阻放大器的偏置级的另一实施例。
参照图5，偏置级220-2利用第二偏置电压VBIAS2、第三偏置电压VBIAS3生成第四节点电压VN4，包括第三金属氧化物硅晶体管M3、第四金属氧化物硅晶体管M4、第七金属氧化物硅晶体管M7及第八金属氧化物硅晶体管M8。
第三金属氧化物硅晶体管M3中一端子与第一节点N1相连接，另一端子与第四节点N4相连接，对栅极端子施加第二偏置电压VBIAS2。
第四金属氧化物硅晶体管M4中一端子与第二节点N2相连接，对栅极端子施加第二偏置电压VBIAS2。
第七金属氧化物硅晶体管M7中一端子与第四节点N4相连接，另一端子与接地电源GND相连接，对栅极端子施加第三偏置电压VBIAS3。
第八金属氧化物硅晶体管M8中一端子与第四金属氧化物硅晶体管M4的另一端子相连接，另一端子与接地电源GND相连接，对栅极端子施加第三偏置电压VBIAS3。
其中，第三金属氧化物硅晶体管M8及第四金属氧化物硅晶体管M4为P型金属氧化物硅晶体管，第五金属氧化物硅晶体管M5至上述第八金属氧化物硅晶体管M8为N型金属氧化物硅晶体管，也同样适用于以下的说明中。
图4及图5中相同的是在第四节点N4生成第四节点电压VN4。
图6为内部放大级的具体一实施例。
参照图6，内部放大级230-1放大施加的第四节点电压VN4来生成带隙参考电压VREF，为此包括相互以串联方式连接的两个放大器INV1、INV2。
第一放大器INV1包括：第九金属氧化物硅晶体管M9，一端子与电源电压VDD相连接，对栅极端子施加第一偏置电压VBIAS1；以及第十金属氧化物硅晶体管M10，一端子与第九金属氧化物硅晶体管M9的另一端子相连接，另一端子与接地电源GND相连接，对栅极端子施加第四节点电压VN4。
第二放大器INV2包括：第十一金属氧化物硅晶体管M11，一端子与电源电压VDD相连接，对栅极端子施加第一偏置电压VBIAS1；第九金属氧化物硅晶体管M9，一端子与第十一金属氧化物硅晶体管M11的另一端子相连接，另一端子与接地电源GND相连接，栅极端子为第一放大器INV1的输出端子；以及第十二金属氧化物硅晶体管M12，与第十金属氧化物硅晶体管M10的共同端子相连接。
其中，带隙参考电压VREF以第十一金属氧化物硅晶体管M11及第十二金属氧化物硅晶体管M12的共同端子输出。
图7为内部放大级的具体一实施例。
参照图7，内部放大级230-1放大施加的第四节点电压VN4来生成带隙参考电压VREF，为此包括一个放大器INV1。
第一放大器INV1包括：第九金属氧化物硅晶体管M9，一端子与电源电压VDD相连接，另一端子生成带隙参考电压VREF，对栅极端子施加第一偏置电压VBIAS1；以及第十金属氧化物硅晶体管M10，一端子生成带隙参考电压VREF，另一端子与接地电源GND相连接，对栅极端子施加第四节点电压VN4。
包括在内部放大级230的两个放大器INV1、INV2与逆变器(inverter)的结构相同，逆变器的电特性中之一可以为输入信号的放大。
图6及图7所示的逆变器的结构中第九金属氧化物硅晶体管M9及第十一金属氧化物硅晶体管M11分别成为负载(load)。
图8为根据本发明的低电压带隙参考电路的具体一实施例。
图9为根据本发明的低电压带隙参考电路的具体另一实施例。
参照图8，根据本发明的低电压带隙参考电路200包括主电路部210及跨阻放大器250，跨阻放大器250包括图4所示的偏置级220-1及图6所示的内部放大级230-1。
参照图9，根据本发明的低电压带隙参考电路200包括主电路部210及跨阻放大器250，跨阻放大器250包括图5所示的偏置级220-2及图6所示的内部放大级230-1。
以上，与附图一同描述本发明的技术思想，但其用于例示性地说明本发明的优选实施例，而不限定本发明。并且，明确的是，只要是本发明所属技术领域的普通技术人员，就可在不脱离本发明的技术思想的范畴的范围内进行多种变形及模仿。
Claims (10)
1.一种低电压带隙参考电路，其特征在于，包括：
带隙参考主电路部(210)，响应于第一偏置电压(VBIAS1)及带隙参考电压(VREF)而生成第一节点电压(VN1)及第二节点电压(VN2)；以及
跨阻放大器(250)，利用上述第一偏置电压(VBIAS1)、第二偏置电压(VBIAS2)、第三偏置电压(VBIAS3)放大上述第一节点电压(VN1)及上述第二节点电压(VN2)的差来生成上述带隙参考电压(VREF)。
2.根据权利要求1所述的低电压带隙参考电路，其特征在于，上述带隙参考主电路部(210)包括：
第一金属氧化物硅晶体管(M1)，一端子与电源电压(VDD)相连接，另一端子与生成上述第一节点电压的第一节点(N1)相连接，对栅极端子施加上述第一偏置电压；
第二金属氧化物硅晶体管(M2)，一端子与上述电源电压相连接，另一端子与生成上述第二节点电压的第二节点相连接，对栅极端子施加上述第一偏置电压；
第一双极晶体管(B1)，一端子与上述第一节点相连接，对基极端子施加上述带隙参考电压；
第二双极晶体管(B2)，一端子与上述第二节点相连接，另一端子与接地电源相连接，对基极端子施加上述带隙参考电压；
第一电阻(R1)，一端子与上述第一双极晶体管的另一端子相连接，另一端子与接地电源相连接；以及
第二电阻(R2)，上述第二电阻(R2)中一端子与上述第一电阻的另一端子及上述第二双极晶体管的另一端子共同相连接，另一端子与接地电源相连接。
3.根据权利要求1所述的低电压带隙参考电路，其特征在于，上述跨阻放大器(250)包括：
偏置级(220)，利用上述第二偏置电压、上述第三偏置电压、上述第一节点电压及上述第二节点电压生成第四节点电压；以及
内部放大级(230)，利用上述第一偏置电压放大上述第四节点电压来生成上述带隙参考电压。
4.根据权利要求3所述的低电压带隙参考电路，其特征在于，上述偏置级(220)包括：
第三金属氧化物硅晶体管(M3)，一端子与生成上述第一节点电压的第一节点相连接，另一端子与生成上述第四节点电压的第四节点相连接，对栅极端子施加上述第二偏置电压；
第四金属氧化物硅晶体管(M4)，一端子与生成上述第二节点电压的第二节点相连接，对栅极端子施加上述第二偏置电压；
第五金属氧化物硅晶体管(M5)，一端子与上述第四节点相连接，对栅极端子施加上述第三偏置电压；
第六金属氧化物硅晶体管(M6)，一端子与上述第四金属氧化物硅晶体管的另一端子相连接，对栅极端子施加上述第三偏置电压；
第七金属氧化物硅晶体管(M7)，一端子与上述第五金属氧化物硅晶体管的另一端子相连接，另一端子与上述接地电源相连接，栅极端子与上述第四金属氧化物硅晶体管及上述第六金属氧化物硅晶体管的共同端子相连接；以及
第八金属氧化物硅晶体管(M8)，一端子与上述第六金属氧化物硅晶体管的另一端子相连接，另一端子与上述接地电源相连接，栅极端子与上述第七金属氧化物硅晶体管的栅极端子相连接。
5.根据权利要求3所述的低电压带隙参考电路，其特征在于，上述偏置级(220)包括：
第三金属氧化物硅晶体管(M3)，一端子与生成上述第一节点电压的第一节点相连接，另一端子与生成上述第四节点电压的第四节点相连接，对栅极端子施加上述第二偏置电压；
第四金属氧化物硅晶体管(M4)，一端子与生成上述第二节点电压的第二节点相连接，对栅极端子施加上述第二偏置电压；
第七金属氧化物硅晶体管(M7)，一端子与上述第四节点相连接，另一端子与上述接地电源相连接，对栅极端子施加上述第三偏置电压；以及
第八金属氧化物硅晶体管(M8)，一端子与上述第四金属氧化物硅晶体管的另一端子相连接，另一端子与上述接地电源相连接，对栅极端子施加上述第三偏置电压。
6.根据权利要求4所述的低电压带隙参考电路，其特征在于，上述内部放大级(230-1)包括：
第一放大器(INV1)，放大上述第四节点电压；以及
第二放大器(INV2)，放大上述第一放大器的输出来生成上述带隙参考电压，
上述第一放大器包括：
第九金属氧化物硅晶体管(M9)，一端子与电源电压相连接，对栅极端子施加上述第一偏置电压；以及
第十金属氧化物硅晶体管(M10)，一端子与上述第九金属氧化物硅晶体管的另一端子相连接，另一端子与上述接地电源相连接，对栅极端子施加上述第四节点电压，
上述第二放大器包括：
第十一金属氧化物硅晶体管(M11)，一端子与上述电源电压相连接，另一端子生成上述带隙参考电压，对栅极端子施加上述第一偏置电压；以及
第十二金属氧化物硅晶体管(M12)，一端子生成上述带隙参考电压，另一端子与上述接地电源相连接，栅极端子与上述第九金属氧化物硅晶体管及上述第十金属氧化物硅晶体管的共同端子相连接。
7.根据权利要求3所述的低电压带隙参考电路，其特征在于，上述内部放大级(230-2)包括：
第九金属氧化物硅晶体管(M9)，一端子与电源电压相连接，另一端子生成上述带隙参考电压；以及
第十金属氧化物硅晶体管(M10)，一端子生成上述带隙参考电压，另一端子与上述接地电源相连接，对栅极端子施加上述第四节点电压。
8.一种低电压带隙参考电路，其特征在于，包括：
带隙参考主电路部(210)，响应于第一偏置电压及带隙参考电压而生成第一节点电压及第二节点电压；
偏置级(220)，利用第二偏置电压、第三偏置电压、上述第一节点电压及上述第二节点电压生成第四节点电压；以及
内部放大级(230)，利用上述第一偏置电压放大上述第四节点电压来生成上述带隙参考电压。
9.根据权利要求8所述的低电压带隙参考电路，其特征在于，上述带隙参考主电路部(210)包括：
第一金属氧化物硅晶体管(M1)，一端子与电源电压相连接，另一端子与生成上述第一节点电压的第一节点相连接，对栅极端子施加上述第一偏置电压；
第二金属氧化物硅晶体管(M2)，一端子与上述电源电压相连接，另一端子与生成上述第二节点电压的第二节点相连接，对栅极端子施加上述第一偏置电压；
第一双极晶体管(B1)，一端子与上述第一节点相连接，对基极端子施加上述带隙参考电压；
第二双极晶体管(B2)，一端子与上述第二节点相连接，另一端子与接地电压相连接，对基极端子施加上述带隙参考电压；
第一电阻(R1)，一端子与上述第一双极晶体管的另一端子相连接，另一端子与接地电压相连接；以及
第二电阻(R2)，上述第二电阻(R2)中一端子与上述第一电阻的另一端子及上述第二双极晶体管的另一端子共同相连接，另一端子与接地电源相连接。
10.根据权利要求8所述的低电压带隙参考电路，其特征在于，上述偏置级(220-1)包括：
第三金属氧化物硅晶体管(M3)，一端子与生成上述第一节点电压的第一节点相连接，另一端子与生成上述第四节点电压的第四节点相连接，对栅极端子施加上述第二偏置电压；
第四金属氧化物硅晶体管(M4)，一端子与生成上述第二节点电压的第二节点相连接，对栅极端子施加上述第二偏置电压；
第五金属氧化物硅晶体管(M5)，一端子与上述第四节点相连接，对栅极端子施加上述第三偏置电压；
第六金属氧化物硅晶体管(M6)，一端子与上述第四金属氧化物硅晶体管的另一端子相连接，对栅极端子施加上述第三偏置电压；
第七金属氧化物硅晶体管(M7)，一端子与上述第五金属氧化物硅晶体管的另一端子相连接，另一端子与上述接地电源相连接，栅极端子与上述第四金属氧化物硅晶体管及上述第六金属氧化物硅晶体管的共同端子相连接；以及
第八金属氧化物硅晶体管(M8)，一端子与上述第六金属氧化物硅晶体管的另一端子相连接，另一端子与上述接地电源相连接，栅极端子与上述第七金属氧化物硅晶体管的栅极端子相连接。
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2023
- 2023-11-27 CN CN202311594782.1A patent/CN118092559A/zh active Pending
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| PB01 | Publication | ||
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