JP2002217687A

JP2002217687A - 発振回路

Info

Publication number: JP2002217687A
Application number: JP2001011637A
Authority: JP
Inventors: Kimiyoshi Mizoe; 公義三添
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2001-01-19
Filing date: 2001-01-19
Publication date: 2002-08-02
Anticipated expiration: 2021-01-19
Also published as: JP4534358B2

Abstract

(57)【要約】【課題】本発明は、消費電流が少ない発振回路を提供
することを目的としている。【解決手段】第1と第2の基準電圧vref1、vref2と発振
回路の出力電圧Voを比較する第1、第2のコンパレータCO
MP1、COMP2があり、コンパレータCOMP1、COMP2の出力
を、ドライバ回路の第１、第２の入力にそれぞれ接続
し、ドライバ回路の出力を充放電制御回路の入力に接続
して充放電制御回路の出力、すなわち、発振回路の出力
Voに接続した出力コンデンサCoの充放電の制御をして三
角波出力をする発振回路があって、発振回路の出力Voと
第1の基準電圧Vref1を含む第1の任意電圧V1を入力とす
る第1のバイアス制御回路があり、その出力を第１のコ
ンパレータのバイアス制御のために設けたバイアス制御
電圧入力と接続し、発振回路の出力Voと第2の基準電圧V
ref2を含む第2の任意電圧V2を入力とする第2のバイアス
制御回路があり、その出力を第２のコンパレータのバイ
アス制御のために設けたバイアス制御電圧入力と接続し
たものとする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路など特
に電源装置に用いる基本周波数を発生する発振回路に関
する。

【０００２】

【従来の技術】従来の発振回路の構成を図１１に示す。
２つの基準電圧Vref1、Vref２があり、基準電圧Vref1と
発振回路出力Voを入力とするコンパレータCOMP1と基準
電圧Vref2と発振回路出力Voを入力とするコンパレータC
OMP2があり、コンパレータCOMP1の出力とコンパレータC
OMP2の出力を受けるドライバ回路があり、ドライバ回路
の出力を充放電制御回路の入力に接続し、充放電制御回
路の出力、すなわち、発振回路の出力とグランドの間に
出力コンデンサCoを接続する。

【０００３】コンパレータCOMP1の回路構成例は、図１
２あるいは図１４である。図１２は、差動入力をソース
を共通にしたPMOSトランジスタM1，M2があり、PMOSトラ
ンジスタM1のゲートを反転入力（−）、PMOSトランジス
タM2のゲートを非反転入力（＋）とし、定電流バイアス
としてソースを電源に接続しドレインをPMOSトランジス
タM1、M2のソースに接続したPMOSトランジスタM5を設け
てそのゲートはバイアス入力Vb1とし、ゲートとドレイ
ンを接続したNMOSトランジスタM3のドレインにNMOSトラ
ンジスタM4のゲートを接続してNMOSトランジスタM3、M4
のソースはグランドに接続しカレントミラー負荷にし
て、PMOSトランジスタM1のドレインとNMOSトランジスタ
M3のドレイン、PMOSトランジスタM2のドレインとNMOSト
ランジスタM4のドレインをそれぞれ接続して、MOSトラ
ンジスタM1、M2、M3、M4、M5で差動段を構成しており、
MOSトランジスタM2、M4のドレイン接続点の差動段の出
力を受けて、その入力であるゲートを共通にしたPMOSト
ランジスタM7、NMOSトランジスタM8があり、PMOSトラン
ジスタM7のソースは電源と接続し、NMOSトランジスタM8
のソースはグランドと接続し、PMOSトランジスタM7とNM
OSトランジスタM8のドレインどうしを接続しコンパレー
タの出力とした出力段を構成し、差動段と出力段でコン
パレータを構成している。

【０００４】図１４のコンパレータは、差動段は図１２
と同じであり、出力段は、NMOSトランジスタM17のゲー
トで差動段の出力を受け、そのソースはグランドと接続
し、また、定電流バイアスとしてゲートはバイアス入力
Vb1と同じにしてソースは電源と接続したPMOSトランジ
スタM18を設けて、NMOSトランジスタM17とPMOSトランジ
スタM18のドレインどうしを接続してコンパレータの出
力にした構成である。

【０００５】コンパレータCOMP2の構成例は、図１３あ
るいは図１５である。図１３は、差動入力をソースを共
通にしたNMOSトランジスタM9、M10があり、NMOSトラン
ジスタM9のゲートを反転入力（−）、NMOSトランジスタ
M10のゲートを非反転入力（＋）とし、定電流バイアス
としてソースをグランドに接続しドレインをNMOSトラン
ジスタM9、M10のソースに接続したNMOSトランジスタM13
を設けてそのゲートはバイアス入力Vb2とし、ゲートと
ドレインを接続したPMOSトランジスタM11のドレインにP
MOSトランジスタM12のゲートを接続してPMOSトランジス
タM11、M12のソースは電源に接続しカレントミラー負荷
にして、NMOSトランジスタM9のドレインとPMOSトランジ
スタM11のドレイン、NMOSトランジスタM10のドレインと
PMOSトランジスタM12のドレインをそれぞれ接続して、M
OSトランジスタM9、M10、M11、M12、M13で差動段を構成
しており、MOSトランジスタM10、M12のドレイン接続点
の差動段の出力を受けて、その入力であるゲートを共通
にしたPMOSトランジスタM15、NMOSトランジスタM16があ
り、PMOSトランジスタM15のソースは電源と接続し、NMO
SトランジスタM16のソースはグランドと接続し、PMOSト
ランジスタM15とNMOSトランジスタM16のドレインどうし
を接続しコンパレータの出力とした出力段を構成し、差
動段と出力段でコンパレータを構成している。

【０００６】図１５のコンパレータは、差動段は図１３
と同じであり、出力段は、PMOSトランジスタM20のゲー
トで差動段の出力を受け、そのソースは電源と接続し、
また、定電流バイアスとしてゲートはバイアス入力Vb2
と同じにしてソースはグランドと接続したNMOSトランジ
スタM21を設けて、PMOSトランジスタM20とNMOSトランジ
スタM21のドレインどうしを接続してコンパレータの出
力にした構成である。

【０００７】ドライバ回路の構成例は、図１６あるいは
図１７である。図１６と図１７はともにNOR素子（NOR
1、NOR2）を用いたRSフリップフロップであり、この２
つの図は出力の論理が違う。充放電制御回路の構成例
は、図１８あるいは図１９である。図１８は、ソースを
電源と接続したPMOSトランジスタM53とM54があり、PMOS
トランジスタM53のゲートとドレインとPMOSトランジス
タM54のゲートを接続してカレントミラーを構成し、PMO
SトランジスタM53のドレインとグランドの間に定電流源
を接続し、ソースをグランドと接続したNMOSトランジス
タM55とM56があり、NMOSトランジスタM55のゲートとド
レインとNMOSトランジスタM56のゲートを接続してカレ
ントミラーを構成し、NMOSトランジスタM55のドレイン
と電源の間に定電流源を接続し、充放電制御回路の入力
であるゲートを共通にしたPMOSトランジスタM57とNMOS
トランジスタM58があり、PMOSトランジスタM54のドレイ
ンとPMOSトランジスタM57のソースを接続し、NMOSトラ
ンジスタM56のドレインとNMOSトランジスタM58のソース
を接続し、PMOSトランジスタM57とNMOSトランジスタM58
のドレインどうしを接続し充放電制御回路の出力として
充放電制御回路を構成している。

【０００８】図１９は、PMOSトランジスタ、NMOSトラン
ジスタのそれぞれのカレントミラーは図１８と同じであ
り、充放電制御回路の入力であるゲートを共通にしたPM
OSトランジスタM59とNMOSトランジスタM60があり、PMOS
トランジスタM59のソースは電源と接続してドレインはP
MOSトランジスタM53、M54のゲートに接続し、NMOSトラ
ンジスタM60のソースはグランドと接続してドレインはN
MOSトランジスタM55、M56のゲートと接続し、PMOSトラ
ンジスタM54とNMOSトランジスタM56のドレインどうしを
接続して充放電制御回路の出力として充放電制御回路を
構成している。

【０００９】ここで、図１８の充放電制御回路に接続す
るドライバ回路は図１６であり、図１９の充放電制御回
路に接続するドライバ回路は図１７である。なお、バイ
アス入力Vb1、Vb2に印加する電圧を発生させるバイアス
回路例を図２０および図２１に示す。図２０は、ゲート
とドレインを接続したPMOSトランジスタM61があり、PMO
SトランジスタM61のソースは電源と接続してドレインと
グランド間に抵抗R1を接続してPMOSトランジスタM61の
ドレイン電圧をバイアス電圧Vbo1として出力するバイア
ス回路と、ゲートとドレインを接続したNMOSトランジス
タM62があり、NMOSトランジスタM62のソースはグランド
と接続してドレイン電源間に抵抗R2を接続してNMOSトラ
ンジスタM62のドレイン電圧をバイアス電圧Vbo2として
出力するバイアス回路である。それぞれの電圧Vbo1、Vb
o2は、MOSトランジスタM61、M62のゲート−ソース間電
圧と抵抗（R1あるいはR2）の両端電圧でMOSトランジス
タのドレイン電圧が決まって発生する。バイアス出力Vb
o1とバイアス入力Vb1と接続し、バイアス出力Vbo2とバ
イアス入力Vb2と接続することにより、PMOSトランジス
タM61とM5やNMOSトランジスタM62とM13でカレントミラ
ーを構成してPMOSトランジスタM5やNMOSトランジスタM1
3にバイアス電流が流れる。

【００１０】図２１は自己バイアス回路と呼ばれてい
る。ソースを電源に接続してゲートが共通なPMOSトラン
ジスタM63、M64があってPMOSトランジスタM64のドレイ
ンをゲートと接続してPMOSトランジスタM63、M64でカレ
ントミラーを構成し、ソースをグランドに接続したNMOS
トランジスタM65があり、NMOSトランジスタM65のゲート
とドレインを接続して、さらにそのゲートにNMOSトラン
ジスタM66のゲートを接続し、NMOSトランジスタM66のソ
ースとグランド間に抵抗R3を接続し、PMOSトランジスタ
M63とNMOSトランジスタM65のドレインどうしを接続し、
PMOSトランジスタM64とNMOSトランジスタM66のドレイン
どうしを接続する。PMOSトランジスタM63とM64のトラン
ジスタサイズを同一とし、NMOSトランジスタM65とM66の
サイズ比を1対nとすると、NMOSトランジスタM65のゲー
ト−ソース間電圧と、NMOSトランジスタM66のゲート−
ソース間電圧と抵抗R3の両端電圧との和が等しくなるよ
うに抵抗R3と両端電圧で決まる電流が流れ、また、PMOS
トランジスタM63とM64のドレイン電流は等しくなるの
で、PMOSトランジスタM63、M64とNMOSトランジスタM6
5、M66と抵抗R3の部分において一定バイアス電流が生じ
る。この一定バイアス電流で決まPNMOSトランジスタM64
のドレイン電圧をバイアス出力電圧Vbo3とし、ソースを
電源と接続したPMOSトランジスタM67のゲートをバイア
ス出力電圧Vbo3と接続して、PMOSトランジスタM67のド
レインと、ソースをグランドに接続してゲートとドレイ
ンと接続したNMOSトランジスタM68のドレインと接続し
て、PMOSトランジスタM67のドレインから引き出したバ
イアス電流で決まるNMOSトランジスタのドレイン電圧を
バイアス出力電圧Vbo4とする。バイアス出力Vbo3とバイ
アス入力Vb1と接続し、バイアス出力Vbo4とバイアス入
力Vb2と接続することにより、PMOSトランジスタM61とM5
やNMOSトランジスタM62とM13でカレントミラーを構成し
てPMOSトランジスタM5やNMOSトランジスタM13にバイア
ス電流が流れる。

【００１１】動作について説明する。ドライバ回路と充
放電制御回路の組み合わせは図１６と図１８を例にす
る。コンパレータCOMP1とCOMP2の組合せは、図１２と図
１４あるいは図１３と図１５である。発振回路の出力電
圧Voが基準電圧Vref1とVref2の間であるとして、コンパ
レータCOMP1の出力とコンパレータCOMP2の出力はともに
ロウレベル（グランド）である。出力コンデンサCoが充
電されているとき、ドライバ回路であるRSフリップフロ
ップ（図１６）の出力はロウレベル（グランド）であり
PMOSトランジスタM57はオンして、NMOSトランジスタは
オフしており、出力電圧Voは充放電制御回路（図１８）
から出力ソース電流Io1、すなわち、PMOSトランジスタM
54のドレイン電流がPMOSトランジスタM57のソースード
レインを経由して流れる電流に比例して上昇する。出力
電圧Voが基準電圧Vref2に到達し出力電圧Voが基準電圧V
ref2より僅かに高くなるとコンパレータCOMP2の出力は
ロウレベル（グランド）からハイレベル（電源電圧）と
なる。そして、RSフリップフロップはセットされドライ
バ回路の出力はハイレベルとなり、PMOSトランジスタM5
7はオフしNMOSトランジスタM58がオンして、出力コンデ
ンサCoの充電から充放電制御回路からの出力シンク電流
Io2、すなわち、 NMOSトランジスタM56のドレイン電流
がNMOSトランジスタM58のドレインーソースを経由して
流れる電流による放電に切り換わる。出力電圧Voは放電
電流Io2に比例して下降し、出力電圧Voが基準電圧Vref2
より低くなるのでコンパレータCOMP2の出力はロウレベ
ル（グランド）に戻る。このとき、RSフリップフロップ
の出力はハイレベル（電源電圧）のままである。さら
に、出力電圧Voが下降して基準電圧Vref1に到達する
と、コンパレータCOMP1の出力がロウレベル（グラン
ド）からハイレベル（電源電圧）となる。RSフリップフ
ロップはリセットされてその出力はハイレベル（電源電
圧）からロウレベル（グランド）となり、PMOSトランジ
スタM57はオンしNMOSトランジスタM58はオフして、出力
コンデンサCoの放電から充電に切り換わる。出力電圧Vo
は再び上昇し、基準電圧Vref1より高くなるのでコンパ
レータCOMP1の出力はハイレベル（電源電圧）からロウ
レベル（グランド）に戻る。出力電圧Voは基準電圧Vref
1とVref2の間に戻る。以上の動作を繰り返すことにより
三角波発振を得る。

【００１２】ドライバ回路と充放電制御回路の組合せが
図１７と図１９の場合を例とする。コンパレータCOMP1
とCOMP2の部分の動作は、図１６と図１８の組合せと同
じである。RSフリップフロップ（図１７）の出力がハイ
レベル（電源電圧）になるのは、コンパレータCOMP2が
ハイレベル（電源電圧）でコンパレータCOMP1がロウレ
ベル（グランド）になったときである。このとき、充放
電制御回路（図１９）は、PMOSトランジスタM59はオフ
してNMOSトランジスタM60はオンし、PMOSトランジスタM
54がオンしてNMOSトランジスタM56がオフする。そうす
ると、PMOSトランジスタがM54のドレイン電流が流れ、
充放電制御回路の出力より、充電電流Io1が流れて出力
コンデンサCoを充電する。RSフリップフロップの出力レ
ベルがロウレベル（グランド）になるのは、コンパレー
タCOMP1がハイレベル（電源電圧）でコンパレータCOMP2
がロウレベル（グランド）になったときである。このと
き、充放電制御回路は、PMOSトランジスタM59はオンし
てNMOSトランジスタM60はオフし、PMOSトランジスタM54
がオフしてNMOSトランジスタM56がオンする。そうする
と、NMOSトランジスタがM56のドレイン電流が流れ、充
放電制御回路の出力より、放電電流Io1が流れて出力コ
ンデンサCoを放電する。したがって、前記説明と同様に
出力コンデンサCoの充放電が行われて三角波発振の出力
得られる。以上の発振回路の動作の発振回路出力、コン
パレータ（COMP1、COMP2）の出力、充放電制御の信号を
図２２に図示する。この図２２の中で充放電制御信号が
２種類あるが、充放電制御信号１は図１６のRSフリップ
フロップの出力で図１８の充放電制御回路を用いたとき
の波形であり、充放電制御信号２は図１７のRSフリップ
フロップの出力で図１９の充放電制御回路を用いたとき
の波形である。

【００１３】

【発明が解決しようとする課題】発振周波数を高くした
場合コンパレータの遅延時間を短くする必要がある。例
えば、発振周波数が1MHzの場合には遅延時間を数10ns、
10MHzの場合には遅延時間を数nsにしなければならな
い。一般的に、設計上の発振周波数をf0、またその逆数
である設計上の発振周期をT0、実際の発振周波数をfp、
コンパレータの遅延時間をtdとすると、コンパレータの
遅延時間による発振周波数の誤差はつぎのようになる。

【００１４】

【数１】以上の式から発振周波数と発振周波数の誤差設定により
コンパレータの遅延時間が決まる。理想的にはコンパレ
ータの遅延時間は0sであればよいが、実際にはコンパレ
ータの遅延時間は生じ、誤差を少なくするため遅延時間
を短くする。コンパレータの遅延時間を短くするには、
MOSトランジスタのサイズを小さくしゲート−ソース間
容量などの寄生容量を小さくする方法があるが、プロセ
スによる限界があり、一般的にはコンパレータのバイア
ス電流を増やしMOSトランジスタの出力抵抗、すなわち
ドレイン−ソース間抵抗を小さくする方法が採られる。
しかし、発振周波数を高くした場合コンパレータのバイ
アス電流を、例えば、発振周波数が10MHzの場合には数1
00μAと増やさなければならず、従来方式であると発振
回路の消費電流が増えてしまうという第１の問題が生じ
る。

【００１５】発振回路の消費電流を低減する方法にとし
て出力コンデンサCoの充放電電流を少なくすることが考
えられる。充放電電流を同じ値I0にすると発振周波数f0
はつぎのようになる。

【００１６】

【数２】充放電電流を少なくすると出力コンデンサCoを小さくす
る必要がある。とくに、発振周波数が1MHzを超えると充
放電電流を増やさなければならないので、発振回路の消
費電流を小さくするために出力コンデンサCoをより小さ
くしなければならない。出力コンデンサCoの値は、充放
電制御回路の出力のMOSトランジスタであるM54、M56、M
57、M58の寄生容量の関係から、最低数pFまでしか下げ
られない。しかし、数pFまで下げたとして発振周波数を
高くしていくとMOSトランジスタの寄生容量の充放電に
よる充放電電流の誤差が生じ、発振周波数にも誤差が生
じる。したがって、従来方式にある充放電制御回路で
は、出力コンデンサCoを小さくすると出力のMOSトラン
ジスタの寄生容量によって発振周波数の誤差が生じやす
いという第２の問題がある。

【００１７】

【課題を解決するための手段】発振回路の消費電流を低
減するため、まずコンパレータの消費電流を低減する手
段として図１に本発明の基本構成を示す。これは第１の
問題を解決する手段である。第1と第2の基準電圧vref
1、vref2と発振回路の出力電圧Voを比較する第1、第2の
コンパレータCOMP1、COMP2があり、コンパレータCOMP
1、COMP2の出力を、ドライバ回路の第１、第２の入力に
それぞれ接続し、ドライバ回路の出力を充放電制御回路
の入力に接続して充放電制御回路の出力、すなわち、発
振回路の出力Voに接続した出力コンデンサCoの充放電の
制御をして三角波出力をする発振回路があって、発振回
路の出力Voと第1の基準電圧Vref1を含む第1の任意電圧V
1を入力とする第1のバイアス制御回路があり、その出力
を第１のコンパレータのバイアス制御のために設けたバ
イアス制御電圧入力と接続し、発振回路の出力Voと第2
の基準電圧Vref2を含む第2の任意電圧V2を入力とする第
2のバイアス制御回路があり、その出力を第２のコンパ
レータのバイアス制御のために設けたバイアス制御電圧
入力と接続した発振回路である。ここで、バイアス制御
回路の出力とコンパレータのバイアス制御入力は１つず
つだけとは限らない。図１では、それぞれのバイアス制
御回路に第２の出力を設けて、その第２の出力とコンパ
レータのもう一方の定電流バイアスのためのバイアス電
圧入力に接続した例を示してある。バイアス制御回路の
第２の出力とコンパレータのバイアス入力を点線で接続
してある部分である。

【００１８】つぎに、出力コンデンサCoの値を小さくし
て出力コンデンサの充放電電流を少なくし、発振回路の
消費電流を低減するとき、充放電制御回路の出力のMOS
トランジスタの寄生容量による影響を低減する手段とし
て充放電回路を図１０に示す。これは、第２の問題を解
決する手段である。発振回路の基本構成は、本発明の図
１や従来回路の図１１と同じである。本発明における充
放電制御回路は、ゲートを共通にして充放電制御回路の
入力とするPMOSトランジスタM45とのNMOSトランジスタM
46があり、PMOSトランジスタM45のドレインは第１の定
電流源と接続し、PMOSトランジスタM45のソースとPMOS
トランジスタM47のドレインと接続し、ゲートとドレイ
ンを接続したPMOSトランジスタM48のドレインと、PMOS
トランジスタM45のドレイン、PMOSトランジスタM47のゲ
ート、PMOSトランジスタM49のゲートとそれぞれ接続
し、PMOSトランジスタM47、M48、M49のソースを電源と
接続して、また、NMOSトランジスタM46のドレインは第
２の定電流源と接続し、NMOSトランジスタM46のソース
とNMOSトランジスタM50のドレインと接続し、ゲートと
ドレインを接続したNMOSトランジスタM51のドレイン
と、NMOSトランジスタM46のドレイン、NMOSトランジス
タM50のゲート、NMOSトランジスタM52のゲートとそれぞ
れ接続し、NMOSトランジスタM50、M51、M52のソースを
グランドと接続して、PMOSトランジスタM49のドレイン
とNMOSトランジスタM52のドレインを共通にして充放電
制御回路の出力とした構成にする。

【００１９】

【発明の実施の形態】本発明である図１の発振回路の動
作を説明する。コンパレータとドライバ回路、充放電制
御回路の動作は従来回路と同じである。任意電圧V1は基
準電圧Vref1より高く、任意電圧V2は基準電圧Vref2より
低く、また、任意電圧V1は任意電圧V2より低く設定した
場合、発振回路の出力Voが任意電圧V1より低いと第１の
バイアス制御回路（バイアス制御１）が動作して、その
出力が変化してコンパレータCOMP1のバイアス制御入力
の印加バイアス電圧が変化してコンパレータCOMP1のバ
イアス電流が増加し、一方のコンパレータCOMP2はバイ
アス入力の印加バイアス電圧によって最小限のバイアス
電流が流れる。そして、出力電圧Voが基準電圧Vref1に
なってコンパレータCOMP1が反転動作するとき所望の遅
延時間となるような最適なバイアス電流がタイミングよ
く流れる。発振回路の出力Voが任意電圧V2より高いと第
２のバイアス制御回路（バイアス制御２）が動作して、
その出力が変化してコンパレータCOMP2のバイアス制御
入力の印加バイアス電圧が変化してコンパレータCOMP2
のバイアス電流が増加し、一方のコンパレータCOMP1は
バイアス入力の印加バイアス電圧によって最小限のバイ
アス電流が流れる。そして、出力電圧Voが基準電圧Vref
2になってコンパレータCOMP2が反転動作するとき所望の
遅延時間となるような最適なバイアス電流がタイミング
よく流れる。このようにして、コンパレータCOMP1ある
いはコンパレータCOMP2の反転動作するほうのバイアス
電流を増加させ、反転動作しないほうのバイアス電流を
少なくすることによって発振回路の動作時の消費電流を
減らすことができる。

【００２０】つぎに本発明の発振回路における図１０の
充放電制御回路の動作について説明する。ドライバ回路
の出力がハイレベル、すなわち、充放電制御回路の入力
がハイレベルのとき、PMOSトランジスタM45はオフしてN
MOSトランジスタM46はオンする。電源に接続しているPM
OSトランジスタ側では、PMOSトランジスタM48とM49でカ
レントミラーを構成しており、グランドの接続している
NMOSトランジスタ側では、NMOSトランジスタM50、M51と
M52がカレントミラーを構成する。PMOSトランジスタM48
のサイズよりM49のサイズのほうが大きいとPMOSトラン
ジスタM49に流れるドレイン電流は第１の定電流源の値
より大きくなる。同様に、NMOSトランジスタM51のサイ
ズよりM52のサイズのほうが大きくなるように設定する
が、NMOSトランジスタM50が加わることによりNMOSトラ
ンジスタM50とM51のトータルサイズがM52のサイズより
大きくなるとNMOSトランジスタM52のドレイン電流は第
２の定電流源の値より小さくなる。PMOSトランジスタM4
9のドレイン電流がNMOSトランジスタM52のドレイン電流
より多くすると充放電制御回路の出力Voは充電電流が流
れる。ドライバ回路の出力がロウレベル、すなわち、充
放電制御回路の入力レベルがロウレベルのとき、PMOSト
ランジスタM45はオンしてNMOSトランジスタM46はオフす
る。電源に接続しているPMOSトランジスタ側では、PMOS
トランジスタM47、M48とM49でカレントミラーを構成し
ており、グランドに接続しているNMOSトランジスタ側で
は、NMOSトランジスタM51とM52でカレントミラーを構成
している。PMOSトランジスタM47とM48のトータルサイズ
をPMOSトランジスタM49のサイズより大きくするとPMOS
トランジスタM49のドレイン電流は第１の定電流源の値
より小さくなり、NMOSトランジスタM51のサイズよりM52
のサイズが大きいのでNMOSトランジスタM52のドレイン
電流は第２の定電流源の値より大きくなる。NMOSトラン
ジスタM52のドレイン電流がPMOSトランジスタM49より多
くすると充放電制御回路の出力Voは放電電流が流れる。
充放電制御回路の出力が充放電の切り換わりをすると、
PMOSトランジスタ側、NMOSトランジスタ側のカレントミ
ラーは定電流源が接続されている入力と出力のMOSトラ
ンジスタのサイズ比が変化するので、カレントミラーの
それぞれのゲート電圧の変動は僅かである。したがっ
て、ゲート−ソース間の寄生容量の充放電電流が少なく
なり、出力コンデンサCoの充放電電流に対する影響を小
さくでき、その結果、発振周波数の誤差を低減できる。

【００２１】図１の本発明の基本構成にある第１のコン
パレータCOMP１の具体的な回路構成を図２または図４に
示す。図２のコンパレータは、図１２の従来のコンパレ
ータのPMOSトランジスタM1、M2のソースに接続している
PMOSトランジスタM5と並列に、ソースを電源と接続しド
レインをPMOSトランジスタM1、M2のソースと接続してゲ
ートはバイアス制御電圧の入力Vbc1としたバイアス電流
制御のためのPMOSトランジスタM6を追加した。図４のコ
ンパレータは、図１４の従来のコンパレータに図２のコ
ンパレータと同様にバイアス電流制御のためのPMOSトラ
ンジスタM6を追加し、出力段にNMOSトランジスタM17の
ドレインと接続しているPMOSトランジスタM18と並列
に、ソースを電源と接続しドレインをNMOSトランジスタ
M17のドレインと接続してゲートはバイアス制御電圧の
入力Vbc1としたバイアス電流制御のためのPMOSトランジ
スタM19を追加する。この図２と図４は、差動入力にPMO
Sトランジスタを用いた第１のコンパレータCOMP1の例で
ある。また、第２のコンパレータCOMP2の具体的な回路
構成を図３または図５に示す。図３のコンパレータは、
図１３の従来のコンパレータのNMOSトランジスタM9、M1
0のソースに接続しているNMOSトランジスタM13と並列
に、ソースをグランドの接続しドレインをNMOSトランジ
スタM9、M10のソースと接続してゲートはバイアス制御
電圧の入力Vbc2としたバイアス電流制御のためのNMOSト
ランジスタM14を追加した。図５のコンパレータは、図
１５の従来のコンパレータに図３と同様にバイアス電流
制御のためのNMOSトランジスタM14を追加し、出力段にP
MOSトランジスタM20のドレインと接続しているNMOSトラ
ンジスタM21と並列に、ソースをグランドと接続しドレ
インをPMOSトランジスタM20のドレインと接続してゲー
トはバイアス制御電圧の入力Vbc2としたバイアス電流制
御のためのNMOSトランジスタM22を追加する。この図３
と図５は、差動入力にNMOSトランジスタを用いた第２の
コンパレータCOMP2の例である。第１のバイアス制御回
路の具体的な回路構成の一つを図６に示す。ソースを共
通にしたPMOSトランジスタM24、M25があり、PMOSトラン
ジスタM24のゲートを第１の任意電圧V1の入力とし、PMO
SトランジスタM25のゲートを発振回路の出力である三角
波の入力とし、ドレインをPMOSトランジスタM24、M25の
ソースと接続したPMOSトランジスタM23がありそのソー
スは電源と接続しゲートは第３のバイアス電圧入力Vb3
とする。PMOSトランジスタM23より一定のバイアス電流
を供給する。PMOSトランジスタM24のドレインはグラン
ドと接続し、PMOSトランジスタM25のドレインはゲート
とドレインを接続したNMOSトランジスタM26のドレイン
と接続し、さらにNMOSトランジスタM26とNMOSトランジ
スタM27のゲートどうしを接続し、NMOSとトランジスタM
26、M27はそれぞれのソースをグランドに接続してカレ
ントミラーを構成する。NMOSトランジスタM27のドレイ
ンにゲートとドレインを接続したPMOSトランジスタM28
のドレインを接続してそのソースを電源に接続する。PM
OSトランジスタM28のドレインを第１のバイアス制御回
路の第１のバイアス制御電圧出力Vbco11とする。第２の
バイアス制御回路の具体的な回路構成の一つを図７に示
す。ソースを共通にしたNMOSトランジスタM30、M31があ
り、NMOSトランジスタM30のゲートを第２の任意電圧V2
の入力とし、NMOSトランジスタM31のゲートを発振回路
の出力である三角波の入力とし、ドレインをNMOSトラン
ジスタM30、M31のソースと接続したNMOSトランジスタM2
9がありそのソースはグランドと接続しゲートは第４の
バイアス電圧入力Vb4とする。NMOSトランジスタM29より
一定のバイアス電流を供給する。NMOSトランジスタM30
のドレインは電源と接続し、NMOSトランジスタM31のド
レインはゲートとドレインを接続したPMOSトランジスタ
M32のドレインと接続し、さらにPMOSトランジスタM32と
PMOSトランジスタM33のゲートどうしを接続し、PMOSと
トランジスタM32、M33はそれぞれのソースを電源に接続
してカレントミラーを構成する。PMOSトランジスタM33
のドレインにゲートとドレインを接続したNMOSトランジ
スタM34のドレインを接続してそのソースをグランドに
接続する。NMOSトランジスタM34のドレインを第２のバ
イアス制御回路の第１のバイアス制御電圧出力Vbco21と
する。

【００２２】図１の発振回路の基本構成で、第１のコン
パレータCOMP1と第２のコンパレータCOMP2として、図２
と図３、あるいは、図４と図５の回路構成を適用し、第
１のバイアス制御回路（バイアス制御１）として図６、
第２のバイアス制御回路（バイアス制御２）として図７
の回路構成を適用し、第１のバイアス制御回路の出力Vb
co11と第１のコンパレータのバイアス制御電圧の入力Vb
c1を接続し、第２のバイアス制御回路の出力Vbco21と第
２のコンパレータのバイアス制御電圧の入力Vbc2を接続
した構成が、請求項２に対する実施の形態である。図２
０や図２１のようなバイアス回路との接続の一例は、図
２、図４の第１のコンパレータのバイアス電圧入力Vb
1、図６の第１のバイアス制御回路のバイアス電圧入力V
b3はバイアス電圧出力Vbo1と接続し、図３、図５の第２
のコンパレータのバイアス電圧入力Vb2、図７の第２の
バイアス制御回路のバイアス電圧入力Vb4は、バイアス
出力電圧Vbo2と接続する。

【００２３】この実施の形態におけるバイアス制御の動
作を説明する。任意電圧V1とV2は、基準電圧Vref1とVre
f2の間にあるとし、任意電圧V1は任意電圧V2と等しいか
任意電圧V1より任意電圧V2のほうが高いとする。発振回
路の出力電圧Voが任意電圧V1より低い場合、図６の第１
のバイアス制御回路では、PMOSトランジスタM25のゲー
ト電圧はPMOSトランジスタM24のゲート電圧より低いの
で、PMOSトランジスタM23に流れる一定バイアス電流は
全て、あるいはほとんどがPMOSトランジスタM25に流
れ、NMOSトランジスタM26とM27のカレントミラーで電流
が折り返されPMOSトランジスタM28のドレイン電流が流
れる。PMOSトランジスタM28と図２の第１のコンパレー
タのPMOSトランジスタM6、また図４の第１のコンパレー
タのPMOSトランジスタM6、M19はカレントミラーを構成
するので、PMOSトランジスタM6、M19にバイアス制御電
流が流れて第１のコンパレータのPMOSトランジスタM5、
M18の一定バイアス電流に足されてるので、第１のコン
パレータの差動段や出力段のバイアス電流が増加する。
図７の第２のバイアス制御回路では、NMOSトランジスタ
M30のゲート電圧はNMOSトランジスタM31のゲート電圧よ
り高くなるので、NMOSトランジスタM29の一定バイアス
電流はNMOSトランジスタM30に全て、あるいはほとんど
流れるので、NMOSトランジスタM31に電流は流れないか
僅かしか流れないのでNMOSトランジスタM34のドレイン
電流も流れないか僅かしか流れない。NMOSトランジスタ
M34と図３の第２のコンパレータのNMOSトランジスタM1
4、また図５の第２のコンパレータのNMOSトランジスタM
14、M22はカレントミラーを構成するので、NMOSトラン
ジスタM14、M22でのバイアス電流は流れないか僅かしか
流れない。したがって、第２のコンパレータの差動段や
出力段のバイアス電流はNMOSトランジスタM13やM21の一
定バイアス電流のみである。

【００２４】発振回路の出力電圧Voが任意電圧V2より高
い場合、図６の第１のバイアス制御回路では、PMOSトラ
ンジスタM24のゲート電圧はPMOSトランジスタM25のゲー
ト電圧より低くなるので、PMOSトランジスタM23に流れ
る一定バイアス電流はPMOSトランジスタM24に全て、あ
るいはほとんど流れるので、PMOSトランジスタM25には
電流は流れないか僅かしか流れず、PMOSトランジスタM2
8も電流が流れないか僅かしか流れない。したがって図
２の第１のコンパレータのPMOSトランジスタM6や図４の
第１のコンパレータのPMOSトランジスタM6、M19のバイ
アス電流は流れないか僅かしか流れないので、第１のコ
ンパレータは、PMOSトランジスタM5およびPMOSトランジ
スタM18の一定バイアス電流でバイアスされる。図７の
第２のバイアス制御回路では、NMOSトランジスタM30の
ゲート電圧よりNMOSトランジスタM31のゲート電圧のほ
うが高くなるので、NMOSトランジスタM29のバイアス電
流がNMOSトランジスタM31に全て、あるいはほとんど流
れるので、PMOSトランジスタM32とM33のカレントミラー
で電流が折り返され、NMOSトランジスタM34に電流が流
れ、図３の第２のコンパレータのNMOSトランジスタM14
や図５のNMOSトランジスタM14とM22のバイアス制御電流
が流れて、第２のコンパレータのNMOSトランジスタM1
3、M21の一定バイアス電流に足されてるので、第２のコ
ンパレータの差動段や出力段のバイアス電流が増加す
る。したがって、発振回路出力Voが基準電圧Vref1であ
り第１のコンパレータが反転動作するタイミングのとき
は、第１のコンパレータは増加したバイアス電流が流れ
ていて第２のコンパレータは一定バイアス電流のみ流れ
ている。発振回路出力Voが基準電圧Vref2であり第２の
コンパレータが反転動作するタイミングのときは、第１
のコンパレータは一定バイアス電流のみ流れており第２
のコンパレータは増加したバイアス電流が流れている。

【００２５】もう１つのバイアス制御の方法として、第
１のバイアス制御回路を図８に、第２のバイアス制御回
路を図９に示す。図８の第１のバイアス制御回路は、ソ
ースを共通にしたNMOSトランジスタM36、M37があり、NM
OSトランジスタM36のゲートを第１の任意電圧V1の入力
とし、NMOSトランジスタM37のゲートを発振回路の出力
である三角波の入力とし、ドレインをNMOSトランジスタ
M36、M37のソースと接続したNMOSトランジスタM35があ
りM35のソースはグランドと接続しゲートは第３のバイ
アス電圧入力Vb3とする。NMOSトランジスタM35より一定
のバイアス電流を供給する。NMOSトランジスタM36のド
レインはゲートとドレインを接続したPMOSトランジスタ
M38のドレインと接続しM38のソースを電源と接続してM3
8のドレインを第１のバイアス制御回路の第１のバイア
ス制御電圧の出力Vbc11とする。NMOSトランジスタM37の
ドレインはゲートとドレインを接続したPMOSトランジス
タM39のドレインと接続しM39のソースを電源と接続して
M39のドレインを第１のバイアス制御回路の第２のバイ
アス制御電圧Vbc12とする。図９の第２のバイアス制御
回路は、ソースを共通にしたPMOSトランジスタM41、M42
があり、PMOSトランジスタM41のゲートを第２の任意電
圧V2の入力とし、PMOSトランジスタM42のゲートを発振
回路の出力である三角波の入力とし、ドレインをPMOSト
ランジスタM41、M42のソースと接続したPMOSトランジス
タM40がありM40のソースを電源と接続しゲートは第４の
バイアス電圧入力Vb4とする。PMOSトランジスタM40より
一定のバイアス電流を供給する。PMOSトランジスタM41
のドレインはゲートとドレインを接続したNMOSトランジ
スタM43のドレインと接続しM43のソースをグランドに接
続してM43のドレインを第２のバイアス制御回路の第１
のバイアス制御電圧の出力Vbc21とする。PMOSトランジ
スタM42のドレインはゲートとドレインを接続したNMOS
トランジスタM44のドレインと接続しM44のソースをグラ
ンドに接続してM44のドレインを第２のバイアス制御回
路の第２のバイアス制御電圧の出力Vbc22とする。

【００２６】図１の発振回路の基本構成で、第１のコン
パレータCOMP1と第２のコンパレータCOMP2として、図２
と図３、あるいは、図４と図５の回路構成を適用し、第
１のバイアス制御回路（バイアス制御１）として図８、
第２のバイアス制御回路（バイアス制御２）として図９
の回路構成を適用し、第１のバイアス制御回路の第１の
出力Vbco11と第１のコンパレータのバイアス制御電圧の
入力Vbc1を接続し、第１のバイアス制御回路の第２の出
力Vbc12と第１のコンパレータのバイアス電圧入力Vb1を
接続し、第２のバイアス制御回路の第１の出力Vbco21と
第２のコンパレータのバイアス制御電圧の入力Vbc2を接
続し、第２のバイアス制御回路の第２の出力Vbco22と第
２のコンパレータのバイアス電圧入力Vb2を接続した構
成が、請求項３に対する実施の形態である。図２０や図
２１のようなバイアス回路との接続の一例は、図８の第
１のバイアス制御回路のバイアス電圧入力Vb3は、バイ
アス出力電圧Vbo2と接続し、図９の第２のバイアス制御
回路のバイアス電圧入力Vb4はバイアス電圧出力Vbo1と
接続する。

【００２７】この実施の形態におけるバイアス制御の動
作を説明する。任意電圧V1とV2は、基準電圧Vref1とVre
f2の間にあるとし、任意電圧V1は任意電圧V2と等しいか
任意電圧V1より任意電圧V2のほうが高いとする。発振回
路の出力電圧Voが任意電圧V1より低い場合、図８の第１
のバイアス制御回路では、NMOSトランジスタM36のゲー
ト電圧はNMOSトランジスタM37より高いので、NMOSトラ
ンジスタM35に流れる一定バイアス電流は全て、あるい
はほとんどがNMOSトランジスタM36に流れ、PMOSトラン
ジスタM38にも電流が流れる。PMOSトランジスタM38と図
２の第１のコンパレータのPMOSトランジスタM6、また図
４の第１のコンパレータのPMOSトランジスタM6、M19は
カレントミラーを構成するので、PMOSトランジスタM6、
M19にバイアス制御電流が流れる。一方、第１のバイア
ス制御回路のNMOSトランジスタM37の電流は流れないか
僅かしか流れないので、PMOSトランジスタM39の電流も
流れないか僅かしか流れない。PMOSトランジスタ39と図
２の第１のコンパレータのPMOSトランジスタM5、また図
４の第１のコンパレータのPMOSトランジスタM5、M18は
カレントミラーを構成するので、PMOSトランジスタM5、
M18のバイアス電流は流れないか僅かしか流れない。こ
こで、PMOSトランジスタM38に対するPMOSトランジスタM
6、M19のトランジスタサイズ比をK11a、K11bとし、PMOS
トランジスタM39に対するPMOSトランジスタM5、M18のト
ランジスタサイズ比をK12a、K12bとして、NMOSトランジ
スタM35のバイアス電流をIb3とすると、PMOSトランジス
タM5、M6、M18、M19のバイアス電流I5、I6、I18、I19は
つぎのようになる。

【００２８】

【数３】

【００２９】

【数４】

【００３０】

【数５】

【００３１】

【数６】

【００３２】

【数７】

【００３３】

【数８】

【００３４】

【数９】

【００３５】

【数１０】 I36、I37はNMOSトランジスタM36、M37に流れる電流であ
る。図９の第２のバイアス制御回路では、PMOSトランジ
スタM42のゲート電圧はPMOSトランジスタM41のゲート電
圧より低いので、PMOSトランジスタM40に流れる一定バ
イアス電流は全て、あるいはほとんどがPMOSトランジス
タM42に流れ、NMOSトランジスタM44にも電流が流れる。
NMOSトランジスタM44と図３の第２のコンパレータのNMO
SトランジスタM13、また図５の第２のコンパレータのNM
OSトランジスタM13、M21はカレントミラーを構成するの
で、NMOSトランジスタM13、M21にバイアス電流が流れ
る。一方、第２のバイアス制御回路のPMOSトランジスタ
M41の電流は流れないか僅かしか流れないので、NMOSト
ランジスタM43の電流も流れないか僅かしか流れない。N
MOSトランジスタM43と図３の第２のコンパレータのNMOS
トランジスタM14、また図５の第２のコンパレータのNMO
SトランジスタM14、M22はカレントミラーを構成するの
で、NMOSトランジスタM14、M22のバイアス制御電流は流
れないか僅かしか流れない。ここで、NMOSトランジスタ
M43に対するNMOSトランジスタM14、M22のトランジスタ
サイズ比をK21a、K21bとし、NMOSトランジスタM44に対
するNMOSトランジスタM13、M21のトランジスタサイズ比
をK22a、K22bとして、PMOSトランジスタM40のバイアス
電流をIb4とすると、NMOSトランジスタM13、M14、M21、
M22のバイアス電流I13、I14、I21、I22はつぎのように
なる。

【００３６】

【数１１】

【００３７】

【数１２】

【００３８】

【数１３】

【００３９】

【数１４】

【００４０】

【数１５】

【００４１】

【数１６】

【００４２】

【数１７】

【００４３】

【数１８】 I41、I42はNMOSトランジスタM41、M42に流れる電流であ
る。発振回路の出力Voが任意電圧V2より高い場合、図８
の第１のバイアス制御回路では、NMOSトランジスタM36
のゲート電圧よりNMOSトランジスタM37のゲート電圧が
高いので、NMOSトランジスタM35の一定バイアス電流
は、NMOSトランジスタM37に全て、あるいはほとんど流
れて、NMOSトランジスタM36に電流は流れないか僅かし
か流れない。すなわち、図２や図４の第１のコンパレー
タのPMOSトランジスタM5、M18にバイアス電流は流れ
て、PMOSトランジスタM6、M19のバイアス制御電流は流
れないか僅かしかながれない。このときのPMOSトランジ
スタM5、M6、M18、M19のバイアス電流I5、I6、I18、I19
はつぎのようになる。

【００４４】

【数１９】

【００４５】

【数２０】

【００４６】

【数２１】

【００４７】

【数２２】図９の第２のバイアス制御回路では、PMOSトランジスタ
M41のゲート電圧はPMOSトランジスタM42のゲート電圧よ
り低いので、PMOSトランジスタM40に流れる一定バイア
ス電流は全て、あるいはほとんどがPMOSトランジスタM4
1に流れ、PMOSトランジスタM42に電流は流れないか僅か
しかながれない。すなわち、図３や図５の第２のコンパ
レータのNMOSトランジスタM14、M22にバイアス制御電流
は流れて、NMOSトランジスタM13、M21のバイアス電流は
流れないか僅かしか流れない。このときのNMOSトランジ
スタM13、M14、M21、M22のバイアス電流I13、I14、I2
1、I22はつぎのようになる。

【００４８】

【数２３】

【００４９】

【数２４】

【００５０】

【数２５】

【００５１】

【数２６】第１のバイアス制御回路と第１のコンパレータでのトラ
ンジスタサイズ比を、K11a>K12a、K11b>K12bとし、第２
のバイアス制御回路と第２のコンパレータでのトランジ
スタサイズ比を、K21a>K22a、K21b>K22bと設定すると、
発振回路の出力Voが任意電圧V1以下のときに第１のコン
パレータのバイアス電流を増加することができ、第２の
コンパレータのバイアス電流より多くなる。また、発振
回路の出力Voが任意電圧V2以上のときに第２のコンパレ
ータのバイアス電流を増加することができ、第１のコン
パレータのバイアス電流より多くなる。

【００５２】したがって、発振回路出力Voが基準電圧Vr
ef1である第１のコンパレータが反転動作をするタイミ
ングのときは、第１のコンパレータのバイアス電流は第
２のコンパレータのバイアス電流より多く、発振回路出
力Voが基準電圧Vref2である第２のコンパレータが反転
動作をするタイミングのときは、第２のコンパレータの
バイアス電流は第１のコンパレータのバイアス電流より
多くなる。

【００５３】なお、発振回路全体の動作は従来と同じで
あり、発振回路動作と第１のコンパレータCOMP1と第２
のコンパレータCOMP2のバイアス電流の動作の関係を図
２２に示す。この図２２の中で充放電制御信号が２種類
あるが、充放電制御信号１は図１８の充放電制御回路を
用いた場合の波形であり、充放電制御信号２は図１９や
本発明である図１０の充放電制御回路を用いた場合の波
形である。

【００５４】図１の本発明の発振回路の基本構成や図１
１の従来の発振回路における充放電制御回路として図１
０の回路構成を適用したのが請求項４に対する実施の形
態である。この実施の形態でのドライバ回路は図１７を
適用する。第１の定電流源の電流をI1、第２の定電流源
の電流をI2、充電電流をIo1、放電電流をIo2とし、PMOS
トランジスタM48に対するPMOSトランジスタM47、M49の
トランジスタサイズ比をmp1、mp2、NMOSトランジスタM5
1に対するNMOSトランジスタM50、M52のトランジスタサ
イズ比をmn1、mn2とする。

【００５５】

【数２７】

【００５６】

【数２８】

【００５７】

【数２９】

【００５８】

【数３０】出力コンデンサCoを充電する場合、充放電制御回路の入
力はハイレベル（電源電圧）であり、PMOSトランジスタ
M45はオフしてPMOSトランジスタM48とM49でカレントミ
ラーを構成し、NMOSトランジスタM46はオンしてNMOSト
ランジスタM50、M51とM52でカレントミラーを構成して
充電電流が流れる。充電電流はつぎのようになる。

【００５９】

【数３１】

【００６０】

【数３２】

【００６１】

【数３３】 I49、I52はPMOSトランジスタM49、NMOSトランジスタM52
に流れる電流である。出力コンデンサCoを放電する場
合、充放電制御回路の入力はロウレベル（グランド）で
あり、PMOSトランジスタM45はオンしてPMOSトランジス
タM47、M48とM49でカレントミラーを構成し、NMOSトラ
ンジスタM46はオフしてNMOSトランジスタM51とM52でカ
レントミラーを構成して放電電流が流れる。放電電流は
つぎのようになる。

【００６２】

【数３４】

【００６３】

【数３５】

【００６４】

【数３６】充放電が切り換わるとき、PMOSトランジスタM49とNMOS
トランジスタM52のゲート電圧はそれぞれ変動する。PMO
SトランジスタM45がオンからオフ、またはオフからオン
したときのPMOSトランジスタM49のゲート電圧の変動電
圧をΔVpとすると、

【００６５】

【数３７】となる。Vsat48はPMOSトランジスタM48の最小飽和電圧
である。また、NMOSトランジスタM46がオンからオフ、
またはオフからオンしたときのNMOSトランジスタM50の
ゲート電圧の変動電圧をΔVnとすると、

【００６６】

【数３８】となる。Vsat51はNMOSトランジスタM51の最小飽和電圧
である。よって、それぞれのゲート電圧の変動はMOSト
ランジスタの最小飽和電圧に近いため0.2V程度であり、
図１８や図１９の従来の充放電制御回路では出力に接続
しているMOSトランジスタ（M54、M56、M57、M58）のゲ
ート電圧の変動はMOSのスレッショルド電圧の0.7〜1V程
度であることと比べて小さくなっている。したがって、
出力に接続しているPMOSトランジスタM49とNMOSトラン
ジスタM52のゲート−ソース間の寄生容量がゲートの変
動によって充放電する電流が少なくなって、出力コンデ
ンサCoの充放電電流に影響をほとんど及ぼさない。ま
た、コンデンサCoの充放電電流の誤差が小さくなれば、
発振周波数の誤差も小さくなる。

【００６７】

【発明の効果】本発明は、コンパレータの反転動作時に
コンパレータのバイアス電流を増加させるので、消費電
流を低減した発振回路を実現でき、特に発振周波数が高
くなるとコンパレータの遅延時間を短くするようにコン
パレータに多くのバイアス電流を流す必要があるため、
高い発振周波数の場合に効果がある。また、出力コンデ
ンサCoの充放電電流に対する充放電制御回路の出力MOS
トランジスタの寄生容量の影響を小さくできるため、出
力コンデンサCoを小さくでき、また、充放電電流を低減
でき、発振回路の低消費電流化が実現する。この場合も
高い発振周波数のときに効果がある。したがって、低消
費電流化と高い発振周波数出力を両立した発振回路が実
現できる。

【図面の簡単な説明】

【図１】本発明の基本的な構成を示した発振回路の構成
図

【図２】図１の発振回路図にある第１のコンパレータの
具体的な構成例１を示す回路図

【図３】図１の発振回路にある第２のコンパレータの具
体的な構成例１を示す回路図

【図４】図１の発振回路にある第１のコンパレータの具
体的な構成例２を示す回路図

【図５】図１の発振回路にある第２のコンパレータの具
体的な構成例２を示す回路図

【図６】図１の発振回路にある第１のバイアス制御回路
の１つ目の具体的な構成を示す回路図

【図７】図１の発振回路にある第２のバイアス制御回路
の１つ目の具体的な構成を示す回路図

【図８】図１の発振回路にある第１のバイアス制御回路
の２つ目の具体的な構成を示す回路図

【図９】図１の発振回路にある第２のバイアス制御回路
の２つ目の具体的な構成を示す回路図

【図１０】本発明である発振回路にある充放電制御回路
図

【図１１】従来の発振回路の構成図

【図１２】図１１の発振回路にある第１のコンパレータ
の具体的な回路構成例１を示す回路図

【図１３】図１１の発振回路にある第２のコンパレータ
の具体的な回路構成例１を示す回路図

【図１４】図１１の発振回路にある第１のコンパレータ
の具体的な回路構成例２を示す回路図

【図１５】図１１の発振回路にある第２のコンパレータ
の具体的な回路構成例２を示す回路図

【図１６】発振回路にあるドライバ回路の具体的な構成
例１を示す回路図

【図１７】発振回路にあるドライバ回路の具体的な構成
例２を示す回路図

【図１８】発振回路にある充放電制御回路の従来の具体
的な構成例１を示す回路図

【図１９】発振回路にある充放電制御回路の従来の具体
的な構成例２を示す回路図

【図２０】バイアス回路の構成例１を示す回路図

【図２１】バイアス回路の構成例２を示す回路図

【図２２】発振回路の各入出力のタイミング図

【符号の説明】

1 第１の基準電圧Vref1， 2 第２の基準電圧Vref2， 3，3a 第１のコンパレータCOMP1 4，4a 第２のコンパレータCOMP2 5 ドライバ回路 6 充放電制御回路 7 出力コンデンサCo 8 第１のバイアス制御電圧入力端子Vbc1 9 第１のバイアス電圧入力端子Vb1 10 第２のバイアス制御電圧入力端子Vbc2 11 第２のバイアス電圧入力端子Vb2 12 第１のドライバ入力端子 13 第２のドライバ入力端子 14 ドライバ出力端子 15 充放電制御入力端子 16 充放電制御出力端子または発振回路出力端子Vo 17 第１の任意電圧 18 第２の任意電圧， 19 第１のバイアス制御回路 20 第２のバイアス制御回路 21 第１の任意電圧入力端子 22 発振回路出力のバイアス制御１の入力端子 23 第１のバイアス制御電圧の第１の出力端子Vbco11， 24 第１のバイアス制御電圧の第２の出力端子Vbco12， 25 第３のバイアス電圧入力端子Vb3 26 第２の任意電圧入力端子 27 発振回路出力のバイアス制御２の入力端子 28 第２のバイアス制御電圧の第１の出力端子Vbco21， 29 第２のバイアス制御電圧の第２の出力端子Vbco22， 30 第４のバイアス電圧入力端子Vb4 31 コンパレータ反転入力（−） 32 コンパレータ非反転入力（＋） 33 コンパレータ出力，34・・・電源（VDD） 35 第１の定電流源 36 第２の定電流源， 37 第１のバイアス電圧出力Vbo1 38 第２のバイアス電圧出力Vbo2 M1〜M68 MOSトランジスタ

Claims

【特許請求の範囲】

【請求項１】第1と第2の基準電圧と発振回路の出力電圧
を比較する第1、第2のコンパレータと、前記第1、第2コ
ンパレータのそれぞれの出力を接続したドライバ回路
と、前記ドライバ回路の出力を接続する充放電制御回路
と、充放電制御回路に接続する出力コンデンサとを有
し、前記充放電制御回路により出力コンデンサの充放電
の制御をして三角波出力をする発振回路において、前記
第1のコンパレータに発振回路の出力と前記第1の基準電
圧を含む第1の任意電圧を入力として前記第1のコンパレ
ータのバイアスを制御する第1のバイアス制御回路を接
続し、前記第2のコンパレータに発振回路の出力と前記
第2の基準電圧を含む第2の任意電圧を入力として前記第
2のコンパレータのバイアスを制御する第2のバイアス制
御回路を接続し、発振回路の出力電圧が第1の任意電圧
に対して第１の基準電圧側にあり第1のコンパレータの
出力が少なくとも反転開始から終了までに第1のコンパ
レータのバイアスが増大し、発振回路の出力電圧が第2
の任意電圧に対して第２の基準電圧側にあり第2のコン
パレータの出力が少なくとも反転開始から終了までに第
2のコンパレータのバイアスが増大することを特徴とす
る発振回路。
【請求項２】第１の基準電圧は第２の基準電圧より低
く、第１のコンパレータは差動入力がソースを共通にし
た第１と第２のPMOSトランジスタであり、一方のPMOSト
ランジスタのゲートを第１の基準電圧と接続しもう一方
のPMOSトランジスタのゲートを発振回路の出力と接続
し、第１、第２のPMOSトランジスタのソースにバイアス
電流を供給する第３のPMOSトランジスタのドレインを接
続し、第３のPMOSトランジスタのソースには電源を接続
し、第３のPMOSトランジスタのゲートを第１のバイアス
電圧の入力としてあり、第２のコンパレータは差動入力
がソースを共通にした第１と第２のNMOSトランジスタで
あり、一方のNMOSトランジスタのゲートを第２の基準電
圧と接続しもう一方のNMOSトランジスタのゲートを発振
回路の出力と接続し、第１、第２のNMOSトランジスタの
ソースにバイアス電流を供給する第３のNMOSトランジス
タのドレインを接続し、第３のNMOSトランジスタのソー
スをグランドに接続し、第３のNMOSトランジスタのゲー
トを第２のバイアス電圧の入力としている構成におい
て、第１のコンパレータの差動入力の第１、第２のPMOS
トランジスタのソースに第４のPMOSトランジスタのドレ
インを接続し、第４のPMOSトランジスタのソースを電源
に接続し、第４のPMOSトランジスタのゲートを第１のバ
イアス制御電圧の入力とし第１のバイアス制御回路の出
力と接続し、第２のコンパレータの差動入力の第１、第
２のNMOSトランジスタのソースに第４のNMOSトランジス
タのドレインを接続し、第４のNMOSトランジスタのソー
スをグランドに接続し、第４のNMOSトランジスタのゲー
トを第２のバイアス制御電圧の入力とし第２のバイアス
制御回路の出力と接続し、また、第１のバイアス制御回
路は、ソースを共通にした第５、第６のPMOSトランジス
タがあり、第５のPMOSトランジスタのゲートを第１の任
意電圧に接続し、第６のPMOSトランジスタのゲートを発
振回路の出力に接続し、第５、第６のPMOSトランジスタ
のソースに一定電流を供給する第７のPMOSトランジスタ
のドレインを接続し、第７のPMOSトランジスタのソース
を電源に接続し、第７のPMOSトランジスタのゲートを第
３のバイアス電圧の入力とし、第５のPMOSトランジスタ
のドレインはグランドと接続し、第６のPMOSトランジス
タのドレインは、ゲートとドレインを接続した第５のNM
OSトランジスタのドレインと第６のNMOSトランジスタの
ゲートに接続し、第５、第６のNMOSトランジスタのソー
スはグランドに接続し、第６のNMOSトランジスタのドレ
インは、ゲートとドレインを接続した第８のPMOSトラン
ジスタのドレインと接続し、第８のPMOSトランジスタの
ソースは電源に接続し、第８のPMOSトランジスタのドレ
インをバイアス制御回路の出力として構成し、第２のバ
イアス制御回路は、ソースを共通にした第７、第８のNM
OSトランジスタがあり、第７のNMOSトランジスタのゲー
トを第２の任意電圧に接続し、第８のNMOSトランジスタ
のゲートを発振回路の出力に接続し、第７、第８のNMOS
トランジスタのソースに一定電流を供給する第９のNMOS
トランジスタのドレインを接続し、第９のNMOSトランジ
スタのソースをグランドに接続し、第９のNMOSトランジ
スタのゲートを第４のバイアス電圧の入力とし、第７の
ドレインは電源と接続し、第８のNMOSトランジスタのド
レインは、ゲートとドレインを接続した第９のPMOSトラ
ンジスタのドレインと第１０のPMOSトランジスタのゲー
トに接続し、第９、第１０のPMOSトランジスタのソース
は電源に接続し、第１０のPMOSトランジスタのドレイン
は、ゲートとドレインを接続した第１０のNMOSトランジ
スタのドレインと接続し、第１０のNMOSトランジスタの
ソースをグランドに接続し、第１０のNMOSトランジスタ
のドレインをバイアス制御回路の出力とすることを特徴
とする請求項１記載の発振回路。
【請求項３】第１の基準電圧は第２の基準電圧より低
く、第１のコンパレータは差動入力がソースを共通にし
た第１と第２のPMOSトランジスタであり、一方のPMOSト
ランジスタのゲートを第１の基準電圧と接続しもう一方
のPMOSトランジスタのゲートを発振回路の出力と接続
し、第１、第２のPMOSトランジスタのソースにバイアス
電流を供給する第３のPMOSトランジスタのドレインを接
続し、第３のPMOSトランジスタのソースには電源を接続
し、第３のPMOSトランジスタのゲートを第１のバイアス
電圧の入力としてあり、第２のコンパレータは差動入力
がソースを共通にした第１と第２のNMOSトランジスタで
あり、一方のNMOSトランジスタのゲートを第２の基準電
圧と接続しもう一方のNMOSトランジスタのゲートを発振
回路の出力と接続し、第１、第２のNMOSトランジスタの
ソースにバイアス電流を供給する第３のNMOSトランジス
タのドレインを接続し、第３のNMOSトランジスタのソー
スをグランドに接続し、第３のNMOSトランジスタのゲー
トを第２のバイアス電圧の入力としている構成におい
て、第１のコンパレータの差動入力の第１、第２のPMOS
トランジスタのソースに第４のPMOSトランジスタのドレ
インを接続し、第４のPMOSトランジスタのソースを電源
に接続し、第４のPMOSトランジスタのゲートを第１のバ
イアス制御電圧の入力とし第１のバイアス制御回路の第
１の出力と接続し、前記第１のバイアス電圧の入力と第
１のバイアス制御回路の第２の出力と接続して、第２の
コンパレータの差動入力の第１、第２のNMOSトランジス
タのソースに第４のNMOSトランジスタのドレインを接続
し、第４のNMOSトランジスタのソースをグランドに接続
し、第４のNMOSトランジスタのゲートを第２のバイアス
制御電圧の入力とし第２のバイアス制御回路の第１の出
力と接続し、前記第２のバイアス電圧の入力と第２のバ
イアス制御回路の第２の出力と接続して、また、第１の
バイアス制御回路は、ソースを共通にした第１１、第１
２のNMOSトランジスタがあり、第１１のNMOSトランジス
タのゲートを第１の任意電圧に接続し、第１２のNMOSト
ランジスタのゲートを発振回路の出力に接続し、第１
１、第１２のソースに一定電流を供給する第１３のNMOS
トランジスタのドレインを接続し、第１３のNMOSトラン
ジスタのソースをグランドに接続し、第１３のNMOSトラ
ンジスタのゲートを第５のバイアス電圧の入力とし、第
１１のNMOSトランジスタのドレインと、ゲートとドレイ
ンを接続した第１１のPMOSトランジスタのドレインと接
続しバイアス制御回路の第１の出力とし、第１２のNMOS
トランジスタのドレインと、ゲートとドレインを接続し
た第１２のPMOSトランジスタのドレインと接続しバイア
ス制御回路の第２の出力とし、第１１、第１２のPMOSト
ランジスタのソースを電源に接続した構成であり、第２
のバイアス制御回路は、ソースを共通にした第１３、第
１４のPMOSトランジスタがあり、第１３のゲートを第２
の任意電圧に接続し、第１４のPMOSトランジスタのゲー
トを発振回路の出力に接続し、第１３、第１４のソース
に一定電流を供給する第１５のPMOSトランジスタのドレ
インを接続し、第１５のPMOSトランジスタのソースを電
源と接続し、第１５のPMOSトランジスタのゲートを第６
のバイアス電圧の入力とし、第１３のPMOSトランジスタ
のドレインと、ゲートとドレインを接続した第１４のNM
OSトランジスタのドレインと接続しバイアス制御回路の
第１の出力とし、第１４のNMOSトランジスタのドレイン
と、ゲートとドレインを接続した第１５のNMOSトランジ
スタのドレインと接続しバイアス制御回路の第２の出力
とし、第１４、第１５のNMOSトランジスタのソースをグ
ランドに接続した構成であることを特徴とする請求項１
記載の発振回路。
【請求項４】第1と第2の基準電圧と発振回路の出力電圧
を比較する第1、第2のコンパレータと、前記第1、第2コ
ンパレータのそれぞれの出力を接続したドライバ回路
と、前記ドライバ回路の出力を接続する充放電制御回路
と、充放電制御回路に接続する出力コンデンサとを有
し、前記充放電制御回路により出力コンデンサの充放電
の制御をして三角波出力をする発振回路において、充放
電制御回路は、ゲートを共通にして充放電制御回路の入
力とする第１６のPMOSトランジスタと第１６のNMOSトラ
ンジスタがあり、第１６のPMOSトランジスタのドレイン
は第１の定電流源と接続し、第１６のPMOSトランジスタ
のソースと第１７のPMOSトランジスタのドレインと接続
し、ゲートとドレインを接続した第１８のPMOSトランジ
スタのドレインと、第１６のPMOSトランジスタのドレイ
ン、第１７のPMOSトランジスタのゲート、第１９のPMOS
トランジスタのゲートとそれぞれ接続し、第１７、第１
８、第１９のPMOSトランジスタのソースを電源と接続し
て、また、第１６のNMOSトランジスタのドレインは第２
の定電流源と接続し、第１６のNMOSトランジスタのソー
スと第１７のNMOSトランジスタのドレインと接続し、ゲ
ートとドレインを接続した第１８のNMOSトランジスタの
ドレインと、第１６のNMOSトランジスタのドレイン、第
１７のNMOSトランジスタのゲート、第１９のNMOSトラン
ジスタのゲートとそれぞれ接続し、第１７、第１８、第
１９のNMOSトランジスタのソースをグランドと接続し
て、第１９のPMOSトランジスタのドレインと第１９のNM
OSトランジスタのドレインを共通にして充放電制御回路
の出力とした構成であることを特徴とする発振回路。