JPH09191243A

JPH09191243A - 信号伝送回路、信号受信回路及び送受信回路、信号伝送方法、信号受信方法及び信号送受信方法、並びに半導体集積回路及びその制御方法

Info

Publication number: JPH09191243A
Application number: JP8267492A
Authority: JP
Inventors: Hiroyuki Yamauchi; 寛行山内
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-11-08
Filing date: 1996-10-08
Publication date: 1997-07-22
Anticipated expiration: 2016-10-08
Also published as: JP3456849B2

Abstract

(57)【要約】【課題】伝送されるクロック信号が小振幅であって
も、スタティックに連動して動作するレシーバー回路を
提供する。【解決手段】電源電位を基準とする微小振幅電圧の第
１の差動クロック信号UCLK,UXCLKと、接地電位を基準と
する微小振幅電圧の第２の差動クロック信号LCLK,LXCLK
とが伝送される。信号受信回路としてのインバータ回路
72を構成するCMOS型インバータ回路のPMOS型トランジス
タP1は、そのゲート電極及びソース電極で前記第１の差
動クロック信号を受け、NMOS型トランジスタN1は、その
ゲート電極及びソース電極で前記第２の差動クロック信
号を受ける。従って、両トランジスタP1,N1 は、差動ク
ロック信号の電位変化時には、ゲート電極及びソース電
極の各電位が相互に逆方向に遷移して、確実にカットオ
フする。よって、差動クロック信号が微小振幅である
分、低消費電流化が可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号に同
期して動作する半導体集積回路、例えばマイクロプロセ
ッサー又はシグナルプロセッサ等の大規模集積回路の改
良に関し、詳しくは、そのクロック信号等の信号のドラ
イブを低消費電力で行う回路及び方法に関する。

【０００２】

【従来の技術】従来、半導体集積回路におけるクロック
信号の伝送技術では、そのクロック信号の振幅は、クロ
ック信号を受けるレシーバー回路がスタティックに動作
する、即ち、クロック信号の電位変化に依存して出力を
変化させる必要性から、電源の電位と接地電位との電位
差である電源電圧レベルのフル振幅であった。

【０００３】また、大規模なチップにおいては、同期信
号であるクロック信号がそのチップの端から端までどの
部分でも同一タイミングで変化するように、配線遅延
（Ｒ・Ｃ遅延）によるクロック・スキュウーを最小にす
るため、以下の対策がなされていた。

【０００４】１）クロック信号配線抵抗の影響が少なく
なるように、信号配線幅を広げる。２）サイズの大きなドライバーをチップの各所に分散配
置する。

【０００５】

【発明が解決しようとする課題】しかしながら、前記従
来のものでは、クロック信号の振幅電圧が電源電圧レベ
ルのフル振幅であるため、クロック信号のドライブに要
する消費電力が多くなる欠点があった。

【０００６】しかも、前記対策１）のように信号配線幅
を広げる場合には、配線抵抗は削減できるものの、配線
容量が大きくなるため、サイズの大きなドライバーが必
要となり、従って、前記対策１）及び対策２）の双方
で、そのドライバーを駆動する電力が増大するため、ク
ロック信号のドライブに要する消費電力がより一層多く
なる欠点がある。

【０００７】本発明は前記欠点に着目したものであり、
その目的は、クロック信号のドライブに要する消費電力
を低減することにある。

【０００８】前記目的の達成のためには、クロック信号
の振幅電圧を微小電圧に設定すればよいが、この場合に
は、従来構成のレシーバー回路ではスタティックに動作
できなくなる。

【０００９】本発明は、微小振幅電圧のクロック信号を
伝送する場合であっても、その微小振幅のクロック信号
の電位変化にスタティックに連動して動作できるレシー
バー回路を提供すると共に、このレシーバー回路に適し
たクロック信号のドライバー回路を提供し、更には、こ
のレシーバー回路のクロック信号の受信構成を採用した
半導体集積回路、及びその制御方法を提供する。

【００１０】このため、本発明では、その要点を概述す
ると、クロック信号を差動で伝送し、その差動信号をト
ランジスタのゲート電極及びソース電極で受ければ、そ
の差動クロック信号の電位変化時には、前記トランジス
タのゲート電位及びソース電位が相互に逆方向に遷移し
て、差動クロック信号の電位差の倍の電位差でトランジ
スタを動作させることができるので、スタティックな動
作を確保できる点を利用する。

【００１１】

【課題を解決するための手段】以上の目的を達成するた
め、請求項１記載の発明の信号伝送回路は、信号を信号
受信回路に伝送する信号伝送回路において、前記信号
を、電位の遷移方向が相反する方向である２つの信号よ
り成る差動信号で表現し、且つ前記差動信号のうち一方
の電位を前記信号受信回路の電源の電位とする差動信号
生成部と、前記差動信号生成部により生成された差動信
号が差動伝送される配線対とを備えたことを特徴とす
る。

【００１２】請求項２記載の発明の信号受信回路は、ト
ランジスタにより構成される信号受信回路であって、前
記信号受信回路は、電位の遷移方向が相反する方向であ
る２つの信号より成る差動信号を受信すると共に、この
差動信号の変化に同期して前記トランジスタにおけるソ
ース電極、ゲート電極及び基板電極の少なくとも２つ以
上の電極の電位が変化することを特徴とする。

【００１３】請求項３記載の発明の信号送受信回路は、
伝送する信号を、電位の遷移方向が相反する方向である
２つの信号より成る差動信号で表現し、且つ前記差動信
号のうち一方の電位を信号受信回路の電源の電位とする
差動信号生成部と、前記差動信号生成部により生成され
た差動信号が差動伝送される配線対と、トランジスタに
より構成される信号受信回路とを備え、前記信号受信回
路は、前記配線対に伝送された差動信号を受信すると共
に、この差動信号の変化に同期して前記トランジスタに
おけるソース電極、ゲート電極及び基板電極の少なくと
も２つ以上の電極の電位が変化することを特徴とする。

【００１４】請求項４記載の発明は、前記請求項２又は
３記載の信号受信回路又は信号送受信回路において、差
動信号の一方が電位上昇すると共に前記差動信号の他方
が電位下降する際には、前記トランジスタがＯＮし、一
方、差動信号の他方が電位上昇すると共に前記差動信号
の他方が電位下降する際には、前記トランジスタがＯＦ
Ｆすることを特徴とする。

【００１５】請求項５記載の発明は、前記請求項１又は
３記載の信号伝送回路又は信号送受信回路において、伝
送する信号はクロック信号であることを特徴とする。

【００１６】請求項６記載の発明は、前記請求項１又は
３記載の信号伝送回路又は信号送受信回路において、差
動信号生成部は、第１の振幅電圧を有する信号を入力
し、この信号を、前記第１の振幅電圧よりも小さい第２
の振幅電圧の差動信号に変換することを特徴とする。

【００１７】請求項７記載の発明は、前記請求項６記載
の信号伝送回路又は信号送受信回路において、差動信号
生成部は、前記第１の振幅電圧を有する信号を反転する
インバータと、前記信号及び前記インバータからの反転
信号を受け、且つ１対を構成する２個の出力端子に接続
される第１及び第２のプッシュプル回路とを備え、前記
第１のプッシュプル回路は、所定電位の第１の電源端子
に接続されると共に、前記信号が“Ｈ”レベルの時に前
記出力端子の一方を前記第１の電源端子に接続し、前記
インバータからの反転信号が“Ｈ”レベルの時に前記出
力端子の他方を前記第１の電源端子に接続し、前記第２
のプッシュプル回路は、前記所定電位とは前記第２の振
幅電圧分異なる他の電位の第２の電源端子に接続される
と共に、前記信号が“Ｈ”レベルの時に前記出力端子の
他方を前記第２の電源端子に接続し、前記インバータか
らの反転信号が“Ｈ”レベルの時に前記出力端子の一方
を前記第２の電源端子に接続することを特徴とする。

【００１８】請求項８記載の発明は、前記請求項２又は
３記載の信号受信回路又は信号送受信回路において、前
記信号受信回路は、２個のインバータ回路をフリップフ
ロップ接続して成るフリップフロップ回路を備え、前記
受信した差動信号の変化に同期して、前記フリップフロ
ップ回路を構成する２個のインバータ回路間の１つのト
ランジスタ対におけるソース電極対、ゲート電極対及び
基板電極対の少なくとも２つ以上の電極対の電位が変化
することを特徴とする。

【００１９】請求項９記載の発明は、前記請求項８記載
の信号受信回路又は信号送受信回路において、前記差動
信号は、２本の信号線より成る差動信号配線対を介して
受信され、前記フリップフロップ回路は、各々がＮＭＯ
Ｓ型トランジスタ及びＰＭＯＳ型トランジスタを備える
第１及び第２のＣＭＯＳ型インバータ回路をフリップフ
ロップ接続して成り、前記第１及び第２のＣＭＯＳ型イ
ンバータ回路の相互間で、ＮＭＯＳ型トランジスタ対の
ソース電極対には、各々独立に前記差動信号配線対が接
続されることを特徴とする。

【００２０】請求項１０記載の発明は、前記請求項９記
載の信号受信回路又は信号送受信回路において、第１の
ＣＭＯＳ型インバータ回路において、ＮＭＯＳ型トラン
ジスタ及びＰＭＯＳ型トランジスタの各ドレイン電極は
共通に接続され、前記ＮＭＯＳ型トランジスタのソース
電極は差動信号配線対の一方と接続され、前記ＰＭＯＳ
型トランジスタのソース電極は第１のスイッチ回路を介
して信号受信回路の電源に接続され、前記第１のスイッ
チ回路は、そのゲート電極に前記差動信号配線対の他方
が接続されて電流駆動能力が制御され、第２のＣＭＯＳ
型インバータ回路において、ＮＭＯＳ型トランジスタ及
びＰＭＯＳ型トランジスタの各ドレイン電極は共通に接
続され、前記ＮＭＯＳ型トランジスタのソース電極は前
記差動信号配線対の他方と接続され、前記ＰＭＯＳ型ト
ランジスタのソース電極は第２のスイッチ回路を介して
前記信号受信回路の電源に接続され、前記第２のスイッ
チ回路は、そのゲート電極に前記差動信号配線対の一方
が接続されて電流駆動能力が制御されることを特徴とす
る。

【００２１】請求項１１記載の発明は、前記請求項９記
載の信号受信回路又は信号送受信回路において、前記第
１のＣＭＯＳ型インバータ回路において、何れかのトラ
ンジスタのソース電極は差動信号配線対の一方に接続さ
れ、前記トランジスタのゲート電極は容量を介して前記
差動信号配線対の他方に接続され、前記第２のＣＭＯＳ
型インバータ回路において、何れかのトランジスタのソ
ース電極は前記差動信号配線対の他方に接続され、前記
トランジスタのゲート電極は他の容量を介して前記差動
信号配線対の一方に接続されることを特徴とする。

【００２２】請求項１２記載の発明は、前記請求項９記
載の信号受信回路又は信号送受信回路において、各々が
トランジスタで構成される第１及び第２のスイッチ回路
より成るスイッチ対を有し、前記第１のスイッチ回路
は、前記差動信号配線対の一方と接地線との間に配置さ
れ、そのゲート電極が前記第２のＣＭＯＳ型インバータ
回路のＰＭＯＳ型トランジスタのソース電極に接続さ
れ、前記第２のスイッチ回路は、前記差動信号配線対の
他方と接地線との間に配置され、そのゲート電極が前記
第１のＣＭＯＳ型インバータ回路のＰＭＯＳ型トランジ
スタのソース電極に接続されることを特徴とする。

【００２３】請求項１３記載の発明は、前記請求項９記
載の信号受信回路又は信号送受信回路において、別途、
ＮＭＯＳ型トランジスタ対を有し、前記ＮＭＯＳ型トラ
ンジスタ対は、そのソース電極対が接地線に共通接続さ
れ、そのゲート電極対とドレイン電極対とがクロスカッ
プル接続され、前記ゲート電極対及びドレイン電極対が
前記差動信号配線対に各々接続されることを特徴とす
る。

【００２４】請求項１４記載の発明は、前記請求項２又
は３記載の信号受信回路又は信号送受信回路において、
フリップフロップ回路は、第１及び第２のＮＭＯＳ型イ
ンバータ回路をフリップフロップ接続して構成され、前
記各ＮＭＯＳ型インバータ回路は、ＮＭＯＳ型の負荷ト
ランジスタ及び他のＮＭＯＳ型トランジスタを有し、前
記各ＮＭＯＳ型インバータ回路の負荷トランジスタは、
そのゲート電極とドレイン電極とを接続したダイオード
接続部を有し、前記第１及び第２のＮＭＯＳ型インバー
タ回路相互間で、他のＮＭＯＳ型トランジスタ対のソー
ス電極対は差動信号配線対に接続されることを特徴とす
る。

【００２５】請求項１５記載の発明は、前記請求項１４
記載の信号受信回路又は信号送受信回路において、第１
のＮＭＯＳ型インバータ回路において、ＮＭＯＳ型の負
荷トランジスタのソース電極と他のＮＭＯＳ型トランジ
スタのドレイン電極とが接続され、前記他のＮＭＯＳ型
トランジスタのソース電極は差動信号配線対の一方と接
続され、前記負荷トランジスタのダイオード接続部は第
１のスイッチ回路を介して信号受信回路の電源に接続さ
れ、前記第１のスイッチ回路は、そのゲート電極に前記
差動信号配線対の他方が接続されて電流駆動能力が制御
され、第２のＮＭＯＳ型インバータ回路において、ＮＭ
ＯＳ型の負荷トランジスタのソース電極と他のＮＭＯＳ
型トランジスタのドレイン電極とが接続され、前記他の
ＮＭＯＳ型トランジスタのソース電極は前記差動信号配
線対の他方と接続され、前記負荷トランジスタのダイオ
ード接続部は第２のスイッチ回路を介して前記信号受信
回路の電源に接続され、前記第２のスイッチ回路は、そ
のゲート電極に前記差動信号配線対の一方が接続されて
電流駆動能力が制御されることを特徴とする。

【００２６】請求項１６記載の発明の信号伝送方法は、
伝送すべき信号を、電位の遷移方向が相反する方向であ
る２つの信号より成り且つその両信号のうち一方の電位
が信号受信回路の電源の電位である差動信号として、伝
送することを特徴とする。

【００２７】請求項１７記載の発明は、前記請求項１６
記載の信号伝送方法において、前記差動信号は、前記信
号受信回路の電源の電位と接地電位との電位差よりも小
さい微小振幅電圧の差動信号であることを特徴とする。

【００２８】請求項１８記載の発明は、前記請求項１６
記載の信号伝送方法において、伝送すべき信号はクロッ
ク信号であることを特徴とする。

【００２９】請求項１９記載の発明は、前記請求項１６
記載の信号伝送方法において、第１の振幅電圧を有する
信号を入力し、前記入力した信号を、前記第１の振幅電
圧よりも小さく且つ信号受信回路の電源の電位を基準と
する第２の振幅電圧の差動信号に変換し、この差動信号
を伝送することを特徴とする。

【００３０】請求項２０記載の発明の信号受信方法は、
電位の遷移方向が相反する方向である２つの信号より成
る差動信号を、トランジスタのソース電極、ゲート電極
及び基板電極のうち何れか２つの電極で受けることを特
徴とする。

【００３１】請求項２１記載の発明は、前記請求項２０
記載の信号受信方法において、前記差動信号の変化に同
期して、フリップフロップ回路を構成する２個のインバ
ータ回路相互間のトランジスタ対のソース電極対、ゲー
ト電極対及び基板電極対のうち２つ以上の電極の電位を
変化させて、前記差動信号を受信することを特徴とす
る。

【００３２】請求項２２記載の発明の信号送受信方法
は、伝送すべき信号を、電位の遷移方向が相反する方向
である２つの信号より成り且つその両信号のうち一方の
電位が信号受信回路の電源の電位である差動信号とし
て、伝送し、前記伝送された差動信号を、トランジスタ
のソース電極、ゲート電極及び基板電極のうち何れか２
つの電極で受けることを特徴とする。

【００３３】請求項２３記載の発明の信号伝送回路は、
信号を信号受信回路に伝送する信号伝送回路において、
前記信号を、電位の遷移方向が相反する方向である２つ
の信号より成る差動信号で表現し、且つ前記差動信号の
うち一方の電位を前記信号受信回路の電源の電位とする
第１の差動信号生成部と、前記信号を、前記差動信号で
表現し、且つこの差動信号のうち一方の電位を接地電位
とする第２の差動信号生成部と、前記第１及び第２の差
動信号生成部により生成された両差動信号が差動伝送さ
れる２つの配線対とを備えたことを特徴とする。

【００３４】請求項２４記載の発明は、前記請求項２３
記載の信号伝送回路において、前記第１及び第２の差動
信号生成部は、第１の振幅電圧を有する信号を入力し、
前記第１の差動信号生成部は、前記第１の振幅電圧より
も小さい第２の振幅電圧の差動信号を生成し、前記第２
の差動信号生成部は、前記第１の振幅電圧よりも小さい
第３の振幅電圧の差動信号を生成することを特徴とす
る。

【００３５】請求項２５記載の発明は、前記請求項２４
記載の信号伝送回路において、前記第１の差動信号生成
部は、ＰＭＯＳ型トランジスタを含み且つ前記第２の振
幅電圧に等しい電位差の２つの電源に接続されるプッシ
ュプル回路を備え、前記第２の差動信号生成部は、ＮＭ
ＯＳ型トランジスタを含み且つ前記第３の振幅電圧に等
しい電位差の２つの電源に接続されるプッシュプル回路
を備えることを特徴とする。

【００３６】請求項２６記載の発明は、前記請求項２３
記載の信号伝送回路において、第１及び第２の差動信号
生成部は、電源と接地線との間に直列に接続され、前記
第１の差動信号生成部と第２の差動信号生成部との間に
は、抵抗が配置されることを特徴とする。

【００３７】請求項２７記載の発明は、前記請求項２３
記載の信号伝送回路において、第１及び第２の差動信号
生成部は、電源と接地線との間に直列に接続され、前記
第１の差動信号生成部と第２の差動信号生成部との間に
は、前記第１又は第２の差動信号生成部と同一構成の第
３の差動信号生成部が配置され、前記第３の差動信号生
成部には、差動信号が伝送される配線の浮遊容量よりも
小さな容量が接続されることを特徴とする。

【００３８】請求項２８記載の発明の信号受信回路は、
信号受信回路の所定電源及び接地電源のうち前記所定電
源の電位近傍の電圧を基準とする小振幅電圧の第１の差
動信号と、前記接地電源の電位近傍の電圧を基準とする
小振幅電圧の第２の差動信号とを唯一の入力とし、前記
第１及び第２の差動信号の電気的変化にスタティックに
連動して、前記第１及び第２の差動信号の振幅電圧より
も大きい第３の振幅電圧を発生することを特徴とする。

【００３９】請求項２９記載の発明は、前記請求項２８
記載の信号受信回路において、信号受信回路は、フリッ
プフロップ回路を備え、前記フリップフロップ回路は、
第１及び第２のＣＭＯＳ型インバータ回路をフリップフ
ロップ接続して成り、前記第１及び第２のＣＭＯＳ型イ
ンバータ回路は、各々、ドレイン電極同志を共通に接続
したＮＭＯＳ型及びＰＭＯＳ型の両トランジスタより構
成され、前記第１及び第２のＣＭＯＳ型インバータ回路
のＮＭＯＳ型トランジスタのソース電極対には、第１及
び第２の差動信号のうち何れか一方が入力され、前記第
１及び第２のＣＭＯＳ型インバータ回路のＰＭＯＳ型ト
ランジスタのソース電極対には、第１及び第２の差動信
号のうち残る他方が入力されることを特徴とする。

【００４０】請求項３０記載の発明は、前記請求項２９
記載の信号受信回路において、第１及び第２のＣＭＯＳ
型インバータ回路のＮＭＯＳ型トランジスタのソース電
極対には、第２の差動信号が入力され、前記第１及び第
２のＣＭＯＳ型インバータ回路のＰＭＯＳ型トランジス
タのソース電極対には、第１の差動信号が入力されるこ
とを特徴とする。

【００４１】請求項３１記載の発明は、前記請求項２９
記載の信号受信回路において、第１及び第２の差動信号
は各々第１及び第２の差動信号配線対を介して入力さ
れ、第１及び第２のＣＭＯＳ型インバータ回路相互間の
各トランジスタ対は、そのゲート電極対が各々容量を介
して第１及び第２の差動信号配線対のうち一方に接続さ
れ、前記各トランジスタ対のゲート電極対と前記差動信
号配線対との接続関係は、各々、前記容量を介したクロ
スカップル接続であることを特徴とする。

【００４２】請求項３２記載の発明は、前記請求項２８
記載の信号受信回路において、信号受信回路は、フリッ
プフロップ回路より成り、前記フリップフロップ回路
は、第１及び第２のＮＭＯＳ型インバータ回路をフリッ
プフロップ接続して成り、前記第１及び第２のＮＭＯＳ
型インバータ回路は、各々、ＮＭＯＳ型の負荷トランジ
スタ及び他のＮＭＯＳ型トランジスタから成り、前記各
負荷トランジスタは、そのゲート電極とドレイン電極と
を共通接続したダイオード接続部を有し、前記各他のＮ
ＭＯＳ型トランジスタは、そのドレイン電極が自己のイ
ンバータ回路の負荷トランジスタのソース電極に接続さ
れ、前記第１及び第２のＮＭＯＳ型インバータ回路相互
間の他のＮＭＯＳ型トランジスタ対のソース電極対に
は、第２の差動信号が入力され、前記第１及び第２のＮ
ＭＯＳ型インバータ回路相互間の負荷トランジスタ対の
ドレイン電極対には、第１の差動信号が入力されること
を特徴とする。

【００４３】請求項３３記載の発明は、前記請求項１４
又は２９記載の信号受信回路において、フリップフロッ
プ回路を構成するインバータ回路相互間において、ソー
ス電極対が差動信号配線対に接続されたトランジスタ対
は、その基板電極対が前記差動信号配線対にクロスカッ
プル接続されることを特徴とする。

【００４４】請求項３４記載の発明は、前記請求項１４
又は２９記載の信号受信回路において、フリップフロッ
プ回路は、複数個のトランジスタが表面に形成されたチ
ップの前記表面に形成され、前記フリップフロップ回路
を構成するインバータ回路の負荷トランジスタは、その
しきい値電圧が、前記フリップフロップ回路を構成する
他のトランジスタ及び前記チップ表面に形成された他の
複数個のトランジスタのしきい値電圧よりも小さい電圧
値に設定されることを特徴とする。

【００４５】請求項３５記載の発明は、前記請求項２９
記載の信号受信回路において、信号受信回路は、第１及
び第２のフリップフロップ回路と、４組のインバータ回
路を有する補助受信回路とを備え、前記第１及び第２の
フリップフロップ回路は、各々、２個のダイオード負荷
型のインバータ回路をフリップフロップ接続して成ると
共に、その相補の出力電位の一方が電源電位又は接地電
位であり、他方が本来の接地電位又は電源電位に達せ
ず、前記補助受信回路は、前記第１及び第２のフリップ
フロップ回路から各々相補の出力を受け、この４個の出
力に基いて電源電位及び接地電位の相補出力を出力する
ことを特徴とする。

【００４６】請求項３６記載の発明は、前記請求項３５
記載の信号受信回路において、前記第１のフリップフロ
ップ回路は、第１及び第２のＮＭＯＳ型インバータ回路
をフリップフロップ接続して成り、前記第１及び第２の
ＮＭＯＳ型インバータ回路は、各々、ＮＭＯＳ型の負荷
トランジスタと、他のＮＭＯＳ型トランジスタとから成
り、前記負荷トランジスタは、そのゲート電極とドレイ
ン電極とを共通接続したダイオード接続部を有し、前記
他のＮＭＯＳ型トランジスタは、そのドレイン電極が前
記負荷トランジスタのソース電極に接続され、前記第１
及び第２のＮＭＯＳ型インバータ回路相互間において、
他のＮＭＯＳ型トランジスタ対のソース電極対には第２
の差動信号が入力される一方、負荷トランジスタ対のド
レイン電極対には第１の差動信号が入力され、前記第２
のフリップフロップ回路は、第１及び第２のＰＭＯＳ型
インバータ回路をフリップフロップ接続して成り、前記
第１及び第２のＰＭＯＳ型インバータ回路は、各々、Ｐ
ＭＯＳ型の負荷トランジスタと、他のＰＭＯＳ型トラン
ジスタとから成り、前記負荷トランジスタは、そのゲー
ト電極とドレイン電極とを共通接続したダイオード接続
部を有し、前記他のＰＭＯＳ型トランジスタは、そのド
レイン電極が前記負荷トランジスタのソース電極に接続
され、前記第１及び第２のＰＭＯＳ型インバータ回路相
互間において、他のＰＭＯＳ型トランジスタ対のソース
電極対には前記第１の差動信号が入力される一方、負荷
トランジスタ対のドレイン電極対には前記第２の差動信
号が入力されることを特徴とする。

【００４７】請求項３７記載の発明は、前記請求項３５
又は３６記載の信号受信回路において、前記補助受信回
路における前記４組のインバータ回路は、４組のＣＭＯ
Ｓ型インバータ回路であり、前記２組のＣＭＯＳ型イン
バータ回路は、その各出力が共通接続されると共に、各
々、前記第１の差動信号の一方及び前記第２の差動信号
の一方を電源及び接地電源とし、且つ前記第１のフリッ
プフロップ回路の相補出力の一方及び前記第２のフリッ
プフロップ回路の相補出力の一方が入力され、他の２組
のＣＭＯＳ型インバータ回路は、その各出力が共通接続
されると共に、各々、前記第１の差動信号の他方及び前
記第２の差動信号の他方を電源及び接地電源とし、且つ
前記第１のフリップフロップ回路の相補出力の他方及び
前記第２のフリップフロップ回路の相補出力の他方が入
力されることを特徴とする。

【００４８】請求項３８記載の発明は、前記請求項３５
又は３６記載の信号受信回路において、前記補助受信回
路における前記４組のインバータ回路は、ＮＭＯＳ型イ
ンバータ回路及びＰＭＯＳ型インバータ回路より成る１
組と、他のＮＭＯＳ型インバータ回路及び他のＰＭＯＳ
型インバータ回路より成る他の１組であり、前記１組の
ＮＭＯＳ型及びＰＭＯＳ型の両インバータ回路は、相互
に直列接続された直列回路に構成され、その直列接続点
を出力端子とし、且つ前記第１及び第２の差動信号の一
方を前記直列回路の電源及び接地電源とし、更に各々、
第１及び第２のフリップフロップ回路の出力の一方がゲ
ート電極に入力され、前記他の１組のＮＭＯＳ型及びＰ
ＭＯＳ型の両インバータ回路は、相互に直列接続された
直列回路に構成され、その直列接続点を他の出力端子と
し、且つ前記第１及び第２の差動信号の他方を前記直列
回路の電源及び接地電源とし、更に各々、第１及び第２
のフリップフロップ回路の出力の他方がゲート電極に入
力されることを特徴としている。

【００４９】請求項３９記載の発明は、前記請求項１６
記載の信号伝送方法において、第１の振幅電圧を有する
信号を入力し、前記入力した信号を、前記第１の振幅電
圧よりも小さく且つ信号受信回路の電源の電位近傍を基
準とする第２の振幅電圧の差動信号に変換すると共に、
前記入力した信号を、前記第１の振幅電圧よりも小さく
且つ接地電位近傍を基準とする第３の振幅電圧の差動信
号に変換し、前記第２及び第３の振幅電圧の両差動信号
を伝送することを特徴とする。

【００５０】請求項４０記載の発明の信号受信方法は、
信号受信回路の所定電源及び接地電源のうち前記所定電
源の電位近傍の電圧を基準とする小振幅電圧の第１の差
動信号と、前記接地電源の電位近傍の電圧を基準とする
小振幅電圧の第２の差動信号とを唯一の入力とし、前記
第１及び第２の差動信号の電気的変化にスタティックに
連動して、前記第１及び第２の差動信号の振幅電圧より
も大きい第３の振幅電圧を出力することを特徴とする。

【００５１】請求項４１記載の発明の信号送受信方法
は、第１の振幅電圧を有する信号を入力し、前記入力し
た信号を、電位の遷移方向が相反する方向である２つの
信号より成る差動信号であって、且つ前記第１の振幅電
圧よりも小さい第２の振幅電圧を有し、更に前記差動信
号のうち一方の電位を信号受信回路の電源の電位近傍と
する差動信号に変換すると共に、前記入力した信号を、
前記差動信号であって、且つ前記第１の振幅電圧よりも
小さい第３の振幅電圧を有し、更に前記差動信号のうち
一方の電位を接地電位近傍とする差動信号に変換し、前
記前記第２及び第３の振幅電圧の両差動信号を伝送し、
その後、前記伝送された両差動信号を唯一の入力とし、
この両差動信号の電気的変化にスタティックに連動し
て、前記両差動信号の第２及び第３の振幅電圧よりも大
きい第３の振幅電圧の信号を出力することを特徴とす
る。

【００５２】請求項４２記載の発明は、前記請求項２又
は３記載の信号受信回路において、前記信号受信回路
は、トランジスタを有するインバータ回路から成り、前
記インバータ回路は、前記トランジスタのソース電極、
ゲート電極及び基板電極のうち２つの電極に差動信号を
受信し、この受信した差動信号の変化に同期して前記２
つの電極の電位が変化することを特徴とする。

【００５３】請求項４３記載の発明は、前記請求項４２
記載の信号受信回路において、受信する差動信号は、信
号受信回路の電源の電位近傍の小振幅電圧の第１の差動
信号、及び接地電位近傍の小振幅電圧の第２の差動信号
であり、インバータ回路は、直列接続された２個のトラ
ンジスタより成り、前記一方のトランジスタは、そのソ
ース電極、ゲート電極及び基板電極のうち２つの電極に
前記第１の差動信号を受け、前記他方のトランジスタ
は、そのソース電極、ゲート電極及び基板電極のうち２
つの電極に前記第２の差動信号を受けることを特徴とす
る。

【００５４】請求項４４記載の発明は、前記請求項４３
記載の信号受信回路において、前記インバータ回路は、
ＰＭＯＳ型及びＮＭＯＳ型の両トランジスタを直列に接
続した直列回路を有し、前記直列接続点を出力端子とす
るＣＭＯＳ型インバータ回路より成り、前記ＰＭＯＳ型
トランジスタのソース電極及びゲート電極に前記第１の
差動信号が入力され、前記ＮＭＯＳ型トランジスタのソ
ース電極及びゲート電極に前記第２の差動信号が入力さ
れることを特徴とする。

【００５５】請求項４５記載の発明は、前記請求項４３
記載の信号受信回路において、第１及び第２の差動信号
の振幅電圧は、各々、信号受信回路の電源の電圧の半分
値よりも小さいことを特徴とする。

【００５６】請求項４６記載の発明は、前記請求項２０
記載の信号受信方法において、前記差動信号を、信号受
信回路であるインバータ回路を構成するトランジスタの
ソース電極、ゲート電極及び基板電極のうち２つ以上の
電極に入力して、前記差動信号の同期して前記２つ以上
の電極の電位を変化させることを特徴とする。

【００５７】請求項４７記載の発明は、前記請求項２０
記載の信号受信方法において、信号受信回路であるイン
バータ回路は２個のトランジスタを備え、信号受信回路
の電源の電位近傍の電位にある第１の差動信号を、前記
インバータ回路の一方のトランジスタのソース電極、ゲ
ート電極及び基板電極のうち２つ以上の電極に入力する
と共に、接地電位近傍の電位にある第２の差動信号を、
前記インバータ回路の他方のトランジスタのソース電
極、ゲート電極及び基板電極のうち２つ以上の電極に入
力して、前記第１及び第２の差動信号が示す情報を受信
することを特徴とする。

【００５８】請求項４８記載の発明は、前記請求項４７
記載の信号受信方法において、第１及び第２の差動信号
の振幅電圧は、各々、信号受信回路の電源と接地電位と
の電位差よりも小さい微小振幅電圧に設定されることを
特徴とする。

【００５９】請求項４９記載の発明は、前記請求項４７
記載の信号受信方法において、前記第１及び第２の差動
信号が示す情報を受信した後、この情報に応じて信号受
信回路の電源の電位と接地電位との電位差に等しい振幅
電圧の検知信号を出力することを特徴とする。

【００６０】請求項５０記載の発明の半導体集積回路
は、電源線に接続されるスイッチ手段と、前記スイッチ
手段により前記電源線から前記スイッチ手段を介して電
源供給を受ける回路部とを備えた半導体集積回路におい
て、前記スイッチ手段により前記電源線から前記回路部
に電源供給を行う際、及びその電源供給を停止する際、
前記電源線の電位を制御する電位制御手段を備えたこと
を特徴とする。

【００６１】請求項５１記載の発明は、前記請求項５０
記載の半導体集積回路において、前記回路部が活性化状
態から非活性化状態に変化する際に前記スイッチ手段に
より前記電源線から前記回路部への電源供給を停止し、
前記電位制御手段は、前記スイッチ手段により前記回路
部への電源供給を停止する際に、前記スイッチ手段をよ
り一層ハイインピーダンス状態にするように、前記電源
線の電位を制御することを特徴とする。

【００６２】請求項５２記載の発明は、前記請求項５０
又は５１記載の半導体集積回路において、スイッチ手段
はトランジスタより成り、前記トランジスタは、そのソ
ース電極に前記電源線が接続され、そのドレイン電極に
前記回路部が接続され、そのゲート電極に、ゲート電圧
制御用の制御線が接続されることを特徴とする。

【００６３】請求項５３記載の発明は、前記請求項５２
記載の半導体集積回路において、前記電位制御手段は、
前記スイッチ手段により前記回路部への電源供給を停止
する際に、前記電源線の電位を制御すると共に前記ゲー
ト電圧制御用の制御線の電位を、前記電源線の電位の変
化方向とは逆方向に変化させることを特徴とする。

【００６４】請求項５４記載の発明は、前記請求項５２
記載の半導体集積回路において、前記電位制御手段は、
前記スイッチ手段により前記回路部への電源供給を停止
する際に、前記電源線の電位を制御すると共に前記ゲー
ト電圧制御用の制御線の電位を、前記トランジスタをよ
り一層ハイインピーダンス状態にする方向に遷移させ且
つその遷移到達点の電位が前記トランジスタのソース電
極の電位を越える電位に変化させることを特徴とする。

【００６５】請求項５５記載の発明は、前記請求項５０
又は５１記載の半導体集積回路において、スイッチ手段
はトランジスタより成り、前記トランジスタは、そのし
きい値電圧が、前記回路部を構成するトランジスタのし
きい値電圧以下の電圧値に設定されることを特徴とす
る。

【００６６】請求項５６記載の発明は、前記請求項５０
又は５１記載の半導体集積回路において、スイッチ手段
は、所定電位を持つ電源線と前記回路部との間に配置さ
れたスイッチ手段と、接地電位の電源線と前記回路部と
の間に配置されたスイッチ手段とから成ることを特徴と
する。

【００６７】請求項５７記載の発明の半導体集積回路の
制御方法は、電源線と、回路部と、前記電源線と回路部
とに接続されたスイッチ手段とを備え、前記スイッチ手
段により前記電源線から前記スイッチ手段を経て前記回
路部に電源供給するようにした半導体集積回路におい
て、前記スイッチ手段により前記電源線から前記回路部
に電源供給を行う際、及びその電源供給を停止する際、
前記電源線の電位を変更することを特徴とする。

【００６８】請求項５８記載の発明は、前記請求項５７
記載の半導体集積回路の制御方法において、前記スイッ
チ手段により前記回路部への電源供給を停止する際に、
前記スイッチ手段をより一層ハイインピーダンス状態に
するように、前記電源線の電位を変更することを特徴と
する。

【００６９】請求項５９記載の発明は、前記請求項５８
記載の半導体集積回路の制御方法において、スイッチ手
段をトランジスタで構成し、前記スイッチ手段により前
記回路部への電源供給を停止する際に、前記トランジス
タのゲート電極を、電源線の電位の変化方向とは逆方向
に変化させることを特徴とする。

【００７０】請求項６０記載の発明の半導体集積回路
は、論理回路又は演算回路がその処理の順序の方向に複
数に分割されて複数の段に区画されると共に前記各段の
間にスイッチ回路及びラッチ回路が配置されたパイプラ
イン構成を持つ半導体集積回路において、電源電圧未満
の第１及び第２の差動クロック信号が各々伝送される第
１及び第２のクロック差動配線対と、前記各段に配置さ
れ、前記第１及び第２の差動配線対の第１及び第２の差
動クロック信号を受けて他のクロック信号を生成し、こ
の他のクロック信号により、対応する段の前記スイッチ
回路を制御する制御手段とを備えたことを特徴とする。

【００７１】請求項６１記載の発明は、前記請求項６０
記載の半導体集積回路において、前記第１の差動クロッ
ク信号は、電源電位を基準とする小振幅電圧の差動信号
であり、前記第２の差動クロック信号は、接地電位を基
準とする小振幅電圧の差動信号であることを特徴とす
る。

【００７２】請求項６２記載の発明は、前記請求項６１
記載の半導体集積回路において、制御手段は、ドレイン
電極同志が接続されたＰＭＯＳ型トランジスタ及びＮＭ
ＯＳ型トランジスタを有するＣＭＯＳ型インバータ回路
より成り、前記ＰＭＯＳ型トランジスタは、そのソース
電極及びゲート電極に前記第１の差動クロック信号が入
力され、前記ＮＭＯＳ型トランジスタは、そのソース電
極及びゲート電極に前記第２の差動クロック信号が入力
され、前記ＰＭＯＳ型及びＮＭＯＳ型の両ドレイン電極
を出力端子として、この出力端子から前記他のクロック
信号を出力することを特徴とする。

【００７３】請求項６３記載の発明は、前記請求項６１
記載の半導体集積回路において、各段のラッチ回路は、
ダイナミック型のフリップフロップ回路により構成さ
れ、前記ダイナミック型のフリップフロップ回路は、フ
リップフロップ部と、電源線と前記フリップフロップ部
との間に配置された第１のスイッチ部と、接地線と前記
フリップフロップ部との間に配置された第２のスイッチ
部とを有することを特徴とする。

【００７４】請求項６４記載の発明は、前記請求項６３
記載の半導体集積回路において、前記第１のスイッチ部
はＰＭＯＳ型トランジスタより成ると共に、前記第２の
スイッチ部はＮＭＯＳ型トランジスタより成り、前記Ｐ
ＭＯＳ型トランジスタは、そのゲート電極及びソース電
極が前記第１のクロック差動配線対に接続され、そのド
レイン電極が前記フリップフロップ部に接続され、前記
ＮＭＯＳ型トランジスタは、そのゲート電極及びソース
電極が前記第２のクロック差動配線対に接続され、その
ドレイン電極が前記フリップフロップ部に接続されるこ
とを特徴としている。

【００７５】請求項６５記載の発明の半導体集積回路の
制御方法は、論理回路又は演算回路をその処理の順序の
方向に複数に分割した複数の段を持ち、前記各段の間に
スイッチ回路及びラッチ回路が配置されたパイプライン
構成の半導体集積回路において、電源電位を基準とする
第１の差動クロック信号、及び接地電位を基準とする第
２の差動クロック信号を入力して、前記電源電位を振幅
電圧とするクロック信号を生成し、前記生成したクロッ
ク信号に基いて前記各段のスイッチ回路を制御すること
を特徴とする。

【００７６】請求項６６記載の発明は、前記請求項６５
記載の半導体集積回路の制御方法において、前記生成さ
れたクロック信号の前半周期において前記ラッチ回路へ
の電源供給を断つと共に、データを前記スイッチ回路を
経て前記ラッチ回路に取込み、前記クロック信号の後半
周期において前記スイッチ回路を閉じて次のデータの前
記ラッチ回路への取込みを禁止すると共に、前記ラッチ
回路に電源供給して前記取込んだデータを出力すること
を特徴とする。

【００７７】請求項６７記載の発明の半導体集積回路
は、データを入力し、このデータを反転して出力するイ
ンバータ回路と、前記インバータ回路と電源線との間に
配置された第１のスイッチ回路と、前記インバータ回路
と接地線との間に配置された第２のスイッチ回路とを備
えたクロックドインバータ回路より成る半導体集積回路
であって、一方が電源線を兼ね、且つ電位の遷移方向が
相反する方向である２つの信号より成る第１の差動クロ
ック信号の配線対と、他方が接地線を兼ねる第２の差動
クロック信号の配線対とを有し、前記第１のスイッチ回
路は、前記第１の差動クロック信号配線対に接続されて
第１の差動クロック信号により制御され、前記第２のス
イッチ回路は、前記第２の差動クロック信号配線対に接
続されて第２の差動クロック信号により制御されること
を特徴とする。

【００７８】請求項６８記載の発明は、前記請求項６７
記載の半導体集積回路において、前記第１のスイッチ回
路は、ＰＭＯＳ型トランジスタより成り、そのゲート電
極及びソース電極が前記第１の差動クロック信号配線対
に接続されることを特徴とする。

【００７９】請求項６９記載の発明は、前記請求項６７
記載の半導体集積回路において、前記第２のスイッチ回
路は、ＮＭＯＳ型トランジスタより成り、そのゲート電
極及びソース電極が前記第２の差動クロック信号配線対
に接続されることを特徴とする。

【００８０】請求項７０記載の発明の半導体集積回路
は、請求項６７記載のクロックドインバータ回路が２個
縦属接続される共に、前記後段のクロックドインバータ
回路の出力を受けて反転するインバータ回路を備え、前
記インバータ回路の出力が前記２個のクロックドインバ
ータ回路の縦属接続点にフィードバックされた構成のハ
ーフラッチ回路より成ることを特徴とする。

【００８１】請求項７１記載の発明は、前記請求項７０
記載の半導体集積回路において、チップ全体に走る第１
及び第２の源クロック差動配線対と、前記第１及び第２
の源クロック差動配線対と前記第１及び第２のクロック
差動配線対との間に各々配置された第１及び第２のスイ
ッチ回路と、前記第１のクロック差動配線対の一方に電
源を接続し且つその他方を接地すると共に、前記第２の
クロック差動配線対の一方を接地し且つその他方に電源
を接続する接続回路と、前記第１及び第２のスイッチ回
路及び前記接続回路を制御する制御回路とを備えたこと
を特徴としている。

【００８２】請求項７２記載の発明は、前記請求項７１
記載の半導体集積回路において、制御回路は、前記第１
及び第２のクロック差動配線対を前記源クロック差動配
線対と分離するよう前記第１及び第２のスイッチ回路を
制御するとき、前記第１のクロック差動配線対の一方を
電源に接続し、その他方を接地すると共に、前記第２の
クロック差動配線対の一方を接地し、その他方を電源に
接続するよう前記接続回路を制御することを特徴とす
る。

【００８３】請求項７３記載の発明は、前記請求項７２
記載の半導体集積回路において、制御回路は、クロック
ドインバータ回路に入力されるデータの内容が時間の経
過に対して変化しない場合、及びデータを次段に転送す
る必要がない場合に、前記第１及び第２のスイッチ回路
並びに前記接続回路を制御することを特徴とする。

【００８４】以上の構成により、本発明では、例えば相
補の２つの信号等から成る差動信号を伝送する場合に、
その差動信号の一方が、レシーバー回路の電源線や接地
線と兼用した信号線を用いて伝送される，即ち、電源線
又は接地線に差動信号の一方が載せられる。また、前記
レシーバー回路を構成するトランジスタの２個以上の電
極、例えばソース電極及びゲート電極に前記差動信号が
入力される。従って、前記レシーバー回路のトランジス
タのゲート電極の電位が前記差動信号の他方の電位変化
に応じて変化すると共に、前記電源線又は接地線と前記
トランジスタのゲート電極とが容量結合により接続され
て、大容量の電源線又は接地線と電気的に分離された小
容量の前記ゲート電極が、前記電源線又は接地線の電位
変化（即ち、前記差動信号の一方の電位変化）に高速に
連動して変化する。従って、たとえ差動信号の振幅電圧
が電源電圧の数分の１程度の微小振幅電圧であっても、
前記レシーバー回路を構成するトランジスタの２個以上
の電極（例えばソース電極とゲート電極）の電位間の電
位差が大きく変化して、信号受信回路がスタティックに
動作する。

【００８５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基いて説明する。

【００８６】（第１の実施の形態）図１は本発明の実施
の形態の全体概略構成図を示す。本実施の形態は、シス
テムクロックをチップの隅々まで分配する場合に、何れ
の位置でも遅延時間差が小さくなるようなクロック信号
の伝送及び受信回路を提案している。

【００８７】同図において、Ａは電源電位と接地電位と
の差に等しい振幅電圧）（第１の振幅電圧）を有する単
線入力クロック信号、１は前記単線入力クロック信号Ａ
を反転するインバータ、２は前記単線入力クロック信号
Ａと前記インバータ１からの反転信号／Ａとから成る差
動信号を入力するドライバー回路である。このドライバ
ー回路２に入力される前記差動信号の振幅電圧は、ＣＭ
ＯＳレベルのフル振幅（即ち、前記第１の振幅電圧）で
あるが、ドライバー回路２は、この入力した差動信号を
前記第１の振幅電圧よりも小さい振幅電圧（第２の振幅
電圧）の差動信号を生成し、出力する。前記インバータ
１及びドライバー回路２により、差動信号生成部Ｄを構
成する。

【００８８】前記ドライバー回路２の内部構成を図２に
示す。同図のドライバー回路２は、１対を構成する２個
の出力端子２ｍ，２ｎと、この出力端子に接続される第
１及び第２のプッシュプル回路２ｘ、２ｙとを備える。
前記第１のプッシュプル回路２ｘは、所定電位の第１の
電源端子２ｓに接続されると共に、２個のＮＭＯＳ型ト
ランジスタ２ａ、２ｂを有し、その両ゲート電極に前記
差動信号Ａ、／Ａが入力される。このプッシュプル回路
２ｘは、前記差動信号の一方Ａが“Ｈ”レベルの時に
は、一方のトランジスタ２ａのみがＯＮして第１の電源
端子２ｓを一方の出力端子２ｍに接続し、差動信号の他
方／Ａが“Ｈ”レベルの時には、他方のトランジスタ２
ｂのみがＯＮして第１の電源端子２ｓを他方の出力端子
２ｎに接続する。また、前記第２のプッシュプル回路２
ｙは、第２の電源端子２ｔに接続されると共に、他の２
個のＮＭＯＳ型トランジスタ２ｃ、２ｄを有し、その両
ゲート電極に前記差動信号Ａ、／Ａが入力される。この
プッシュプル回路２ｙは、前記差動信号の一方Ａが
“Ｈ”レベルの時には、他方のトランジスタ２ｄのみが
ＯＮして第２の電源端子２ｔを他方の出力端子２ｎに接
続し、差動信号の他方／Ａが“Ｈ”レベルの時には、一
方のトランジスタ２ｃのみがＯＮして第２の電源端子２
ｔを一方の出力端子２ｍに接続する。前記第１及び第２
の電源端子２ｓ、２ｔの両電位Ｖ１、Ｖ２間の電位差Ｖ
１−Ｖ２は、差動信号Ａ，／Ａ間の電位差よりも小さ
く、前記第２の振幅電圧に等しい。前記第２の電源端子
２ｔの電位Ｖ２は、例えば接地電位である。

【００８９】また、図１において、３は前記ドライバー
回路２により駆動される差動信号配線対、４は前記差動
信号配線対３の差動信号Ｌ１，Ｌ２を受信するレシーバ
ー回路（信号受信回路）である。このレシーバー回路４
は、前記差動信号配線対３の差動信号を唯一の入力と
し、その入力の電気的変化に対してスタティックに連動
して前記第２の振幅電圧よりも大きな振幅電圧（第３の
振幅電圧）の信号Ｔ１，Ｔ２を出力する。

【００９０】次に、前記レシーバー回路４の具体的構成
を図３に示す。

【００９１】同図において、１０は、ＰＭＯＳ型トラン
ジスタＰ１及びこれとドレイン電極同志を共通接続され
たＮＭＯＳ型トランジスタＮ１より成る第１のＣＭＯＳ
型インバータ回路、１１は、他のＰＭＯＳ型トランジス
タＰ２及びこれとドレイン電極同志を共通接続されたＮ
ＭＯＳ型トランジスタＮ２より成る第２のＣＭＯＳ型イ
ンバータ回路である。

【００９２】前記２個のインバータ回路１０、１１は、
相互にフリップフロップ接続されてフリップフロップ回
路１３を構成する。このフリップフロップ回路１３の出
力端子は、前記第１及び第２のインバータ回路１０，１
１を構成する各２個のトランジスタ（Ｐ１，Ｎ１）、
（Ｐ２，Ｎ２）のドレイン電極同志の接続点Ｔ１，Ｔ２
である。

【００９３】そして、前記両インバータ回路１０、１１
相互のＮＭＯＳ型トランジスタ対Ｎ１，Ｎ２のソース電
極対は、各々独立に、前記差動信号配線対Ｌ１，Ｌ２に
接続されると共に、ＰＭＯＳ型トランジスタ対Ｐ１，Ｐ
２のソース電極対Ｕ１，Ｕ２は、各々独立に、ＰＭＯＳ
型トランジスタから成る第１及び第２のスイッチ回路Ｐ
３，Ｐ４より成るスイッチ対を介して電源ＶＣＣに接続
される。

【００９４】前記第１及び第２のスイッチ回路Ｐ３，Ｐ
４は、そのゲート電極対に前記差動信号配線対Ｌ１，Ｌ
２が接続されて、その電流駆動能力が制御される。

【００９５】前記２個のインバータ回路１０、１１及び
スイッチ回路Ｐ３，Ｐ４と、差動信号配線対Ｌ１，Ｌ２
との接続関係は、次の通りである。即ち、一方のインバ
ータ回路（例えば１０）のＮＭＯＳ型トランジスタＮ１
のソース電極が差動信号配線対の何れか一方（例えばＬ
１）と接続された時、前記差動信号配線対の他方（Ｌ
２）がスイッチ対の一方（Ｐ４）をＯＮ動作させて、こ
のスイッチ対の一方を介して他方のインバータ回路（１
１）のＰＭＯＳ型トランジスタ（Ｐ２）のソース電極が
電源Ｖｃｃに接続される構成となっている。

【００９６】以上の構成により、例えば、差動信号Ｌ
１，Ｌ２の電位関係が図３に示す通りであれば、差動信
号の一方Ｌ１の低下に伴い、インバータ回路１０のＮＭ
ＯＳ型トランジスタＮ１のソース電極の電位が低下し
て、このＮＭＯＳ型トランジスタＮ１がＯＮ傾向とな
り、出力端子Ｔ１の電位は低下し始める。

【００９７】一方、他方のインバータ回路１１のＮＭＯ
Ｓ型トランジスタＮ２では、そのソース電極の電位が差
動信号の他方Ｌ２の電位の上昇に伴い上昇すると共に、
ゲート電極の電位が出力端子Ｔ１の電位低下に伴い低下
して、このトランジスタＮ２がＯＦＦする。この時、イ
ンバータ回路１１のＰＭＯＳ型トランジスタＰ２及びス
イッチ対の一方Ｐ３が共にＯＮするので、これ等を介し
て電源Ｖｃｃから出力端子Ｔ２に電源供給され、出力端
子Ｔ２の電位は上昇する。

【００９８】次いで、前記インバータ回路１０のＮＭＯ
Ｓ型トランジスタＮ１では、前記ソース電極の電位低下
に加えて、そのゲート電極の電位が前記出力端子Ｔ２の
電位上昇により上昇して、このＮＭＯＳ型トランジスタ
Ｎ１がよりＯＮし、出力端子Ｔ１の電位はより低下す
る。

【００９９】従って、出力端子対Ｔ１、Ｔ２の電位の確
定は安定である。また、差動信号の電位が変化した時に
は、ＮＭＯＳ型トランジスタ対Ｎ１，Ｎ２のソース電極
及びゲート電極の双方が差動信号の電位変化に同期して
変化するので、出力端子対Ｔ１，Ｔ２の電位変化は高速
に行われる。

【０１００】（第２の実施の形態）次に、図４を用いて
本発明の第２の実施の形態を説明する。

【０１０１】前記第１の実施の形態と異なる点のみ説明
する。即ち、図４は改良したレシーバー回路を示し、こ
のレシーバー回路４´において、ＮＭＯＳ型トランジス
タ対Ｎ１，Ｎ２とＰＭＯＳ型トランジスタ対Ｐ１，Ｐ２
との接続対であると共にＮＭＯＳ型トランジスタ対Ｎ
１，Ｎ２のゲート電極対であり且つ出力端子対Ｔ１，Ｔ
２でもあるノード対を容量対１５ａ，１５ｂを介して差
動信号配線対３に接続した点に特徴がある。

【０１０２】即ち、図４において、ＮＭＯＳ型トランジ
スタ対Ｎ１，Ｎ２と差動信号配線対３とは、容量１５
ａ、１５ｂを介してクロスカップル接続される。具体的
には、差動信号の一方Ｌ１がソース電極に入力されるＮ
ＭＯＳ型トランジスタＮ１では、そのゲート電極には容
量１５ａを介して差動信号の他方Ｌ２が入力され、ま
た、差動信号の他方Ｌ２がソース電極に入力されるＮＭ
ＯＳ型トランジスタＮ２では、そのゲート電極には容量
１５ｂを介して差動信号の一方Ｌ１が入力される構成で
ある。

【０１０３】以上の構成により、ＮＭＯＳ型トランジス
タＮ１，Ｎ２では、ゲート電極の電位とソース電極の電
位とが同時に制御されるので、入力である差動信号Ｌ
１，Ｌ２の電位変化に対してこれ等のＮＭＯＳ型トラン
ジスタ対Ｎ１，Ｎ２が高速にインピーダンス変化を起し
て、出力端子対Ｔ１，Ｔ２の電位変化をより一層高速に
できる。

【０１０４】（第３の実施の形態）次に、図５に基いて
本発明の第３の実施の形態を説明する。尚、前記第１及
び第２の実施の形態とは異なる部分のみ説明する。

【０１０５】同図はレシーバー回路の変形例を示す。同
図のレシーバー回路４''において、Ｎ５、Ｎ６はＮＭＯ
Ｓ型トランジスタによりスイッチ対を構成する２個のス
イッチ回路である。一方のスイッチ回路（第１のスイッ
チ回路）Ｎ６は、差動信号配線対の一方３ａと接地線Ｖ
ｓｓとの間に配置され、そのゲート電極は、第２のＣＭ
ＯＳ型インバータ回路１１のＰＭＯＳ型トランジスタＰ
２のソース電極Ｕ２に接続される。一方、他方のスイッ
チ回路（第２のスイッチ回路）Ｎ５は、差動信号配線対
の他方３ｂと接地線Ｖｓｓとの間に配置され、そのゲー
ト電極は、第１のＣＭＯＳ型インバータ回路１０のＰＭ
ＯＳ型トランジスタＰ１のソース電極Ｕ１に接続され
る。

【０１０６】従って、本実施の形態では、例えば差動信
号の一方Ｌ１が接地電位にあり、その他方Ｌ２がそれよ
り差動電位差分高い電位にある場合には、前記スイッチ
対の一方のＮＭＯＳ型トランジスタ対Ｎ６がＯＮ動作し
て、差動信号の一方Ｌ１の配線３ａが接地線Ｖｓｓに接
続されるので、本来接地電位に固定されなければならな
い方の信号配線をレシーバー回路の入力付近で接地電位
に安定に保つことが可能になる。従って、ドライバー回
路２の配置位置とレシーバー回路４''との配置位置とに
おける基準電圧の差、例えば接地レベルの差を補正した
り、チップ上における接地線の電位の差の影響を抑制し
たり、又は配線抵抗による信号線の電位の浮き上りを抑
制できる効果を奏する。

【０１０７】（第４の実施の形態）続いて、図６を用い
て本発明の第４の実施の形態を説明する。

【０１０８】前記第３の実施の形態と異なる点のみ説明
する。前記第３の実施の形態のレシーバー回路４''で
は、ＮＭＯＳ型トランジスタ対Ｎ５，Ｎ６のゲート電極
を、フリップフロップ回路１３のＰＭＯＳ型トランジス
タ対Ｐ１，Ｐ２のソース電極対Ｕ１，Ｕ２に接続した
が、本実施の形態のレシーバー回路４''' では、差動信
号配線対３に接続する。その接続関係は、各ＮＭＯＳ型
トランジスタ対Ｎ５´，Ｎ６´において、ゲート電極と
ドレイン電極とのクロスカップル接続である。具体的に
は、ドレイン電極に差動信号の一方Ｌ１が入力されるＮ
ＭＯＳ型トランジスタＮ６´では、そのゲート電極に差
動信号の他方Ｌ２が入力され、ドレイン電極に差動信号
の他方Ｌ２が入力されるＮＭＯＳ型トランジスタＮ５´
では、そのゲート電極に差動信号の一方Ｌ１が入力され
る。

【０１０９】従って、本実施の形態においても、第３の
実施の形態と同様に、レシーバー回路４''' の配置位置
において本来は接地レベルＶｓｓにならなければならな
い方の信号配線をドライバー回路２の配置地点と同じ接
地レベルＶｓｓに固定できて、レシーバ回路４''' の安
定動作を可能にできる効果を奏する。

【０１１０】しかも、前記第３の実施の形態では、ＮＭ
ＯＳ型トランジスタＮ５，Ｎ６が共に低インピーダンス
でオンになるのに対し、本実施の形態では、ＮＭＯＳ型
トランジスタＮ５´，Ｎ６´の何れか一方のみがオンに
なるので、差動信号配線の接地に対するインピーダンス
値の差を大きくでき、より一層に安定化及び高速化が可
能である。

【０１１１】（第５の実施の形態）次に、図７を用いて
本発明の第５の実施の形態を説明する。

【０１１２】前記第１ないし第４の実施の形態との差の
み説明する。以上の実施の形態と異なる点は、図７のレ
シーバー回路４''''において、フリップフロップ接続さ
れたインバータ回路対の各インバータの構成である。

【０１１３】即ち、前記図６に示した第４の実施の形態
のインバータ回路対１０，１１のＰＭＯＳ型トランジス
タＰ１，Ｐ２、つまり電源負荷回路を構成するトランジ
スタをＮＭＯＳ型トランジスタＮ３，Ｎ４により構成
し、この各ＮＭＯＳ型トランジスタＮ３，Ｎ４を飽和領
域で動作させるように、その各ゲート電極と各ドレイン
電極とをダイオード接続した構成である。

【０１１４】以上の構成により、第１及び第２のＮＭＯ
Ｓ型インバータ回路１０´，１１´により構成されるフ
リップフロップ回路１３´の出力端子対Ｔ１，Ｔ２のハ
イレベルは、電源Ｖｃｃの電位よりも各ＮＭＯＳ型トラ
ンジスタＮ３，Ｎ４のしきい値電圧分だけ低下するが、
この低下は、例えば、ＮＭＯＳ型負荷トランジスタＮ
３，Ｎ４に対して通常値よりも低いしきい値電圧の設定
を行えば、その影響も小さく抑えられる。

【０１１５】また、前記ＮＭＯＳ型負荷トランジスタＮ
３，Ｎ４は、ゲート電極と各ドレイン電極とを接続した
ダイオード接続部１０ａ´，１１ａ´が２個のＰＭＯＳ
型トランジスタ（第１及び第２のスイッチ回路）Ｐ３，
Ｐ４より成るスイッチ対を介して電源Ｖｃｃに接続さ
れ、このスイッチ対の２個のＰＭＯＳ型トランジスタＰ
３，Ｐ４が差動信号Ｌ１，Ｌ２により制御される。従っ
て、前記ＮＭＯＳ型負荷トランジスタＮ３，Ｎ４の電源
Ｖｃｃに対するインピーダンス制御が前記スイッチ対Ｐ
３，Ｐ４で行われて、差動信号Ｌ１、Ｌ２の電位変化に
対する出力端子対Ｔ１、Ｔ２の電位の変化速度も加速さ
れることになる。

【０１１６】（第６の実施の形態）次に、図８を用いて
本発明の第６の実施の形態を説明する。

【０１１７】同図において、２０及び２１は各々図１３
の信号波形に示すようにＣＭＯＳレベルのフル振幅の第
１の振幅電圧ｄＶｏを持つ外部クロック信号ＩＮを反転
するインバータ、２２及び２３は前記外部クロック信号
ＩＮ及びその反転信号を受けて、各々微小振幅電圧の差
動信号を出力する第１及び第２のドライバー回路であ
る。前記インバータ２０及び第１のドライバー回路２２
により、第１の差動信号生成部２７が構成され、前記イ
ンバータ２１及び第２のドライバー回路２３により、第
２の差動信号生成部２８が構成される。

【０１１８】前記第１のドライバー回路２２は、図１３
に示すような差動信号Ｕ１，Ｕ２を生成する。この差動
信号Ｕ１，Ｕ２は、その振幅電圧が前記第１の振幅電圧
ｄＶｏよりも小さい第２の振幅電圧ｄＶ１（ｄＶ１＜ｄ
Ｖｏ）であると共に、電源電位Ｖｃｃを基準とする。即
ち、一方が電源電位Ｖｃｃ、他方が電源電位Ｖｃｃより
も微小電圧ｄＶ１だけ電位差のある電位の組合せから成
る。

【０１１９】一方、第２のドライバー回路２３は、図１
３に示すような差動信号Ｌ１，Ｌ２を生成する。この差
動信号Ｌ１，Ｌ２は、その振幅電圧が前記第１の振幅電
圧ｄＶｏよりも小さい第３の振幅電圧ｄＶ２（ｄＶ２＜
ｄＶｏ）であると共に、接地電位Ｖｓｓを基準とする。
即ち、一方が接地電位Ｖｓｓ、他方が接地電位Ｖｓｓよ
りも微小電圧ｄＶ２だけ電位差のある電位の組合せから
成る。前記第１及び第２のドライバー回路２２、２３の
内部構成は、既述した図２の構成と同様であり、，また
後述する第９の実施の形態で詳述する。

【０１２０】また、図８において、２４及び２５は各々
前記ドライバー回路２２、２３からの差動信号が伝送さ
れる第１及び第２の差動信号配線対、２６は前記２組の
差動信号配線対２４、２５に伝送された第１及び第２の
差動信号を受信するレシーバー回路（信号受信回路）で
ある。

【０１２１】前記レシーバー回路２６は、前記第１及び
第２の差動信号を唯一の入力とし、その入力の電気的変
化に対してスタティックに連動して、図１３に示すよう
に第２及び第３の振幅電圧ｄＶ１，ｄＶ２よりも大きな
第４の振幅電圧ｄＶ３（ｄＶ３＞ｄＶ１，ｄＶ２）の差
動信号Ｔ１，Ｔ２を出力する。

【０１２２】前記レシーバー回路２６の具体的な構成は
図９に示される。前記第１の実施の形態のレシーバー回
路と異なる部分は、フリップフロップ回路１３を構成す
る２個のＣＭＯＳ型インバータ回路対１０，１１の各Ｐ
ＭＯＳ型負荷トランジスタＰ１，Ｐ２のソース電極対が
第１の差動信号配線対２４に対応して直接接続され、一
方、ＮＭＯＳ型トランジスタ対Ｎ１，Ｎ２のソース電極
対が各々第２の差動信号配線対２５に対応して直接接続
される点である。

【０１２３】従って、本実施の形態では、フリップフロ
ップ回路１３のＰＭＯＳ型トランジスタ対Ｐ１，Ｐ２の
ソース電極及びゲート電極の電位が、前記第１の実施の
形態で説明したように、第１の差動信号Ｕ１，Ｕ２の電
位変化に同期して変化すると共に、ＮＭＯＳ型トランジ
スタ対Ｎ１，Ｎ２のソース電極及びゲート電極の電位が
第２の差動信号Ｌ１，Ｌ２の電位変化に同期して変化す
る。従って、第１及び第２の差動信号の振幅電圧が電源
Ｖｃｃの電位よりも小さい微小電圧であっても、フリッ
プフロップ回路１３の動作が高速になる。

【０１２４】尚、図１０のレシーバー回路２６´に示す
ように、フリップフロップ回路１３のＣＭＯＳ型インバ
ータ回路対１０，１１のクロスカップルされた２つのゲ
ート電極ノードを、各々容量３０ａ，３０ｂ、１５ａ，
１５ｂを介して第１及び第２の差動信号配線対２４、２
５に接続すれば、第２の実施の形態と同様に、第１及び
第２の差動信号の電位変化に対して４個のトランジスタ
Ｐ１，Ｐ２，Ｎ１，Ｎ２が素早く動作して、出力端子対
Ｔ１，Ｔ２の電位変化が高速に連動するようになる。

【０１２５】また、図１１のレシーバー回路２６''に示
すように、フリップフロップ回路１３´をＮＭＯＳ型イ
ンバータ回路１０´，１１´により構成し、そのＮＭＯ
Ｓ型負荷トランジスタＮ３，Ｎ４のダイオード接続部１
０ａ´，１１ａ´を第１の差動信号配線対２４に接続す
る構成でもレシーバー回路を構成できる。

【０１２６】以上、第１ないし第６の実施の形態を説明
したが、これ等の実施の形態を種々組み合わせて、所望
の信号送受信回路を実現することも可能である。

【０１２７】（第７の実施の形態）次に、図５及び図７
を用いて本発明の第７の実施の形態を説明する。

【０１２８】本実施の形態の特徴点は、レシーバー回路
を構成するＭＯＳトランジスタ対の基板電極対に差動信
号を入力して、その各ＭＯＳトランジスタのインピーダ
ンスを制御するものである。換言すれば、前記第１ない
し第６の実施の形態が、差動信号変化をトランジスタの
ゲート電極及びソース電極に伝送し、その両電極間の電
位変化幅を大きくして、差動信号の電位変化を高速に検
出していたのに対し、本実施の形態では、ゲート電極と
ソース電極との間の電位変化に加え、基板電極とソース
電極との間の電位変化によっても差動信号の電位変化を
検出するものである。

【０１２９】即ち、図５に示すレシーバー回路４''にお
いて、ＰＭＯＳ型トランジスタ対Ｐ１とＰ２，Ｐ３とＰ
４の各基板電極対は、ＰＭＯＳ型トランジスタＰ１，Ｐ
２のソース電極対Ｕ１，Ｕ２に直接クロスカップル接続
される。また、ＮＭＯＳ型トランジスタ対Ｎ１とＮ２，
Ｎ５とＮ６の各基板電極対は、接地電位を基準とする差
動信号Ｌ１，Ｌ２の配線対３に直接クロスカップル接続
される。更に、図７に示すレシーバー回路４''''では、
フリップフロップ回路１３´のＮＭＯＳ型負荷トランジ
スタ対Ｎ３，Ｎ４の基板電極対は、そのＮＭＯＳ型トラ
ンジスタＮ３，Ｎ４のソース電極対Ｕ１，Ｕ２に直接ク
ロスカップル接続される以上の構成により、本実施の形
態では、差動信号配線対３の電位差及びインピーダンス
の差により、レシーバー回路を構成するＭＯＳトランジ
スタの基板バイアスが制御されるので、各ＭＯＳトラン
ジスタのしきい値電圧を制御することが可能となり、結
果的に、差動信号のＬ１，Ｌ２の電位変化に連動したイ
ンピーダンス制御が可能となる。

【０１３０】（第８の実施の形態）次に、図３ないし図
７及び図９ないし図１１を用いて本発明の第８の実施の
形態を説明する。

【０１３１】本実施の形態の特徴点は、図３ないし図６
並びに図９及び図１０に示すレシーバー回路において、
インバータ回路対のＰＭＯＳ型負荷トランジスタ対Ｐ
１，Ｐ２のしきい値電圧を、同一チップ上に形成されて
いる他のＰＭＯＳ型トランジスタのしきい値電圧よりも
低く設定する点、及び図７及び図１１に示すレシーバー
回路において、インバータ回路対のＮＭＯＳ型負荷トラ
ンジスタ対Ｎ３，Ｎ４のしきい値電圧を、同一チップ上
に形成されている他のＮＭＯＳ型トランジスタのしきい
値電圧よりも低く設定する点にある。

【０１３２】以上の構成により、本実施の形態では、レ
シーバー回路の出力端子対Ｔ１、Ｔ２のロウレベルが多
少浮く（電位上昇する）ことになるが、差動信号の電位
変化に対する出力変化の時間遅延を小さく抑制できる。
特に、電源Ｖｃｃが１Ｖ付近又はそれ以下の低電圧の場
合に有効である。

【０１３３】（第９の実施の形態）次に、図１２ないし
図１５を用いて本発明の第９の実施の形態を説明する。

【０１３４】本実施の形態は、既述した第６ないし第８
の実施の形態のレシーバー回路に差動信号を伝送する信
号伝送回路を示す。

【０１３５】即ち、図８に示した第６の実施の形態のド
ライバー回路２２、２３を具体的構成を図１２に示す。
同図（ａ）において、ドライバー回路２２は、２個のＰ
ＭＯＳ型トランジスタ２２ａ、２２ｂより成る第１のプ
ッシュプル回路２２ｘと、他の２個のＰＭＯＳ型トラン
ジスタ２２ｃ、２２ｄより成る第２のプッシュプル回路
２２ｙとにより構成されて、図１３に示すように電源Ｖ
ｃｃの電位を基準電圧として電源Ｖｃｃの電位付近で小
振幅の第１の差動信号Ｕ１，Ｕ２を生成する。同図
（ｂ）において、ドライバー回路２３は、同様に４個の
ＮＭＯＳ型トランジスタ２３ａ〜２３ｄより成る第１及
び第２のプッシュプル回路２３ｘ、２３ｙで構成され
て、図１３に示すように接地電位Ｖｓｓを基準電圧とし
て接地電位付近で小振幅の第２の差動信号Ｌ１，Ｌ２を
生成する。

【０１３６】図１２（ａ）において、ＶＵ１，ＶＵ２
は、各々、差動信号Ｕ１，Ｕ２のハイ側及びロウ側のソ
ース電源であって、ハイ側のソース電源ＶＵ１は電源Ｖ
ｃｃであり、その両電源の電位差は図１３に示すような
第２の振幅電圧ｄＶ１に等しい。同図（ｂ）において、
ＶＬ１，ＶＬ２は、各々、差動信号Ｕ１，Ｕ２のハイ側
及びロウ側のソース電源であって、ロウ側のソース電源
ＶＬ２は接地電源であり、その両電源の電位差は図１３
に示すような第３の振幅電圧ｄＶ２に等しい。

【０１３７】次に、前記ソース電源ＶＵ２、ＶＬ１を発
生する構成を図１４に示す。

【０１３８】図１４は抵抗分割による構成を示してい
る。第１の差動信号Ｕ１，Ｕ２の振幅電圧（第２の振幅
電圧）ｄＶ１、及び第２の差動信号Ｌ１，Ｌ２の振幅電
圧（第３の振幅電圧）ｄＶ２とは、電源Ｖｃｃと接地Ｖ
ｓｓとの間で実現される。従って、図１４では、第１及
び第２のドライバー回路２２、２３と挿入抵抗Ｒとを電
源Ｖｃｃと接地Ｖｓｓとの間に直列接続すれば、ＶＵ１＝ＶｃｃＶＵ２＝Ｖｃｃ−ｄＶ１ＶＬ１＝Ｖｓｓ＋ｄＶ２ＶＵ２＝Ｖｓｓとなる。ここで、微小電圧ｄＶ１，ｄＶ２は、第１及び
第２のドライバー回路２２，２３を構成するスイッチの
抵抗と挿入抵抗Ｒとの抵抗分圧によって決定されるの
で、前記挿入抵抗Ｒの値を大きくするほど、微小電圧ｄ
Ｖ１，ｄＶ２の値は小さくなる。

【０１３９】図１５は、ソース電源ＶＵ２、ＶＬ１を発
生する他の構成を示している。図１５の構成は、容量分
割による構成である。

【０１４０】即ち、図１５では、第１及び第２のドライ
バー回路２２、２３の間に第３のドライバー回路４０を
配置し、これ等を電源Ｖｃｃと接地Ｖｓｓとの間に直列
接続する構成を採用している。

【０１４１】前記中間に挿入された第３のドライバー回
路４０は、第１及び第２のドライバー回路２２、２３の
何れか一方（図では第１のドライバー回路２２）と同一
構成であり、その出力対にはダミー容量Ｃｍが接続され
る。前記ダミー容量Ｃｍの容量値は、第１及び第２の各
差動信号配線対２４、２５の浮遊容量値よりも小さい値
に設定される。この場合、電位ＶＵ２，ＶＬ１は、前記
ダミー容量Ｃｍの容量値と第１及び第２の差動信号配線
対２４、２５の配線容量値との容量分割によって決定さ
れ、この電位ＶＵ２，ＶＬ１の値により微小電圧ｄＶ
１，ｄＶ２の値が決定される。

【０１４２】図１５に示した容量分割の構成では、第１
のドライバー回路２２が第１の差動信号配線対２４に充
電された電荷を放電する時には、この放電電荷は、同時
に、第２のドライバー回路２３が第２の差動信号配線対
２５を充電するための電荷として、ダミー容量Ｃｍを介
して第２のドライバー回路２３で再利用される。従っ
て、第１及び第２のドライバー回路２２、２３を駆動し
ながらも、一方のドライバー回路は再利用電荷によって
動作するので、一方のドライバー回路の消費電流はほと
んど“０”になり、よって、低消費電力化を図りなが
ら、追従速度の速い、つまり、クロックスキュウーの小
さい信号受信回路が提供できる。

【０１４３】（第１０の実施の形態）続いて、本発明の
第１０の実施の形態を図１６、図１７及び図１８を用い
て説明する。

【０１４４】図１６において、５０は、前記第６の実施
の形態で説明した図１１に示したＮＭＯＳ型トランジス
タで構成した第１のフリップフロップ回路、５１は同様
にＰＭＯＳ型トランジスタで構成した第２のフリップフ
ロップ回路、５２は前記第１及び第２のフリップフロッ
プ回路５０、５１の各出力Ａ〜Ｄを受ける補助レシーバ
ー回路（補助受信回路）である。

【０１４５】前記第１のフリップフロップ回路５０は、
相互にフリップフロップ接続された第１及び第２のＮＭ
ＯＳ型インバータ回路５０ａ，５０ｂより成る。前記イ
ンバータ回路５０ａ，５０ｂの各ＮＭＯＳ型負荷トラン
ジスタＮ３，Ｎ４は、各々、そのゲート電極とソース電
極とを接続したダイオード接続部５０ｃ，５０ｄを有す
る。前記インバータ回路対５０ａ，５０ｂのＮＭＯＳ型
トランジスタ対Ｎ１，Ｎ２は、そのソース電極対が第２
の差動信号配線対２５に接続され、前記負荷トランジス
タ対Ｎ３，Ｎ４のダイオード接続部５０ｃ，５０ｄは第
１の差動信号配線対２４に接続される。

【０１４６】また、前記第２のフリップフロップ回路５
１は、相互にフリップフロップ接続された第１及び第２
のＰＭＯＳ型インバータ回路５１ａ，５１ｂより成る。
前記インバータ回路５１ａ，５１ｂの各ＰＭＯＳ型負荷
トランジスタＰ３，Ｐ４は、各々、そのゲート電極とド
レイン電極とを接続したダイオード接続部５１ｃ，５１
ｄを有する。前記インバータ回路対５１ａ，５１ｂのＰ
ＭＯＳ型トランジスタ対Ｐ１，Ｐ２は、そのソース電極
対が第１の差動信号配線対２４に接続され、前記負荷ト
ランジスタ対Ｐ３，Ｐ４のダイオード接続部５１ｃ，５
１ｄは第２の差動信号配線対２５に接続される。

【０１４７】前記補助レシーバー回路５２の内部構成は
図１８（ａ）に示される。図１８（ａ）に示した補助レ
シーバー回路５２は、第１ないし第４のＣＭＯＳ型イン
バータ回路５３〜５６を有する。前記第１及び第２のイ
ンバータ回路５３、５４は、共通出力端子ＯＴを有する
と共に、各々、第１の差動信号配線対２４の一方の配線
（図では差動信号の一方Ｕ１が伝送される配線）と、第
２の差動信号配線対２５の一方の配線（図では差動信号
の一方Ｌ１が伝送される配線）とを、所定電源及び接地
電源とし、第１のインバータ回路５３には第２のフリッ
プフロップ回路５１の出力対からの信号の一方Ａが入力
され、第２のインバータ回路５４には第１のフリップフ
ロップ回路５０の出力対からの信号の一方Ｃが入力され
る。一方、第３及び第４のインバータ回路５５、５６
は、共通出力端子ＸＯＴを有すると共に、各々、第１の
差動信号配線対２４の他方の配線（図では差動信号の他
方Ｕ２が伝送される配線）と、第２の差動信号配線対２
５の他方の配線（図では差動信号の他方Ｌ２が伝送され
る配線）とを、所定電源及び接地電源とし、第３のイン
バータ回路５５には第２のフリップフロップ回路５１の
出力対からの信号の他方Ｂが入力され、第４のインバー
タ回路５６には第１のフリップフロップ回路５０の出力
対からの信号の他方Ｄが入力される。

【０１４８】本実施の形態では、第１及び第２のフリッ
プフロップ回路５０、５１の各出力対Ａ〜Ｄの電位変化
は、図１７（ａ）及び（ｂ）に示す通りである。同図
（ａ）に示す時間ｔ＝ｔｏと、同図（ｂ）に示す時間ｔ
＝ｔ１とでは、各対内で相補の電位関係が逆転する。注
目すべき点は、例えば同図（ａ）においては出力Ｂは接
地電位までロウにならず、また出力Ｃは電源電位までハ
イにならない。一方、同図（ｂ）においては出力Ａは接
地電位までロウにならず、出力Ｄは電源電位までハイに
ならない。その原因は、各フリップフロップ接続された
インバータ回路がダイオード負荷型であることにある。
従って、この出力を単なる論理回路に接続する場合には
貫通電流を伴い、不安定動作の原因になる。

【０１４９】前記の貫通電流を防ぐため、本実施の形態
では、図１８（ａ）に示す構成の補助レシーバー回路５
２が設けられる。

【０１５０】図１８（ｂ）は、補助レシーバー回路の変
形例を示し、この補助レシーバー回路５２´は２個のイ
ンバータ回路を直列接続した構成を２組持つ。

【０１５１】即ち、図１８（ｂ）の補助レシーバー回路
５２´は、１組を構成するＮＭＯＳ型インバータ回路６
０及びＰＭＯＳ型インバータ回路６１と、他の１組を構
成する他のＮＭＯＳ型インバータ回路６２及びＰＭＯＳ
型インバータ回路６３とを有する。前記１組のＮＭＯＳ
型インバータ回路６０及びＰＭＯＳ型インバータ回路６
１は、相互に直列接続されて直列回路を構成し、その直
列接続点は出力端子ＯＴとなる。この直列回路は、第１
の差動信号Ｕ１，Ｕ２の一方（図ではＵ１）と、第２の
差動信号Ｌ１，Ｌ２の一方（図ではＬ１）を電源及び接
地電源とし、更に各々のインバータ回路６０，６１にお
いて、第１のフリップフロップ回路５０の出力の一方Ｃ
及び第２のフリップフロップ回路５１の出力の一方Ａが
ゲート電極に入力される。

【０１５２】更に、前記他の１組のＮＭＯＳ型インバー
タ回路６２及びＰＭＯＳ型インバータ回路６３について
も同様の構成である。即ち、この両インバータ回路６
３，６４は相互に直列接続されて直列回路を構成し、そ
の直列接続点は出力端子ＸＯＴとなる。この直列回路
は、前記第１の差動信号の他方Ｕ２及び第２の差動信号
の他方Ｌ２を電源及び接地電源とし、更に各々のインバ
ータ回路６２，６３では、第１のフリップフロップ回路
５０の出力の他方Ｄ及び第２のフリップフロップ回路５
１の出力の他方Ｂがゲート電極に入力される。

【０１５３】（第１１の実施の形態）次に、図１９及び
図２０を用いて本発明の第１１の実施の形態を説明す
る。

【０１５４】以上の説明では信号受信回路をフリップフ
ロップ回路により構成したのに代え、本実施の形態では
インバータ回路により構成したものである。

【０１５５】図１９は本発明の信号受信回路を含んだ半
導体集積回路を示す。同図において、７０は、前記図８
及び図１２に示した第１のドライバー回路２２から電源
電位Ｖｃｃを基準とする小振幅電圧（電源電圧の半分以
下の電圧）の第１の差動クロック信号ＵＣＬＫ，ＵＸＣ
ＬＫが伝送される第１の差動信号配線対、７１は前記図
８及び図１２に示した第２のドライバー回路２３から接
地電位Ｖｓｓを基準とする小振幅電圧（電源電圧の半分
以下の電圧）の第２の差動クロック信号ＬＣＬＫ，ＬＸ
ＣＬＫが伝送される第２の差動信号配線対である。

【０１５６】また、７２は前記第１及び第２の差動信号
配線対７０、７１からの差動クロック信号を受信するイ
ンバータ回路（信号受信回路）であって、これ等の差動
クロック信号よりも振幅電圧の大きいクロック信号Ｑを
生成する。また、ＳＷ１は前記インバータ回路７２から
のクロック信号Ｑの立下りエッジで活性化される第１の
スイッチ回路、７３は前記第１のスイッチ回路ＳＷ１の
活性化時にデータＡがスイッチ回路ＳＷ１を介して入力
されるラッチ回路であって、前記インバータ回路７２か
らのクロック信号Ｑの立上りエッジで前記入力したデー
タＡをラッチする。更に、７６は前記インバータ回路７
２からのクロック信号Ｑを反転する他のインバータ回
路、ＳＷ２は前記他のインバータ回路７６からの反転ク
ロック信号／Ｑの立下りエッジで活性化される第２のス
イッチ回路であって、前記ラッチ回路７３にラッチされ
たデータを出力する。

【０１５７】前記インバータ回路（信号受信回路）７２
の具体的構成を図２０に示す。同図において、インバー
タ回路７２はＣＭＯＳ型インバータ回路より成る。この
ＣＭＯＳ型インバータ回路７２は、ＰＭＯＳ型トランジ
スタＰ１と、このトランジスタＰ１のドレイン電極にソ
ース電極が接続されたＮＭＯＳ型トランジスタＮ１とか
ら成り、両トランジスタＰ１，Ｎ１の接続点には更にイ
ンバータ回路７４が接続され、このインバータ回路７４
の出力がクロック信号Ｑとなる。そして、前記ＰＭＯＳ
型トランジスタＰ１のゲート電極及びソース電極に第１
の差動クロック信号ＵＣＬＫ，ＵＸＣＬＫが入力され、
ＮＭＯＳ型トランジスタＮ１のゲート電極及びソース電
極に第２の差動クロック信号ＬＣＬＫ，ＬＸＣＬＫが入
力される構成である。従って、ＰＭＯＳ型トランジスタ
Ｐ１のＯＮ時には第１の差動クロック信号の一方ＵＸＣ
ＬＫが、ＮＭＯＳ型トランジスタＮ１のＯＮ時には第２
の差動クロック信号の一方ＬＸＣＬＫが、各々前記イン
バータ回路７４に出力される。従って、インバータ回路
７４から出力されるクロック信号（検知信号）Ｑの振幅
電圧は、電源電位Ｖｃｃと接地電位Ｖｓｓとの電位差近
傍となる。

【０１５８】以上の構成では、インバータ回路７２の各
ＭＯＳトランジスタＰ１，Ｎ１では、そのゲート電極及
びソース電極に差動クロック信号が入力されて、その差
動クロック信号の電位変化時には、その電位変化に同期
してゲート電極及びソース電極の両電位が相互に逆方向
に遷移する。従って、これ等ＭＯＳトランジスタＰ１，
Ｎ１がオフする際には、負の電圧がゲート電極とソース
電極との間に印加される（つまり、差動クロック信号の
電位差分が逆バイアスされる）ので、しきい値電圧が低
い、例えば０ｖよりも小さくても充分カットオフする。
よって、伝送される差動クロック信号ＵＣＬＫ，ＵＸＣ
ＬＫ、ＬＣＬＫ，ＬＸＣＬＫの振幅電圧が微小電圧であ
っても、その差動クロック信号をスタティックに確実に
受信できるので、微小振幅の差動クロック信号を伝送す
る分、半導体集積回路の低消費電流化が可能である。

【０１５９】しかも、図３５（ａ）に示す従来構成で
は、レシーバー回路の一部を構成するＮＭＯＳ型トラン
ジスタＮ１、Ｎ２のゲート電極に差動信号Ｌ１，Ｌ２が
入力され、その各ソース電極は接地されてその電位は接
地電位に固定されていたために、ＮＭＯＳ型トランジス
タＮ１、Ｎ２の各ゲート- ソース間電圧Ｖｇｓ１、Ｖｇ
ｓ２の差ΔＶｇｓ（＝Ｖｇｓ１−Ｖｇｓ２）は、同図
（ｂ）に示すように前記差動信号Ｌ１、Ｌ２の電位差以
上には大きくできない。これに対し、本実施の形態で
は、図２１（ａ）に示すように、ＮＭＯＳ型トランジス
タＮ１、Ｎ２のソース電極の電位がそのゲート電極の電
位の変化方向とは反対方向に変化するので、同図（ｂ）
に示すように両トランジスタＮ１、Ｎ２のゲート- ソー
ス間電圧Ｖｇｓ１、Ｖｇｓ２の差ΔＶｇｓは、図３５の
従来構成に比して、２倍に大きくできる。従って、動作
がより一層高速化すると共に、遅延時間を短縮できる。

【０１６０】図２２及び図２３は、インバータ回路の変
形例を示す。同各図では、図２０に示したインバータ回
路７２とは別途に他のインバータ回路７５を設け、この
インバータ回路７５の構成において、各ＭＯＳ型トラン
ジスタのゲート電極及びソース電極と差動クロック信号
との接続関係を、図２３に示すように、インバータ回路
７２とは相補の関係に設定したものである。

【０１６１】したがって、この変形例では、図１９にお
いてインバータ回路７２のクロック信号Ｑを更に反転す
るインバータ回路７６を不要にできる。特に、このイン
バータ回路７６に起因する遅延時間が問題になるような
アプリケーションでは有効な実施の形態である。

【０１６２】（第１２の実施の形態）続いて、図２４及
び図２５を用いて本発明の第１２の実施の形態を説明す
る。図２４において、８０は２本の信号線より成る１組
の配線対であって、電源電位Ｖ１と制御信号ＳＧ１とが
伝送される。８１は２本の信号線より成る他の１組の配
線対であって、他の電源電位Ｖ２と制御信号ＳＧ２とが
伝送される。

【０１６３】また、８２は電源線スイッチ（スイッチ手
段）、８３は接地線スイッチ（スイッチ手段）、８４は
ロジック部（回路部）である。前記電源線スイッチ８２
は、ＰＭＯＳ型トランジスタＱＰ１より成り、そのゲー
ト電極が制御信号ＳＧ１の制御線に、そのソース電極が
電源電位Ｖ１の電源線に接続される。前記接地線スイッ
チ８３は、ＰＭＯＳ型トランジスタＱＮ１より成り、そ
のゲート電極が制御信号ＳＧ２の制御線に、そのソース
電極が電源電位Ｖ２の電源線に接続される。

【０１６４】前記電源線スイッチ８２のＰＭＯＳ型トラ
ンジスタＱＰ１のしきい値電圧Ｖｔ（ＱＰ１）は、図２
５に示すように、ロジック部８４を構成するＰＭＯＳ型
トランジスタのしきい値電圧（−０．３Ｖ）に等しい又
はそれ未満の値（図２５では−０．３Ｖ）に設定され
る。

【０１６５】また、接地線スイッチ８３のＮＭＯＳ型ト
ランジスタＱＮ１のしきい値電圧Ｖｔ（ＱＮ１）は、同
図に示すように、ロジック部８４を構成するＰＭＯＳ型
トランジスタのしきい値電圧（０．３Ｖ）に等しい又は
それ未満の値（図２５では０．３Ｖ）に設定される。

【０１６６】前記電源電圧Ｖ１，Ｖ２、制御信号ＳＧ
１，ＳＧ２は、電位制御回路（電位制御手段）７７によ
り制御される。即ち、電源電位Ｖ１は所定電位Ｖｃｃ
（３．３Ｖ）に、電源電位Ｖ２は接地電位Ｖｓｓに各々
固定制御される。一方、制御信号ＳＧ１は、ロジック部
８４のアクティブ時（活性化状態）には電源線スイッチ
８２（ＰＭＯＳ型トランジスタＱＰ１）がオンするよう
に接地電位Ｖｓｓ（０Ｖ）に設定され、ロジック部８４
が動作しなくてよいスリープモード時（非活性化状態）
では、電源線スイッチ８２（ＰＭＯＳ型トランジスタＱ
Ｐ１）がオフする方向（即ち、電位の増大方向）に遷移
し且つその遷移到達点の電位がＰＭＯＳ型トランジスタ
ＱＰ１のソース電極の電位（Ｖｃｃ＝３．３Ｖ）を微小
電位ｄＶ（例えば０．３Ｖ）越えて、そのゲート電極を
オーバードライブする電位（３．３Ｖ＋０．３Ｖ）に制
御される。更に、制御信号ＳＧ２は、ロジック部８４の
アクティブ時には接地線スイッチ８３（ＮＭＯＳ型トラ
ンジスタＱＮ１）がオンするように電源電位Ｖｃｃ
（３．３Ｖ）に設定され、ロジック部８４のスリープモ
ード時には、接地線スイッチ８３（ＮＭＯＳ型トランジ
スタＱＮ１）がオフする方向（即ち、電位の減少方向）
に遷移し且つその遷移到達点の電位がＮＭＯＳ型トラン
ジスタＱＮ１のソース電極の電位（Ｖｓｓ＝０Ｖ）を微
小電位ｄＶ（例えば０．３Ｖ）越えて、そのゲート電極
をオーバードライブする電位（０Ｖ−０．３Ｖ）に制御
される。

【０１６７】ここで、従来では、ロジック部を構成する
トランジスタのしきい値電圧は低い電圧（例えば０．３
Ｖ）であり、このため、電源線スイッチ及び接地線スイ
ッチを構成するトランジスタのしきい値電圧を通常値
（例えば０．６Ｖ）に設定して、ロジック部のスリープ
モード時に流れるロジック部の貫通電流を電源線スイッ
チ及び接地線スイッチで小さく制限するように対処して
いた。しかし、この構成では、ロジック部のアクティブ
時に大きな電流を流す必要性から、電源線スイッチ及び
接地線スイッチを大きなサイズのトランジスタで構成す
る必要があり、レイアウト面積が増大する欠点があっ
た。この問題は、通常のしきい値電圧が電源電圧に近く
なればなる程問題になる。

【０１６８】しかし、本実施の形態では、電源線スイッ
チ８２及び接地線スイッチ８３を構成するＭＯＳ型トラ
ンジスタＱＰ１，ＱＮ１の各しきい値電圧が、ロジック
部８４を構成するトランジスタのしきい値電圧と同一又
はそれ未満の小さい値に設定されているので、ロジック
部８４のアクティブ時には、単位チャネル当り、より大
きな電流が流れて、大きなサイズのトランジスタを使用
する必要がなくなり、レイアウト面積が小さくて済む。
しかも、スリープモード時には、電源線スイッチ８２及
び接地線スイッチ８３のゲート電極が、通常のしきい値
より小さくなった分（０．６Ｖ−０．３Ｖ＝０．３
Ｖ）、ソース電極の電位を越える電位にオーバードライ
ブされて、これ等スイッチ８２，８３をより一層オフ状
態（ハイインピーダンス状態）に制御できるので、これ
等の電源線スイッチ８２及び接地線スイッチ８３を十分
にカットオフでき、従って、スリープモード時に流れる
貫通電流を小さく制限できる。

【０１６９】（第１３の実施の形態）次に、図２５及び
図２６を用いて本発明の第１３の実施の形態を説明す
る。

【０１７０】本実施の形態では、前記第１２の実施の形
態が電源線スイッチ８２及び接地線スイッチ８３のゲー
ト電極を、ロジック部８４のスリープモード時に通常の
しきい値より小さくなった電圧分（０．３Ｖ）だけオー
バードライブしたのに代え、電源線スイッチ８２及び接
地線スイッチ８３のソース電極をオーバードライブする
構成としたものである。

【０１７１】即ち、図２６において、８５及び８６は各
々電源電位Ｖ１，Ｖ２を制御する出力電位可変ＤＣ／Ｄ
Ｃコンバータであって、各コンバータ８５，８６は外部
電源Ｖｃｃ及び接地電位Ｖｓｓを電源電位Ｖ１，Ｖ２に
各々変換する。コンバータ８５，８６は、インダクタン
スを用いる内部構成のものではチョッパ比を変化させる
こと、又はリファレンス電圧と比較して出力するタイプ
ではそのリファレンス電圧を切り換えることにより、そ
の出力電位を可変にする。

【０１７２】電源電位Ｖ１，Ｖ２及び制御信号ＳＧ１，
ＳＧ２は、具体的には図２５に前記第１２の実施の形態
と対照して示すように制御される。

【０１７３】即ち、制御信号ＳＧ１は、アクティブ時に
は電源線スイッチ８２（ＰＭＯＳ型トランジスタＱＰ
１）をオンするように接地電位Ｖｓｓ（０Ｖ）に、スリ
ープモード時には電源線スイッチ８２をオフするように
電源電位Ｖｃｃ（３．３Ｖ）に各々制御される。

【０１７４】一方、電源電位Ｖ１，Ｖ２は、アクティブ
時とスリープモード時とで異なる電位に制御される。具
体的には図２５に示したように、電源電位Ｖ１は、アク
ティブ時には、電源線スイッチ８２（ＰＭＯＳ型トラン
ジスタＱＰ１）をオンするように電源電位Ｖｃｃ（３．
３Ｖ）に制御され、スリープモード時には電源線スイッ
チ８２をより一層オフにするように、前記制御信号ＳＧ
１の電位遷移方向（電位増大方向）とは逆方向（電位減
少方向）に通常しきい値より小さくなった微小電圧分ｄ
Ｖ（０．６Ｖ−０．３Ｖ＝０．３Ｖ）だけ変化させて所
定電位（Ｖｃｃ−ｄＶ＝３．３Ｖ−０．３Ｖ）に制御さ
れる。

【０１７５】同様に、電源電位Ｖ２は、アクティブ時に
は、接地線スイッチ８３（ＮＭＯＳ型トランジスタＱＮ
１）をオンするように接地電位Ｖｓｓ（０Ｖ）に制御さ
れ、スリープモード時には接地線スイッチ８３をより一
層オフにするように、前記制御信号ＳＧ２の電位遷移方
向（電位減少方向）とは逆方向（電位増大方向）に通常
しきい値より小さくなった微小電圧分ｄＶ（＝０．３
Ｖ）だけ変化させて所定電位（Ｖｓｓ＋ｄＶ＝０Ｖ＋
０．３Ｖ）に制御される。

【０１７６】従って、本実施の形態においても、前記第
１２の実施の形態と同様に、電源線スイッチ８２及び接
地線スイッチ８３として低しきい値電圧のトランジスタ
を使用しても、スリープモード時には貫通電流が問題に
ならない程度にこれ等スイッチ８２，８３をカットオフ
できると共に、アクティブ時には、しきい値電圧が小さ
い分、単位チャネル幅当りより大きな電流を流すことが
できるので、サイズの大きなトランジスタを使用する必
要がなく、レイアウト面積も小さくて済む効果がある。

【０１７７】尚、前記第１２及び第１３の実施の形態を
組み合わせる、つまり、電源線スイッチ８２及び接地線
スイッチ８３を構成するＭＯＳトランジスタのゲート電
極及びソース電極の両電位を共に、これ等トランジスタ
がより一層カットオフするように制御すれば、これ等ス
イッチ８２，８３を構成するＭＯＳトランジスタのしき
い値電圧を一層小さくでき、０Ｖにすることが可能にな
る。

【０１７８】（第１４の実施の形態）続いて、図２７な
いし図３０を用いて本発明の第１４の実施の形態を説明
する。本実施の形態は、論理回路又は演算回路がその処
理の順序の方向に複数に分割されて複数の段に区画さ
れ、その各段の間にスイッチ回路及びラッチ回路を配置
したパイプライン構成の半導体集積回路の改良に関す
る。以下、１段のみについて図示及び説明をする。

【０１７９】図２７において、ＵＣＬＫ，ＵＸＣＬＫは
電源電位Ｖｃｃを基準とし、図２８に示すＣＭＯＳレベ
ルのフル振幅の外部クロック信号ＣＬＫよりも微小振幅
電圧の第１の差動クロック信号、ＬＣＬＫ，ＬＸＣＬＫ
は図２８に示すように接地電位Ｖｓｓを基準とする前記
と同様な微小振幅電圧の第２の差動クロック信号、９０
は前記第１の差動クロック信号ＵＣＬＫ，ＵＸＣＬＫが
伝送される第１の差動信号配線対、９１は前記第２の差
動クロック信号ＬＣＬＫ，ＬＸＣＬＫが伝送される第２
の差動信号配線対、７２は、前記図２０に示した信号受
信回路としてのインバータ回路（制御手段）であって、
前記第１及び第２の差動クロック信号を受けて、外部ク
ロック信号ＣＬＫのハイ時にロウとなるクロック信号
（他のクロック信号）Ｑを内部インバータ回路７４から
出力する。

【０１８０】また、９２は前記インバータ回路７２から
のクロック信号Ｑを反転するインバータ回路、ＳＷ１は
前記インバータ回路７２、９２からのクロック信号Ｑ及
びその反転信号ＸＱを受ける第１のスイッチ回路であっ
て、クロック信号Ｑのロウ時に活性化されて差動データ
Ａ，ＸＡを入力する。ＳＷ２は前記インバータ回路７
２、９２からのクロック信号Ｑ及びその反転信号ＸＱを
受ける第２のスイッチ回路であって、クロック信号Ｑの
ハイ時に活性化される。

【０１８１】更に、９３はラッチ回路であって、前記第
１のスイッチ回路ＳＷ１からの差動データＡ，ＸＡをラ
ッチし、そのラッチした差動データを差動信号Ｂ，ＸＢ
として前記第２のスイッチ回路ＳＷ２に出力する。前記
ラッチ回路９３は、ダイナミック型であって、フリップ
フロップ部９３ａと、電源供給スイッチ（第１のスイッ
チ部）ＰＱ１と、接地電源供給スイッチ（第２のスイッ
チ部）ＮＱ２とから成る。

【０１８２】前記電源供給スイッチＰＱ１は、ＰＭＯＳ
型トランジスタより成り、そのゲート電極及びソース電
極が前記第１の差動信号配線対９０に接続され、そのド
レイン電極が前記フリップフロップ部９３ａに接続され
る。また、接地電源供給スイッチＮＱ１は、ＮＭＯＳ型
トランジスタより成り、そのゲート電極及びソース電極
が前記第２の差動信号配線対９１に接続され、そのドレ
イン電極が前記フリップフロップ部９３ａに接続され
る。

【０１８３】以上の構成により、本実施の形態では、ダ
イナミックラッチ回路９３は、図２８に示すように、そ
の動作が電源供給スイッチＰＱ１と接地電源供給スイッ
チＮＱ１とにより制御される。即ち、クロック信号ＣＬ
Ｋの半周期（ロウの期間）で、第１のスイッチ回路ＳＷ
１が切り離された時には、前記双方の電源供給スイッチ
ＰＱ１，ＮＱ１がオンになると共に、第２のスイッチ回
路ＳＷ２もオンになるので、ラッチ回路９３にラッチさ
れていたデータが前記第２のスイッチ回路ＳＷ２を介し
て出力線対９４に出力されて、出力線対９４の出力Ｃ，
ＸＣの電位が確定する。

【０１８４】一方、クロック信号ＣＬＫのもう一方の半
周期（ハイの期間）では、第２のスイッチ回路ＳＷ２が
オフ、第１のスイッチ回路ＳＷ１がオンになるが、この
時には、前記ダイナミックラッチ回路９３の双方の電源
供給スイッチＰＱ１，ＮＱ１が共にオフになるので、ラ
ッチ回路９３の差動接点Ｂ，ＸＢ点は、入力点Ａ，ＸＡ
によって決定される。ここで、前回ラッチされたデータ
値と比較して今回入力されたデータ値が変化した場合で
あっても、既述の通り、ラッチ回路９３の電源（即ち、
第１及び第２の差動信号配線対９０，９１の一方ＵＣＬ
Ｋ，ＬＸＣＬＫ）は、双方の電源供給スイッチＰＱ１，
ＮＱ１のオフにより切り離されているので、貫通電流を
伴うことがなく、データが反転書き込みされる。

【０１８５】従って、本実施の形態では、第１及び第２
の差動信号配線対９０，９１用いてダイナミックラッチ
回路９３の電源供給を制御して、クロック信号ＣＬＫの
半周期には入力データとラッチデータとの衝突を回避し
ながら新データを取り込み、クロック信号ＣＬＫの残り
の半周期には、その信号が微少な電位差でも、差動アン
プでレシーブするので、安定に増幅でき、データ転送可
能である。

【０１８６】図２９は、前記図２８の第１のスイッチ回
路ＳＷ１をＣＭＯＳ型トランジスタで構成したのに代え
て、ＮＭＯＳ型トランジスタのみで構成した第１のスイ
ッチ回路ＳＷ１´を設けた場合を示している。

【０１８７】このように第１のスイッチ回路ＳＷ１´を
ＮＭＯＳ型トランジスタのみで構成した場合には、ＣＭ
ＯＳ型トランジスタで構成した場合に比較して、第１の
スイッチ回路ＳＷ１´が制御される際の充放電電流を低
減できる効果がある。しかし、このタイプのスイッチ回
路は、図３０に示すように、ハイ側の電位の伝送が困難
である。このため、次段がスタティックなインバータ回
路の場合には貫通電流が流れ、逆に消費電流が大きくな
ってしまう問題点があるが、図２９に示すようなダイナ
ミックラッチ回路９３であれば、メモリーのデータ線の
増幅のように、クロック信号ＣＬＫの半周期で微小電圧
を入力として取り込み、クロック信号ＣＬＫの残りの半
周期で電源供給スイッチＰＱ１，ＮＱ１をオンにして、
その取り込んだ微小電圧を高速にＣＭＯＳ型レベルの高
電圧に変換できる効果がある。

【０１８８】（第１５の実施の形態）次に、図３１及び
図３２を用いて本発明の第１５の実施の形態を説明す
る。

【０１８９】本実施の形態は半導体集積回路としてハー
フラッチ回路に適用したものである。図３１において、
１００はＰＭＯＳ型トランジスタＱＰ１より成る第１の
スイッチ回路、１０３はＮＭＯＳ型トランジスタＱＮ１
より成る第２のスイッチ回路、１０１は前記第１及び第
２のスイッチ回路１００、１０３の間に配置された他の
ＰＭＯＳ型トランジスタＱＰ３及びＮＭＯＳ型トランジ
スタＱＮ３より成るＣＭＯＳ型インバータ回路であっ
て、そのゲート電極にはデータ信号ＩＮが入力される。

【０１９０】前記第１のスイッチ回路１００（ＰＭＯＳ
型トランジスタＱＰ１）は、そのゲート電極及びソース
電極が第１の差動クロック信号ＵＣＬＫ、ＵＸＣＬＫの
差動信号配線対９０に接続され、前記第２のスイッチ回
路１０３（ＮＭＯＳ型トランジスタＱＮ１）は、そのゲ
ート電極及びソース電極が第２の差動クロック信号ＬＣ
ＬＫ、ＬＸＣＬＫの差動信号配線対９１に接続される。

【０１９１】前記第１及び第２のスイッチ回路１００、
１０３及びＣＭＯＳ型インバータ回路１０１により、第
１のクロックドインバータ回路１０５が構成される。図
３１のハーフラッチ回路は、パイプラインを構成する各
段を分離又は接続するために、前記第１のクロックドイ
ンバータ回路１０５と、これと同一構成の第２のクロッ
クドインバータ回路１０６とを２段縦属接続し、更にそ
の出力を入力とするインバータ回路１０２を設け、前記
インバーター回路１０２の出力を、前記縦属接続された
クロックドインバータ回路の接続点にフィードバック接
続した構成からなる。

【０１９２】本実施の形態のハーフラッチ回路は、２組
のクロックドインバータ回路を構成する４個のスイッチ
回路ＱＰ１，ＱＮ１，ＱＰ２，ＱＮ２が第１及び第２の
差動クロック信号ＵＣＬＫ、ＵＸＣＬＫ、ＬＣＬＫ、Ｌ
ＸＣＬＫの電位変化に同期して動作する。

【０１９３】ここで、本実施の形態の従来例を図３３に
示す。同図に示す回路は、特開平６−１２０７８２号公
報に開示される回路である。この回路は、前記クロック
信号によって充放電される電荷を低減するために、クロ
ック信号線を４本に分割し、その各信号線の信号を電源
電圧の１／２の振幅値でクロック信号と同期して駆動す
ると共に、電源電圧からその中間電位まで遷移する信号
線対ＵＣＬＫ、ＵＸＣＬＫと、接地電圧から前記中間電
位まで遷移する信号線対ＬＣＬＫ、ＬＸＣＬＫとの間
で、充放電電荷を再利用することにより、クロック信号
の生成に要する消費電力を低減するものである。しか
し、電源電圧の１／２にしか振幅を制限できないこと、
及びその信号の電位変化が、クロックドインバータ回路
を構成するスイッチ回路ＱＰ１，ＱＮ１，ＱＰ２，ＱＮ
２のゲート電極のみに入力されるため、そのスイッチ回
路のゲインが不十分であり、遅延時間が長くなる問題が
ある。

【０１９４】これに対し、本実施の形態では、クロック
ドインバータ回路を構成するＰ型、Ｎ型の各ＭＯＳトラ
ンジスタから成るスイッチ回路ＱＰ１，ＱＮ１，ＱＰ
２，ＱＮ２のしきい値電圧Ｖｔを、第１及び第２の差動
クロック信号の電位差分低くできるので、ＭＯＳ型トラ
ンジスタのゲート電圧をＶｇ、ソース電圧をＶｓ、しき
い値電圧をＶｔとすると、そのＭＯＳ型トランジスタの
駆動電流を決定する電圧（Ｖｇ−Ｖｓ−Ｖｔ）が大きく
なり、その結果、同一振幅で比較した場合に、大きな電
流が流せる分、動作が高速化すると共に、遅延時間を抑
制できる効果を奏する。従って、同じ遅延時間を想定し
た場合、伝送する差動クロック信号の振幅電圧が微小電
圧ｄＶである分、前記図３３の従来例に比較して、低消
費電力化を図ることができる効果を奏する。

【０１９５】（第１６の実施の形態）続いて、図３４を
用いて本発明の第１６の実施の形態を説明する。

【０１９６】本実施の形態は、前記図３１の第１５の実
施の形態の構成に回路を付加した構成を有する。以下、
付加した構成のみを説明する。

【０１９７】図３４において、１２０、１２１はチップ
全体に走る第１及び第２の源クロック差動配線対、１２
５は前記第１の源クロック差動配線対１２０と第１のク
ロック差動配線対９０とを接続及び遮断する２個のＰＭ
ＯＳ型トランジスタより成る第１のスイッチ回路、１２
６は前記第２の源クロック差動配線対１２１と第２のク
ロック差動配線対９１とを接続及び遮断する２個のＮＭ
ＯＳ型トランジスタより成る第２のスイッチ回路であ
る。

【０１９８】また、１３０は第１のクロック差動配線対
９０を構成する２本の配線を各々所定電位及び接地電位
に固定するための第１の接続回路、１３１は第２のクロ
ック差動配線対９１を構成する２本の配線を各々所定電
位及び接地電位に固定するための第２の接続回路であ
る。

【０１９９】前記第１の接続回路１３０は、第２のクロ
ックドインバータ回路１０６のＰＭＯＳ型トランジスタ
ＱＰ２のゲート電極に接続される第１のクロック差動配
線対９０の一方（ＵＸＣＬＫの配線側）を接地するＮＭ
ＯＳ型トランジスタＱＮ６と、第２のクロックドインバ
ータ回路１０６のＰＭＯＳ型トランジスタＱＰ２のソー
ス電極に接続される第１のクロック差動配線対９０の他
方（ＵＣＬＫの配線側）を所定電源に接続するＰＭＯＳ
型トランジスタＱＰ６とから成る。

【０２００】また、前記第２の接続回路１３１は、第２
のクロックドインバータ回路１０６のＮＭＯＳ型トラン
ジスタＱＮ２のゲート電極に接続される第２のクロック
差動配線対９１の一方（ＬＣＬＫの配線側）を所定電源
に接続するＰＭＯＳ型トランジスタＱＰ７と、第２のク
ロックドインバータ回路１０６のＮＭＯＳ型トランジス
タＱＮ２のソース電極に接続される第２のクロック差動
配線対９０の他方（ＬＸＣＬＫの配線側）を接地するＮ
ＭＯＳ型トランジスタＱＮ７とから成る。

【０２０１】更に、１４０は、前記第１及び第２のスイ
ッチ回路１２５，１２６並びに第１及び第２の接続回路
１３０，１３１を制御する制御回路である。この制御回
路１４０は制御信号ＳＬを発生する。この制御信号ＳＬ
は、クロックドインバータ回路１０５，１０６のデータ
入力が時間の経過に対して変化しない場合、又はデータ
を次段に転送する必要がない期間に、ハイレベルの電位
に設定される。この制御信号ＳＬは、第１のスイッチ回
路（ＰＭＯＳ型トランジスタ）１２５、第１の接続回路
１３０のＮＭＯＳ型トランジスタＱＮ６、及び第２の接
続回路１３１のＮＭＯＳ型トランジスタＱＮ７の各ゲー
ト電極に入力される。一方、制御信号ＳＬはインバータ
回路１４１により反転され、この反転信号ＸＳＬは、第
２のスイッチ回路（ＮＭＯＳ型トランジスタ）１２６、
第１の接続回路１３０のＰＭＯＳ型トランジスタＱＰ
６、及び第２の接続回路１３１のＰＭＯＳ型トランジス
タＱＰ７の各ゲート電極に入力される。

【０２０２】従って、本実施の形態では、クロックドイ
ンバータ回路１０５，１０６のデータ入力が時間の経過
に対して変化しない場合、又はデータを次段に転送する
必要がない期間では、制御回路１４０から制御信号ＳＬ
が出力され、その結果、第１及び第２のクロック差動配
線対９０，９１が各々第１及び第２の源クロック差動配
線対１２０，１２１と分離される。

【０２０３】その際、第２のクロックドインバータ回路
１０６のＰ型及びＮ型のＭＯＳトランジスタＱＰ２，Ｑ
Ｎ２が共にオンして、ラッチされていたデータがそのま
ま保持される。

【０２０４】

【発明の効果】以上説明したように、本発明によれば、
小振幅電圧の差動信号であってもスタティックに高速に
連動して動作できる信号受信回路を提供できるので、小
振幅電圧の差動信号の伝送を可能にして、伝送すべき信
号のドライブに要する消費電力を顕著に低減できる効果
を奏する。しかも、伝送すべき信号がクロック信号であ
る場合には、従来のようにクロック信号の配線幅を広げ
ることなく、その配線抵抗の影響を低減できると共に、
配線容量の増大による消費電流の増大の問題も回避でき
る。よって、本発明では、チップ面積を増やさず、特殊
なプロセスも用いずに、低コストで低消費電力化を実現
できる信号伝送回路、信号受信回路等を提供でき、その
実用的効果は大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す全体概略構成
図である。

【図２】本発明の第１の実施の形態におけるドライバー
回路の具体的構成を示す図である。

【図３】本発明の第１及び第８の実施の形態におけるレ
シーバー回路の具体的構成を示す図である。

【図４】本発明の第２及び第８の実施の形態におけるレ
シーバー回路の具体的構成を示す図である。

【図５】本発明の第３、第７及び第８の実施の形態にお
けるレシーバー回路の具体的構成を示す図である。

【図６】本発明の第４及び第８の実施の形態におけるレ
シーバー回路の具体的構成を示す図である。

【図７】本発明の第５、第７及び第８の実施の形態にお
けるレシーバー回路の具体的構成を示す図である。

【図８】本発明の第６の実施の形態を示す全体概略構成
図である。

【図９】本発明の第６及び第８の実施の形態におけるレ
シーバー回路の具体的構成を示す図である。

【図１０】本発明の第６及び第８の実施の形態における
他のレシーバー回路の具体的構成を示す図である。

【図１１】本発明の第６及び第８の実施の形態における
更に他のレシーバー回路の具体的構成を示す図である。

【図１２】（ａ）は本発明の第９の実施の形態における
第１のドライバー回路の具体的構成を示す図、（ｂ）は
同実施の形態における第２のドライバー回路の具体的構
成を示す図である。

【図１３】本発明の第９の実施の形態におけるレシーバ
ー回路のタイミングチャートを示す図である。

【図１４】本発明の第９の実施の形態における他のドラ
イバー回路の具体的構成を示す図である。

【図１５】本発明の第９の実施の形態における更に他の
ドライバー回路の具体的構成を示す図である。

【図１６】本発明の第１０の実施の形態におけるレシー
バー回路の具体的構成を示す図である。

【図１７】本発明の第１０の実施の形態におけるレシー
バー回路のタイミングチャートを示す図である。

【図１８】（ａ）は本発明の第１０の実施の形態におけ
る補助レシーバー回路の具体的内部構成を示す図、
（ｂ）は補助レシーバー回路の変形例を示す図である。

【図１９】本発明の第１１の実施の形態における半導体
集積回路の全体概略構成を示す図である。

【図２０】本発明の第１１の実施の形態における半導体
集積回路のレシーバー回路の具体的構成を示す図であ
る。

【図２１】（ａ）は本発明の第１１の実施の形態の全体
構成を示す図、（ｂ）は同実施の形態においてレシーバ
ー回路の一部を構成する２個のＮＭＯＳ型トランジスタ
のゲート- ソース間電圧の差を示す図である。

【図２２】本発明の第１１の実施の形態における他の半
導体集積回路の全体概略構成を示す図である。

【図２３】本発明の第１１の実施の形態における他の半
導体集積回路のレシーバー回路の具体的構成を示す図で
ある。

【図２４】本発明の第１２の実施の形態における半導体
集積回路の具体的構成を示す図である。

【図２５】本発明の第１２及び第１３の実施の形態にお
ける半導体集積回路の所定部位の電位設定及び所定トラ
ンジスタのしきい値電圧設定を示す図である。

【図２６】本発明の第１３の実施の形態における半導体
集積回路の全体概略構成を示す図である。

【図２７】本発明の第１４の実施の形態における半導体
集積回路の具体的構成を示す図である。

【図２８】本発明の第１４の実施の形態における半導体
集積回路のタイミングチャートを示す図である。

【図２９】本発明の第１４の実施の形態における他の半
導体集積回路の具体的構成を示す図である。

【図３０】本発明の第１４の実施の形態における半導体
集積回路のタイミングチャートを示す図である。

【図３１】本発明の第１５の実施の形態における半導体
集積回路の具体的構成を示す図である。

【図３２】本発明の第１５の実施の形態における半導体
集積回路のタイミングチャートを示す図である。

【図３３】本発明の第１５の実施の形態に対応する従来
例の半導体集積回路の具体的構成を示す図である。

【図３４】本発明の第１６の実施の形態における半導体
集積回路の具体的構成を示す図である。

【図３５】（ａ）は従来例の全体構成を示す図、（ｂ）
は同従来例においてレシーバー回路の一部を構成する２
個のＮＭＯＳ型トランジスタのゲート- ソース間電圧の
差を示す図である。

【符号の説明】

１インバータ２ドライバー回路３差動信号配線対４レシーバー回路（信号受信回
路）Ｄ差動信号生成部１０，１１インバータ回路１０´ 第１のＮＭＯＳ型インバータ回
路１１´ 第２のＮＭＯＳ型インバータ回
路１０ａ´，１１ａ´ ダイオード接続部１３，１３´ フリップフロップ回路Ｎ１ＮＭＯＳ型トランジスタＰ１ＰＭＯＳ型トランジスタ１５ａ，１５ｂ容量Ｐ４第１のスイッチ回路Ｐ３第２のスイッチ回路Ｎ５ＮＭＯＳ型トランジスタ（第２
のスイッチ回路）Ｎ６ＮＭＯＳ型トランジスタ（第１
のスイッチ回路）２２第１のドライバー回路２３第２のドライバー回路２７第１の差動信号生成部２８第２の差動信号生成部Ｖｃｃ電源Ｖｓｓ接地４０第３のドライバー回路Ｕ１，Ｕ２第１の差動信号Ｌ１，Ｌ２第２の差動信号５２補助レシーバー回路（補助受信
回路）７２インバータ回路（制御手段）８２電源線スイッチ（第１のスイッ
チ手段）８３接地線スイッチ（第２のスイッ
チ手段）８４ロジック部（回路部）８５，８６出力電位可変ＤＣ／ＤＣコンバ
ータＱＰ１，ＱＮ１トランジスタＶ１，Ｖ２電源線ＳＧ１，ＳＧ２制御信号ＳＷ１第１のスイッチ回路ＳＷ２第２のスイッチ回路９０第１のクロック差動配線対９１第２のクロック差動配線対９３ダイナミック型フリップフロッ
プ回路（ラッチ回路）９３ａフリップフロップ部 UCLK，UXCLK 第１の差動クロック信号 LCLK，LXCLK 第２の差動クロック信号ＰＱ１ＰＭＯＳ型トランジスタ（第１
のスイッチ部）ＮＱ１ＮＭＯＳ型トランジスタ（第２
のスイッチ部）１００第２のＣＭＯＳ型インバータ回
路１０１第１のＣＭＯＳ型インバータ回
路１０２インバータ回路１０５第１のクロックドインバータ回
路１０６第２のクロックドインバータ回
路ＩＮデータ信号ＱＰ３ＰＭＯＳ型トランジスタＮＰ３ＮＭＯＳ型トランジスタ１２０第１の源クロック差動配線対１２１第２の源クロック差動配線対１２５第１のスイッチ回路１２６第２のスイッチ回路１３０，１３１接続回路１４０制御回路

Claims

【特許請求の範囲】

【請求項１】信号を信号受信回路に伝送する信号伝送
回路において、前記信号を、電位の遷移方向が相反する方向である２つ
の信号より成る差動信号で表現し、且つ前記差動信号の
うち一方の電位を前記信号受信回路の電源の電位とする
差動信号生成部と、前記差動信号生成部により生成された差動信号が差動伝
送される配線対とを備えたことを特徴とする信号伝送回
路。
【請求項２】トランジスタにより構成される信号受信
回路であって、前記信号受信回路は、電位の遷移方向が相反する方向である２つの信号より成
る差動信号を受信すると共に、この差動信号の変化に同
期して前記トランジスタにおけるソース電極、ゲート電
極及び基板電極の少なくとも２つ以上の電極の電位が変
化することを特徴とする信号受信回路。
【請求項３】伝送する信号を、電位の遷移方向が相反
する方向である２つの信号より成る差動信号で表現し、
且つ前記差動信号のうち一方の電位を信号受信回路の電
源の電位とする差動信号生成部と、前記差動信号生成部により生成された差動信号が差動伝
送される配線対と、トランジスタにより構成される信号受信回路とを備え、前記信号受信回路は、前記配線対に伝送された差動信号を受信すると共に、こ
の差動信号の変化に同期して前記トランジスタにおける
ソース電極、ゲート電極及び基板電極の少なくとも２つ
以上の電極の電位が変化することを特徴とする信号送受
信回路。
【請求項４】差動信号の一方が電位上昇すると共に前
記差動信号の他方が電位下降する際には、前記トランジ
スタがＯＮし、一方、差動信号の他方が電位上昇すると共に前記差動信
号の他方が電位下降する際には、前記トランジスタがＯ
ＦＦすることを特徴とする請求項２又は３記載の信号受
信回路又は信号送受信回路。
【請求項５】伝送する信号はクロック信号であること
を特徴とする請求項１又は３記載の信号伝送回路又は信
号送受信回路。
【請求項６】差動信号生成部は、第１の振幅電圧を有する信号を入力し、この信号を、前
記第１の振幅電圧よりも小さい第２の振幅電圧の差動信
号に変換することを特徴とする請求項１又は３記載の信
号伝送回路又は信号送受信回路。
【請求項７】差動信号生成部は、前記第１の振幅電圧を有する信号を反転するインバータ
と、前記信号及び前記インバータからの反転信号を受け、且
つ１対を構成する２個の出力端子に接続される第１及び
第２のプッシュプル回路とを備え、前記第１のプッシュプル回路は、所定電位の第１の電源
端子に接続されると共に、前記信号が“Ｈ”レベルの時
に前記出力端子の一方を前記第１の電源端子に接続し、
前記インバータからの反転信号が“Ｈ”レベルの時に前
記出力端子の他方を前記第１の電源端子に接続し、前記第２のプッシュプル回路は、前記所定電位とは前記
第２の振幅電圧分異なる他の電位の第２の電源端子に接
続されると共に、前記信号が“Ｈ”レベルの時に前記出
力端子の他方を前記第２の電源端子に接続し、前記イン
バータからの反転信号が“Ｈ”レベルの時に前記出力端
子の一方を前記第２の電源端子に接続することを特徴と
する請求項６記載の信号伝送回路又は信号送受信回路。
【請求項８】前記信号受信回路は、２個のインバータ回路をフリップフロップ接続して成る
フリップフロップ回路を備え、前記受信した差動信号の変化に同期して、前記フリップ
フロップ回路を構成する２個のインバータ回路間の１つ
のトランジスタ対におけるソース電極対、ゲート電極対
及び基板電極対の少なくとも２つ以上の電極対の電位が
変化することを特徴とする請求項２又は３記載の信号受
信回路又は信号送受信回路。
【請求項９】前記差動信号は、２本の信号線より成る
差動信号配線対を介して受信され、前記フリップフロップ回路は、各々がＮＭＯＳ型トラン
ジスタ及びＰＭＯＳ型トランジスタを備える第１及び第
２のＣＭＯＳ型インバータ回路をフリップフロップ接続
して成り、前記第１及び第２のＣＭＯＳ型インバータ回路の相互間
で、ＮＭＯＳ型トランジスタ対のソース電極対には、各
々独立に前記差動信号配線対が接続されることを特徴と
する請求項８記載の信号受信回路又は信号送受信回路。
【請求項１０】第１のＣＭＯＳ型インバータ回路にお
いて、ＮＭＯＳ型トランジスタ及びＰＭＯＳ型トランジ
スタの各ドレイン電極は共通に接続され、前記ＮＭＯＳ
型トランジスタのソース電極は差動信号配線対の一方と
接続され、前記ＰＭＯＳ型トランジスタのソース電極は
第１のスイッチ回路を介して信号受信回路の電源に接続
され、前記第１のスイッチ回路は、そのゲート電極に前記差動
信号配線対の他方が接続されて電流駆動能力が制御さ
れ、第２のＣＭＯＳ型インバータ回路において、ＮＭＯＳ型
トランジスタ及びＰＭＯＳ型トランジスタの各ドレイン
電極は共通に接続され、前記ＮＭＯＳ型トランジスタの
ソース電極は前記差動信号配線対の他方と接続され、前
記ＰＭＯＳ型トランジスタのソース電極は第２のスイッ
チ回路を介して前記信号受信回路の電源に接続され、前記第２のスイッチ回路は、そのゲート電極に前記差動
信号配線対の一方が接続されて電流駆動能力が制御され
ることを特徴とする請求項９記載の信号受信回路又は信
号送受信回路。
【請求項１１】前記第１のＣＭＯＳ型インバータ回路
において、何れかのトランジスタのソース電極は差動信
号配線対の一方に接続され、前記トランジスタのゲート
電極は容量を介して前記差動信号配線対の他方に接続さ
れ、前記第２のＣＭＯＳ型インバータ回路において、何れか
のトランジスタのソース電極は前記差動信号配線対の他
方に接続され、前記トランジスタのゲート電極は他の容
量を介して前記差動信号配線対の一方に接続されること
を特徴とする請求項９記載の信号受信回路又は信号送受
信回路。
【請求項１２】各々がトランジスタで構成される第１
及び第２のスイッチ回路より成るスイッチ対を有し、前記第１のスイッチ回路は、前記差動信号配線対の一方
と接地線との間に配置され、そのゲート電極が前記第２
のＣＭＯＳ型インバータ回路のＰＭＯＳ型トランジスタ
のソース電極に接続され、前記第２のスイッチ回路は、前記差動信号配線対の他方
と接地線との間に配置され、そのゲート電極が前記第１
のＣＭＯＳ型インバータ回路のＰＭＯＳ型トランジスタ
のソース電極に接続されることを特徴とする請求項９記
載の信号受信回路又は信号送受信回路。
【請求項１３】別途、ＮＭＯＳ型トランジスタ対を有
し、前記ＮＭＯＳ型トランジスタ対は、そのソース電極対が
接地線に共通接続され、そのゲート電極対とドレイン電
極対とがクロスカップル接続され、前記ゲート電極対及
びドレイン電極対が前記差動信号配線対に各々接続され
ることを特徴とする請求項９記載の信号受信回路又は信
号送受信回路。
【請求項１４】フリップフロップ回路は、第１及び第２のＮＭＯＳ型インバータ回路をフリップフ
ロップ接続して構成され、前記各ＮＭＯＳ型インバータ回路は、ＮＭＯＳ型の負荷
トランジスタ及び他のＮＭＯＳ型トランジスタを有し、前記各ＮＭＯＳ型インバータ回路の負荷トランジスタ
は、そのゲート電極とドレイン電極とを接続したダイオ
ード接続部を有し、前記第１及び第２のＮＭＯＳ型インバータ回路相互間
で、他のＮＭＯＳ型トランジスタ対のソース電極対は差
動信号配線対に接続されることを特徴とする請求項２又
は３記載の信号受信回路又は信号送受信回路。
【請求項１５】第１のＮＭＯＳ型インバータ回路にお
いて、ＮＭＯＳ型の負荷トランジスタのソース電極と他
のＮＭＯＳ型トランジスタのドレイン電極とが接続さ
れ、前記他のＮＭＯＳ型トランジスタのソース電極は差
動信号配線対の一方と接続され、前記負荷トランジスタ
のダイオード接続部は第１のスイッチ回路を介して信号
受信回路の電源に接続され、前記第１のスイッチ回路は、そのゲート電極に前記差動
信号配線対の他方が接続されて電流駆動能力が制御さ
れ、第２のＮＭＯＳ型インバータ回路において、ＮＭＯＳ型
の負荷トランジスタのソース電極と他のＮＭＯＳ型トラ
ンジスタのドレイン電極とが接続され、前記他のＮＭＯ
Ｓ型トランジスタのソース電極は前記差動信号配線対の
他方と接続され、前記負荷トランジスタのダイオード接
続部は第２のスイッチ回路を介して前記信号受信回路の
電源に接続され、前記第２のスイッチ回路は、そのゲート電極に前記差動
信号配線対の一方が接続されて電流駆動能力が制御され
ることを特徴とする請求項１４記載の信号受信回路又は
信号送受信回路。
【請求項１６】伝送すべき信号を、電位の遷移方向が
相反する方向である２つの信号より成り且つその両信号
のうち一方の電位が信号受信回路の電源の電位である差
動信号として、伝送することを特徴とする信号伝送方
法。
【請求項１７】前記差動信号は、前記信号受信回路の
電源の電位と接地電位との電位差よりも小さい微小振幅
電圧の差動信号であることを特徴とする請求項１６記載
の信号伝送方法。
【請求項１８】伝送すべき信号はクロック信号である
ことを特徴とする請求項１６記載の信号伝送方法。
【請求項１９】第１の振幅電圧を有する信号を入力
し、前記入力した信号を、前記第１の振幅電圧よりも小さく
且つ信号受信回路の電源の電位を基準とする第２の振幅
電圧の差動信号に変換し、この差動信号を伝送すること
を特徴とする請求項１６記載の信号伝送方法。
【請求項２０】電位の遷移方向が相反する方向である
２つの信号より成る差動信号を、トランジスタのソース
電極、ゲート電極及び基板電極のうち何れか２つの電極
で受けることを特徴とする信号受信方法。
【請求項２１】前記差動信号の変化に同期して、フリ
ップフロップ回路を構成する２個のインバータ回路相互
間のトランジスタ対のソース電極対、ゲート電極対及び
基板電極対のうち２つ以上の電極の電位を変化させて、前記差動信号を受信することを特徴とする請求項２０記
載の信号受信方法。
【請求項２２】伝送すべき信号を、電位の遷移方向が
相反する方向である２つの信号より成り且つその両信号
のうち一方の電位が信号受信回路の電源の電位である差
動信号として、伝送し、前記伝送された差動信号を、トランジスタのソース電
極、ゲート電極及び基板電極のうち何れか２つの電極で
受けることを特徴とする信号送受信方法。
【請求項２３】信号を信号受信回路に伝送する信号伝
送回路において、前記信号を、電位の遷移方向が相反する方向である２つ
の信号より成る差動信号で表現し、且つ前記差動信号の
うち一方の電位を前記信号受信回路の電源の電位とする
第１の差動信号生成部と、前記信号を、前記差動信号で表現し、且つこの差動信号
のうち一方の電位を接地電位とする第２の差動信号生成
部と、前記第１及び第２の差動信号生成部により生成された両
差動信号が差動伝送される２つの配線対とを備えたこと
を特徴とする信号伝送回路。
【請求項２４】前記第１及び第２の差動信号生成部
は、第１の振幅電圧を有する信号を入力し、前記第１の差動信号生成部は、前記第１の振幅電圧より
も小さい第２の振幅電圧の差動信号を生成し、前記第２の差動信号生成部は、前記第１の振幅電圧より
も小さい第３の振幅電圧の差動信号を生成することを特
徴とする請求項２３記載の信号伝送回路。
【請求項２５】前記第１の差動信号生成部は、ＰＭＯ
Ｓ型トランジスタを含み且つ前記第２の振幅電圧に等し
い電位差の２つの電源に接続されるプッシュプル回路を
備え、前記第２の差動信号生成部は、ＮＭＯＳ型トランジスタ
を含み且つ前記第３の振幅電圧に等しい電位差の２つの
電源に接続されるプッシュプル回路を備えることを特徴
とする請求項２４記載の信号伝送回路。
【請求項２６】第１及び第２の差動信号生成部は、電源と接地線との間に直列に接続され、前記第１の差動信号生成部と第２の差動信号生成部との
間には、抵抗が配置されることを特徴とする請求項２３
記載の信号伝送回路。
【請求項２７】第１及び第２の差動信号生成部は、電源と接地線との間に直列に接続され、前記第１の差動信号生成部と第２の差動信号生成部との
間には、前記第１又は第２の差動信号生成部と同一構成
の第３の差動信号生成部が配置され、前記第３の差動信号生成部には、差動信号が伝送される
配線の浮遊容量よりも小さな容量が接続されることを特
徴とする請求項２３記載の信号伝送回路。
【請求項２８】信号受信回路の所定電源及び接地電源
のうち前記所定電源の電位近傍の電圧を基準とする小振
幅電圧の第１の差動信号と、前記接地電源の電位近傍の
電圧を基準とする小振幅電圧の第２の差動信号とを唯一
の入力とし、前記第１及び第２の差動信号の電気的変化にスタティッ
クに連動して、前記第１及び第２の差動信号の振幅電圧
よりも大きい第３の振幅電圧を発生することを特徴とす
る信号受信回路。
【請求項２９】信号受信回路は、フリップフロップ回
路を備え、前記フリップフロップ回路は、第１及び第２のＣＭＯＳ
型インバータ回路をフリップフロップ接続して成り、前記第１及び第２のＣＭＯＳ型インバータ回路は、各
々、ドレイン電極同志を共通に接続したＮＭＯＳ型及び
ＰＭＯＳ型の両トランジスタより構成され、前記第１及び第２のＣＭＯＳ型インバータ回路のＮＭＯ
Ｓ型トランジスタのソース電極対には、第１及び第２の
差動信号のうち何れか一方が入力され、前記第１及び第２のＣＭＯＳ型インバータ回路のＰＭＯ
Ｓ型トランジスタのソース電極対には、第１及び第２の
差動信号のうち残る他方が入力されることを特徴とする
請求項２８記載の信号受信回路。
【請求項３０】第１及び第２のＣＭＯＳ型インバータ
回路のＮＭＯＳ型トランジスタのソース電極対には、第
２の差動信号が入力され、前記第１及び第２のＣＭＯＳ型インバータ回路のＰＭＯ
Ｓ型トランジスタのソース電極対には、第１の差動信号
が入力されることを特徴とする請求項２９記載の信号受
信回路。
【請求項３１】第１及び第２の差動信号は各々第１及
び第２の差動信号配線対を介して入力され、第１及び第２のＣＭＯＳ型インバータ回路相互間の各ト
ランジスタ対は、そのゲート電極対が各々容量を介して
第１及び第２の差動信号配線対のうち一方に接続され、前記各トランジスタ対のゲート電極対と前記差動信号配
線対との接続関係は、各々、前記容量を介したクロスカ
ップル接続であることを特徴とする請求項２９記載の信
号受信回路。
【請求項３２】信号受信回路は、フリップフロップ回
路より成り、前記フリップフロップ回路は、第１及び第２のＮＭＯＳ
型インバータ回路をフリップフロップ接続して成り、前記第１及び第２のＮＭＯＳ型インバータ回路は、各
々、ＮＭＯＳ型の負荷トランジスタ及び他のＮＭＯＳ型
トランジスタから成り、前記各負荷トランジスタは、そ
のゲート電極とドレイン電極とを共通接続したダイオー
ド接続部を有し、前記各他のＮＭＯＳ型トランジスタ
は、そのドレイン電極が自己のインバータ回路の負荷ト
ランジスタのソース電極に接続され、前記第１及び第２のＮＭＯＳ型インバータ回路相互間の
他のＮＭＯＳ型トランジスタ対のソース電極対には、第
２の差動信号が入力され、前記第１及び第２のＮＭＯＳ型インバータ回路相互間の
負荷トランジスタ対のドレイン電極対には、第１の差動
信号が入力されることを特徴とする請求項２８記載の信
号受信回路。
【請求項３３】フリップフロップ回路を構成するイン
バータ回路相互間において、ソース電極対が差動信号配
線対に接続されたトランジスタ対は、その基板電極対が
前記差動信号配線対にクロスカップル接続されることを
特徴とする請求項１４又は２９記載の信号受信回路。
【請求項３４】フリップフロップ回路は、複数個のト
ランジスタが表面に形成されたチップの前記表面に形成
され、前記フリップフロップ回路を構成するインバータ回路の
負荷トランジスタは、そのしきい値電圧が、前記フリッ
プフロップ回路を構成する他のトランジスタ及び前記チ
ップ表面に形成された他の複数個のトランジスタのしき
い値電圧よりも小さい電圧値に設定されることを特徴と
する請求項１４又は２９記載の信号受信回路。
【請求項３５】信号受信回路は、第１及び第２のフリップフロップ回路と、４組のインバ
ータ回路を有する補助受信回路とを備え、前記第１及び第２のフリップフロップ回路は、各々、２
個のダイオード負荷型のインバータ回路をフリップフロ
ップ接続して成ると共に、その相補の出力電位の一方が
電源電位又は接地電位であり、他方が本来の接地電位又
は電源電位に達せず、前記補助受信回路は、前記第１及び第２のフリップフロ
ップ回路から各々相補の出力を受け、この４個の出力に
基いて電源電位及び接地電位の相補出力を出力すること
を特徴とする請求項２９記載の信号受信回路。
【請求項３６】前記第１のフリップフロップ回路は、
第１及び第２のＮＭＯＳ型インバータ回路をフリップフ
ロップ接続して成り、前記第１及び第２のＮＭＯＳ型イ
ンバータ回路は、各々、ＮＭＯＳ型の負荷トランジスタ
と、他のＮＭＯＳ型トランジスタとから成り、前記負荷
トランジスタは、そのゲート電極とドレイン電極とを共
通接続したダイオード接続部を有し、前記他のＮＭＯＳ
型トランジスタは、そのドレイン電極が前記負荷トラン
ジスタのソース電極に接続され、前記第１及び第２のＮ
ＭＯＳ型インバータ回路相互間において、他のＮＭＯＳ
型トランジスタ対のソース電極対には第２の差動信号が
入力される一方、負荷トランジスタ対のドレイン電極対
には第１の差動信号が入力され、前記第２のフリップフロップ回路は、第１及び第２のＰ
ＭＯＳ型インバータ回路をフリップフロップ接続して成
り、前記第１及び第２のＰＭＯＳ型インバータ回路は、
各々、ＰＭＯＳ型の負荷トランジスタと、他のＰＭＯＳ
型トランジスタとから成り、前記負荷トランジスタは、
そのゲート電極とドレイン電極とを共通接続したダイオ
ード接続部を有し、前記他のＰＭＯＳ型トランジスタ
は、そのドレイン電極が前記負荷トランジスタのソース
電極に接続され、前記第１及び第２のＰＭＯＳ型インバ
ータ回路相互間において、他のＰＭＯＳ型トランジスタ
対のソース電極対には前記第１の差動信号が入力される
一方、負荷トランジスタ対のドレイン電極対には前記第
２の差動信号が入力されることを特徴とする請求項３５
記載の信号受信回路。
【請求項３７】前記補助受信回路において、前記４組のインバータ回路は、４組のＣＭＯＳ型インバ
ータ回路であり、前記２組のＣＭＯＳ型インバータ回路は、その各出力が
共通接続されると共に、各々、前記第１の差動信号の一
方及び前記第２の差動信号の一方を電源及び接地電源と
し、且つ前記第１のフリップフロップ回路の相補出力の
一方及び前記第２のフリップフロップ回路の相補出力の
一方が入力され、他の２組のＣＭＯＳ型インバータ回路は、その各出力が
共通接続されると共に、各々、前記第１の差動信号の他
方及び前記第２の差動信号の他方を電源及び接地電源と
し、且つ前記第１のフリップフロップ回路の相補出力の
他方及び前記第２のフリップフロップ回路の相補出力の
他方が入力されることを特徴とする請求項３５又は３６
記載の信号受信回路。
【請求項３８】前記補助受信回路において、前記４組のインバータ回路は、ＮＭＯＳ型インバータ回
路及びＰＭＯＳ型インバータ回路より成る１組と、他の
ＮＭＯＳ型インバータ回路及び他のＰＭＯＳ型インバー
タ回路より成る他の１組であり、前記１組のＮＭＯＳ型及びＰＭＯＳ型の両インバータ回
路は、相互に直列接続された直列回路に構成され、その
直列接続点を出力端子とし、且つ前記第１及び第２の差
動信号の一方を前記直列回路の電源及び接地電源とし、
更に各々、第１及び第２のフリップフロップ回路の出力
の一方がゲート電極に入力され、前記他の１組のＮＭＯＳ型及びＰＭＯＳ型の両インバー
タ回路は、相互に直列接続された直列回路に構成され、
その直列接続点を他の出力端子とし、且つ前記第１及び
第２の差動信号の他方を前記直列回路の電源及び接地電
源とし、更に各々、第１及び第２のフリップフロップ回
路の出力の他方がゲート電極に入力されることを特徴と
する請求項３５又は３６記載の信号受信回路。
【請求項３９】第１の振幅電圧を有する信号を入力
し、前記入力した信号を、前記第１の振幅電圧よりも小さく
且つ信号受信回路の電源の電位近傍を基準とする第２の
振幅電圧の差動信号に変換すると共に、前記入力した信号を、前記第１の振幅電圧よりも小さく
且つ接地電位近傍を基準とする第３の振幅電圧の差動信
号に変換し、前記第２及び第３の振幅電圧の両差動信号を伝送するこ
とを特徴とする請求項１６記載の信号伝送方法。
【請求項４０】信号受信回路の所定電源及び接地電源
のうち前記所定電源の電位近傍の電圧を基準とする小振
幅電圧の第１の差動信号と、前記接地電源の電位近傍の
電圧を基準とする小振幅電圧の第２の差動信号とを唯一
の入力とし、前記第１及び第２の差動信号の電気的変化にスタティッ
クに連動して、前記第１及び第２の差動信号の振幅電圧
よりも大きい第３の振幅電圧を出力することを特徴とす
る信号受信方法。
【請求項４１】第１の振幅電圧を有する信号を入力
し、前記入力した信号を、電位の遷移方向が相反する方向で
ある２つの信号より成る差動信号であって、且つ前記第
１の振幅電圧よりも小さい第２の振幅電圧を有し、更に
前記差動信号のうち一方の電位を信号受信回路の電源の
電位近傍とする差動信号に変換すると共に、前記入力した信号を、前記差動信号であって、且つ前記
第１の振幅電圧よりも小さい第３の振幅電圧を有し、更
に前記差動信号のうち一方の電位を接地電位近傍とする
差動信号に変換し、前記前記第２及び第３の振幅電圧の両差動信号を伝送
し、その後、前記伝送された両差動信号を唯一の入力とし、
この両差動信号の電気的変化にスタティックに連動し
て、前記両差動信号の第２及び第３の振幅電圧よりも大
きい第３の振幅電圧の信号を出力することを特徴とする
信号送受信方法。
【請求項４２】前記信号受信回路は、トランジスタを
有するインバータ回路から成り、前記インバータ回路は、前記トランジスタのソース電
極、ゲート電極及び基板電極のうち２つの電極に差動信
号を受信し、この受信した差動信号の変化に同期して前
記２つの電極の電位が変化することを特徴とする請求項
２又は３記載の信号受信回路。
【請求項４３】受信する差動信号は、信号受信回路の
電源の電位近傍の小振幅電圧の第１の差動信号、及び接
地電位近傍の小振幅電圧の第２の差動信号であり、インバータ回路は、直列接続された２個のトランジスタより成り、前記一方のトランジスタは、そのソース電極、ゲート電
極及び基板電極のうち２つの電極に前記第１の差動信号
を受け、前記他方のトランジスタは、そのソース電極、ゲート電
極及び基板電極のうち２つの電極に前記第２の差動信号
を受けることを特徴とする請求項４２記載の信号受信回
路。
【請求項４４】前記インバータ回路は、ＰＭＯＳ型及
びＮＭＯＳ型の両トランジスタを直列に接続した直列回
路を有し、前記直列接続点を出力端子とするＣＭＯＳ型
インバータ回路より成り、前記ＰＭＯＳ型トランジスタのソース電極及びゲート電
極に前記第１の差動信号が入力され、前記ＮＭＯＳ型トランジスタのソース電極及びゲート電
極に前記第２の差動信号が入力されることを特徴とする
請求項４３記載の信号受信回路。
【請求項４５】第１及び第２の差動信号の振幅電圧
は、各々、信号受信回路の電源の電圧の半分値よりも小
さいことを特徴とする請求項４３記載の信号受信回路。
【請求項４６】前記差動信号を、信号受信回路である
インバータ回路を構成するトランジスタのソース電極、
ゲート電極及び基板電極のうち２つ以上の電極に入力し
て、前記差動信号の同期して前記２つ以上の電極の電位を変
化させることを特徴とする請求項２０記載の信号受信方
法。
【請求項４７】信号受信回路であるインバータ回路は
２個のトランジスタを備え、信号受信回路の電源の電位近傍の電位にある第１の差動
信号を、前記インバータ回路の一方のトランジスタのソ
ース電極、ゲート電極及び基板電極のうち２つ以上の電
極に入力すると共に、接地電位近傍の電位にある第２の差動信号を、前記イン
バータ回路の他方のトランジスタのソース電極、ゲート
電極及び基板電極のうち２つ以上の電極に入力して、前記第１及び第２の差動信号が示す情報を受信すること
を特徴とする請求項２０記載の信号受信方法。
【請求項４８】第１及び第２の差動信号の振幅電圧
は、各々、信号受信回路の電源と接地電位との電位差よ
りも小さい微小振幅電圧に設定されることを特徴とする
請求項４７記載の信号受信方法。
【請求項４９】前記第１及び第２の差動信号が示す情
報を受信した後、この情報に応じて信号受信回路の電源
の電位と接地電位との電位差に等しい振幅電圧の検知信
号を出力することを特徴とする請求項４７記載の信号受
信方法。
【請求項５０】電源線に接続されるスイッチ手段と、前記スイッチ手段により前記電源線から前記スイッチ手
段を介して電源供給を受ける回路部とを備えた半導体集
積回路において、前記スイッチ手段により前記電源線から前記回路部に電
源供給を行う際、及びその電源供給を停止する際、前記
電源線の電位を制御する電位制御手段を備えたことを特
徴とする半導体集積回路。
【請求項５１】前記回路部が活性化状態から非活性化
状態に変化する際に前記スイッチ手段により前記電源線
から前記回路部への電源供給を停止し、前記電位制御手段は、前記スイッチ手段により前記回路
部への電源供給を停止する際に、前記スイッチ手段をよ
り一層ハイインピーダンス状態にするように、前記電源
線の電位を制御することを特徴とする請求項５０記載の
半導体集積回路。
【請求項５２】スイッチ手段はトランジスタより成
り、前記トランジスタは、そのソース電極に前記電源線が接
続され、そのドレイン電極に前記回路部が接続され、そ
のゲート電極に、ゲート電圧制御用の制御線が接続され
ることを特徴とする請求項５０又は５１記載の半導体集
積回路。
【請求項５３】前記電位制御手段は、前記スイッチ手段により前記回路部への電源供給を停止
する際に、前記電源線の電位を制御すると共に前記ゲー
ト電圧制御用の制御線の電位を、前記電源線の電位の変
化方向とは逆方向に変化させることを特徴とする請求項
５２記載の半導体集積回路。
【請求項５４】前記電位制御手段は、前記スイッチ手段により前記回路部への電源供給を停止
する際に、前記電源線の電位を制御すると共に前記ゲー
ト電圧制御用の制御線の電位を、前記トランジスタをよ
り一層ハイインピーダンス状態にする方向に遷移させ且
つその遷移到達点の電位が前記トランジスタのソース電
極の電位を越える電位に変化させることを特徴とする請
求項５２記載の半導体集積回路。
【請求項５５】スイッチ手段はトランジスタより成
り、前記トランジスタは、そのしきい値電圧が、前記回路部
を構成するトランジスタのしきい値電圧以下の電圧値に
設定されることを特徴とする請求項５０又は５１記載の
半導体集積回路。
【請求項５６】スイッチ手段は、所定電位を持つ電源線と前記回路部との間に配置された
スイッチ手段と、接地電位の電源線と前記回路部との間に配置されたスイ
ッチ手段とから成ることを特徴とする請求項５０又は５
１記載の半導体集積回路。
【請求項５７】電源線と、回路部と、前記電源線と回
路部とに接続されたスイッチ手段とを備え、前記スイッ
チ手段により前記電源線から前記スイッチ手段を経て前
記回路部に電源供給するようにした半導体集積回路にお
いて、前記スイッチ手段により前記電源線から前記回路部に電
源供給を行う際、及びその電源供給を停止する際、前記
電源線の電位を変更することを特徴とする半導体集積回
路の制御方法。
【請求項５８】前記スイッチ手段により前記回路部へ
の電源供給を停止する際に、前記スイッチ手段をより一
層ハイインピーダンス状態にするように、前記電源線の
電位を変更することを特徴とする請求項５７記載の半導
体集積回路の制御方法。
【請求項５９】スイッチ手段をトランジスタで構成
し、前記スイッチ手段により前記回路部への電源供給を停止
する際に、前記トランジスタのゲート電極を、電源線の
電位の変化方向とは逆方向に変化させることを特徴とす
る請求項５８記載の半導体集積回路の制御方法。
【請求項６０】論理回路又は演算回路がその処理の順
序の方向に複数に分割されて複数の段に区画されると共
に前記各段の間にスイッチ回路及びラッチ回路が配置さ
れたパイプライン構成を持つ半導体集積回路において、電源電圧未満の第１及び第２の差動クロック信号が各々
伝送される第１及び第２のクロック差動配線対と、前記各段に配置され、前記第１及び第２の差動配線対の
第１及び第２の差動クロック信号を受けて他のクロック
信号を生成し、この他のクロック信号により、対応する
段の前記スイッチ回路を制御する制御手段とを備えたこ
とを特徴とする半導体集積回路。
【請求項６１】前記第１の差動クロック信号は、電源
電位を基準とする小振幅電圧の差動信号であり、前記第２の差動クロック信号は、接地電位を基準とする
小振幅電圧の差動信号であることを特徴とする請求項６
０記載の半導体集積回路。
【請求項６２】制御手段は、ドレイン電極同志が接続
されたＰＭＯＳ型トランジスタ及びＮＭＯＳ型トランジ
スタを有するＣＭＯＳ型インバータ回路より成り、前記ＰＭＯＳ型トランジスタは、そのソース電極及びゲ
ート電極に前記第１の差動クロック信号が入力され、前記ＮＭＯＳ型トランジスタは、そのソース電極及びゲ
ート電極に前記第２の差動クロック信号が入力され、前記ＰＭＯＳ型及びＮＭＯＳ型の両ドレイン電極を出力
端子として、この出力端子から前記他のクロック信号を
出力することを特徴とする請求項６１記載の半導体集積
回路。
【請求項６３】各段のラッチ回路は、ダイナミック型
のフリップフロップ回路により構成され、前記ダイナミック型のフリップフロップ回路は、フリッ
プフロップ部と、電源線と前記フリップフロップ部との
間に配置された第１のスイッチ部と、接地線と前記フリ
ップフロップ部との間に配置された第２のスイッチ部と
を有することを特徴とする請求項６１記載の半導体集積
回路。
【請求項６４】前記第１のスイッチ部はＰＭＯＳ型ト
ランジスタより成ると共に、前記第２のスイッチ部はＮ
ＭＯＳ型トランジスタより成り、前記ＰＭＯＳ型トランジスタは、そのゲート電極及びソ
ース電極が前記第１のクロック差動配線対に接続され、
そのドレイン電極が前記フリップフロップ部に接続さ
れ、前記ＮＭＯＳ型トランジスタは、そのゲート電極及びソ
ース電極が前記第２のクロック差動配線対に接続され、
そのドレイン電極が前記フリップフロップ部に接続され
ることを特徴とする請求項６３記載の半導体集積回路。
【請求項６５】論理回路又は演算回路をその処理の順
序の方向に複数に分割した複数の段を持ち、前記各段の
間にスイッチ回路及びラッチ回路が配置されたパイプラ
イン構成の半導体集積回路において、電源電位を基準とする第１の差動クロック信号、及び接
地電位を基準とする第２の差動クロック信号を入力し
て、前記電源電位を振幅電圧とするクロック信号を生成
し、前記生成したクロック信号に基いて前記各段のスイッチ
回路を制御することを特徴とする半導体集積回路の制御
方法。
【請求項６６】前記生成されたクロック信号の前半周
期において前記ラッチ回路への電源供給を断つと共に、
データを前記スイッチ回路を経て前記ラッチ回路に取込
み、前記クロック信号の後半周期において前記スイッチ回路
を閉じて次のデータの前記ラッチ回路への取込みを禁止
すると共に、前記ラッチ回路に電源供給して前記取込ん
だデータを出力することを特徴とする請求項６５記載の
半導体集積回路の制御方法。
【請求項６７】データを入力し、このデータを反転し
て出力するインバータ回路と、前記インバータ回路と電
源線との間に配置された第１のスイッチ回路と、前記イ
ンバータ回路と接地線との間に配置された第２のスイッ
チ回路とを備えたクロックドインバータ回路より成る半
導体集積回路であって、一方が電源線を兼ね、且つ電位の遷移方向が相反する方
向である２つの信号より成る第１の差動クロック信号の
配線対と、他方が接地線を兼ねる第２の差動クロック信号の配線対
とを有し、前記第１のスイッチ回路は、前記第１の差動クロック信
号配線対に接続されて第１の差動クロック信号により制
御され、前記第２のスイッチ回路は、前記第２の差動クロック信
号配線対に接続されて第２の差動クロック信号により制
御されることを特徴とする半導体集積回路。
【請求項６８】前記第１のスイッチ回路は、ＰＭＯＳ
型トランジスタより成り、そのゲート電極及びソース電
極が前記第１の差動クロック信号配線対に接続されるこ
とを特徴とする請求項６７記載の半導体集積回路。
【請求項６９】前記第２のスイッチ回路は、ＮＭＯＳ
型トランジスタより成り、そのゲート電極及びソース電
極が前記第２の差動クロック信号配線対に接続されるこ
とを特徴とする請求項６７記載の半導体集積回路。
【請求項７０】請求項６７記載のクロックドインバー
タ回路が２個縦属接続される共に、前記後段のクロックドインバータ回路の出力を受けて反
転するインバータ回路を備え、前記インバータ回路の出力が前記２個のクロックドイン
バータ回路の縦属接続点にフィードバックされた構成の
ハーフラッチ回路より成ることを特徴とする半導体集積
回路。
【請求項７１】チップ全体に走る第１及び第２の源ク
ロック差動配線対と、前記第１及び第２の源クロック差動配線対と前記第１及
び第２のクロック差動配線対との間に各々配置された第
１及び第２のスイッチ回路と、前記第１のクロック差動配線対の一方に電源を接続し且
つその他方を接地すると共に、前記第２のクロック差動
配線対の一方を接地し且つその他方に電源を接続する接
続回路と、前記第１及び第２のスイッチ回路及び前記接続回路を制
御する制御回路とを備えたことを特徴とする請求項７０
記載の半導体集積回路。
【請求項７２】制御回路は、前記第１及び第２のクロック差動配線対を前記源クロッ
ク差動配線対と分離するよう前記第１及び第２のスイッ
チ回路を制御するとき、前記第１のクロック差動配線対
の一方を電源に接続し、その他方を接地すると共に、前
記第２のクロック差動配線対の一方を接地し、その他方
を電源に接続するよう前記接続回路を制御することを特
徴とする請求項７１記載の半導体集積回路。
【請求項７３】制御回路は、クロックドインバータ回路に入力されるデータの内容が
時間の経過に対して変化しない場合、及びデータを次段
に転送する必要がない場合に、前記第１及び第２のスイ
ッチ回路並びに前記接続回路を制御することを特徴とす
る請求項７２記載の半導体集積回路。