JP2009117022A - 半導体メモリ装置及びその動作方法 - Google Patents
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Abstract
【課題】クロックのデューティ検出において、半導体メモリ装置内のプロセス、電圧レベル、及び温度などによる環境変数の変化によって発生するオフセットを除去するための初期測定動作を行うことができる回路を提供すること。
【解決手段】本発明に係る半導体メモリ装置は、初期測定動作時、共通クロックの遷移時点に対応する2つの検出パルスを生成するクロックエッジ検出部100Bと、前記2つの検出パルスを比較し、その結果を出力するデューティ検出部200Bと、前記初期測定動作時、デューティ検出部200Bから出力された比較結果に基づいて、デューティ検出部200Bを制御するコードカウンタ300とを備える。
【選択図】図4
【解決手段】本発明に係る半導体メモリ装置は、初期測定動作時、共通クロックの遷移時点に対応する2つの検出パルスを生成するクロックエッジ検出部100Bと、前記2つの検出パルスを比較し、その結果を出力するデューティ検出部200Bと、前記初期測定動作時、デューティ検出部200Bから出力された比較結果に基づいて、デューティ検出部200Bを制御するコードカウンタ300とを備える。
【選択図】図4
Description
本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置の動作の基準になるクロック信号のデューティ比を調整して、動作の信頼性を高めることができる回路及びその方法に関する。
複数の半導体装置で構成されるシステムにおける半導体メモリ装置は、データを格納するためのものである。データ処理装置、例えば、中央処理装置(CPU)などがデータを要求すると、半導体メモリ装置は、データを要求する装置から入力されるアドレスに対応するデータを出力したり、当該アドレスに対応する位置にデータ要求装置から提供されるデータを格納する。
半導体装置で構成されるシステムの動作速度が速くなり、半導体集積回路に関する技術が発達するに伴って、半導体メモリ装置は、より速い速度でデータを出力したり、格納することが要求されてきた。高速でデータを入出力するために、システムクロックを受信した後、該受信したシステムクロックに同期してデータを入力/出力することができる同期式メモリ装置が開発された。しかし、同期式メモリ装置でも、要求されるデータ入出力速度を十分に満足させることができず、システムクロックの立上りエッジと立下りエッジにそれぞれデータが入力/出力されるDDR(Double Data Rate)同期式メモリ装置が開発された。
DDR同期式メモリ装置は、システムクロックの立上りエッジと立下りエッジにそれぞれデータを入出力しなければならないため、システムクロックの一周期において2つのデータを処理しなければならない。すなわち、DDR同期式メモリ装置は、クロック信号の立上りエッジ及び立下りエッジにそれぞれデータを出力又は入力して格納しなければならない。特に、DDRメモリ装置がデータを出力するタイミングは、システムクロックの立上りエッジ又は立下りエッジに正確に同期して出力しなければならない。このために、DDRメモリ装置のデータ出力回路は、入力されたシステムクロックの立上りエッジと立下りエッジに同期してデータを出力する。
しかし、半導体メモリ装置に入力されたシステムクロックは、半導体メモリ装置の内部に配置されたクロック入力バッファ、クロック信号を伝送するための伝送ラインなどによって必然的に遅延時間を有してデータ出力回路に到達するようになる。それだけでなく、システムクロックは、半導体メモリ装置内で種々の遅延要素によって変化して伝達される可能性がある。したがって、データ出力回路が、既に遅延時間を有して伝達されたシステムクロックに同期してデータを出力すると、半導体メモリ装置の出力データを受信する外部装置は、システムクロックの立上りエッジと立下りエッジに同期していないデータを受信することになる。
これを解決するために、半導体メモリ装置は、クロック信号の遅延を固定させるための遅延固定回路と、クロック信号が変化して一致していないデューティ比を補正するためのデューティ補正回路とを備えている。具体的に、遅延固定回路は、システムクロックがメモリ装置に入力されてデータ出力回路に伝達されるまで、メモリ装置の内部回路によって遅延される値を補償する回路であり、デューティ補正回路は、遅延固定回路に入力及び出力されるクロック信号のデューティ比を補正したり、データを半導体メモリ装置の内部及び外部に伝達するためのクロックのデューティ比を補正するのに用いられる。特に、高速動作する半導体メモリ装置において、クロック信号(以下、単に「クロック」とも称する)の立上りエッジ及び立下りエッジの全てにおいてデータやアドレスなどが入出力されるため、クロックの立上り期間(「ハイ(high)」期間)と立下り期間(「ロー(low)」期間)とに差がある場合、半導体メモリ装置の全体動作によりマージンが不十分となり、それによって、誤動作が発生したり、決まった時間内に要求されている動作を完全に行うことができない。
クロックのデューティ比を補正するために、デューティ補正回路は、まず、クロックのデューティ比を測定し、該測定したデューティ比を補正するために、クロックの一定状態を遅延させてデューティ比が一致するように調整する。このとき、デューティ比を検出するのに誤差があると、その誤差だけデューティ補正回路の補正動作は正確度を失う。デューティ比を検出するとき発生するこのような誤差は、半導体メモリ装置が高集積化し、高速動作するほど無視できない値になる。特に、半導体メモリ装置内の回路線幅が減少すると、検出するのに誤差がより大きくなり、逆に、外部から入力されるクロックの周期が減ると、このような誤差がクロックの周期に対して有する値、すなわち、誤差比率はより大きくなる。誤差比率が大きくなるということは、読み出し及び書き込み動作における動作マージンがそれだけ減ったり、正確な動作が決まった時間内に行われないことを意味し、これは半導体メモリ装置の動作信頼性の低下をもたらす。
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであって、その目的は、クロックのデューティ検出において、半導体メモリ装置内のプロセス、電圧レベル、及び温度などによる環境変数の変化によって発生するオフセットを測定及び除去するための初期測定動作を行うことができる回路を提供することにある。
上記目的を達成するための本発明は、初期測定動作時、共通クロックの遷移時点に対応する2つの検出パルスを生成するクロックエッジ検出部と、前記2つの検出パルスを比較し、その結果を出力するデューティ検出部と、前記初期測定動作時、前記デューティ検出部から出力された比較結果に基づいて、該デューティ検出部を制御するコードカウンタとを備える半導体メモリ装置を提供する。
また、本発明は、初期測定動作信号に対応して共通クロックのハイレベル期間及びローレベル期間にそれぞれ対応する2つの検出パルスを生成するクロックエッジ検出部と、比較コードに対応して前記2つの検出パルスを比較した結果を出力するデューティ検出部と、デューティ検出部の出力が、前記2つの検出パルスが同じ位相を有する場合に該当するまで、前記デューティ検出部から出力された比較結果を追跡(トラッキング)して前記比較コードを出力するコードカウンタとを備える半導体メモリ装置を提供する。
更に、本発明は、初期測定動作時、共通クロックの遷移時点に対応する2つの検出パルスを生成するステップと、比較コードに対応して前記2つの検出パルスを比較し、その結果を出力するステップと、前記初期測定動作時、前記比較結果を追跡して、前記2つの検出パルスが同じ位相を有する場合に該当する比較結果が出力されるよう比較コードを調整するステップとを含む半導体メモリ装置の動作方法を提供する。
高速動作する半導体メモリ装置では、クロックの立上りエッジだけでなく、立下りエッジでもデータが入出力され、更に、クロックのハイ(high)期間及びロー(low)期間のそれぞれにおいてデータが2つずつ入出力される方式も提案されており、クロックのデューティを正確に測定して、ハイ期間とロー期間との比率を正確に一致させるデューティ補正動作が必要である。半導体メモリ装置内のプロセス、電圧レベル、及び温度などの環境変化によってクロックのデューティ測定及び補正過程においてオフセットが発生するが、本発明ではクロックのデューティを測定する前の初期測定動作を介して、このようなオフセットを除去し、デューティを正確に測定及び補正できるようにする。
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施し得る程度に詳細に説明するために、本発明の最も好ましい実施形態を添付図面を参照して説明する。
図1は、本発明の一実施形態に係る半導体メモリ装置を説明するためのブロック図である。
同図に示すように、本発明の一実施形態に係る半導体メモリ装置は、クロックエッジ検出部100Aとデューティ検出部200Aとを備える。クロックエッジ検出部100Aは、クロックCLKの基準遷移時点と反転クロックCLKBの基準遷移時点との間隔に対応する検出パルスHP_UP,HP_DNを生成する。デューティ検出部200Aは、イネーブル信号ENによって活性化(enable)され、クロックエッジ検出部100Aから出力された検出パルスHP_UP,HP_DNの位相を比較して、比較結果OUT,OUTBを出力する。図示していないが、デューティ検出部200Aから出力された比較結果OUT,OUTBは、デューティ比補正回路がクロックCLK及び反転クロックCLKBの位相を変更する基準となる。
図2は、図1に示したクロックエッジ検出部100Aを説明するための回路図である。
同図に示すように、クロックエッジ検出部100Aは、第1エッジ検出部120Aと、第2エッジ検出部130Aと、第1検出パルス生成部140Aと、第2検出パルス生成部150Aとを備える。
第1エッジ検出部120Aは、デューティ補正イネーブル信号DCCEN及び電源電圧VDDに対応してクロックCLKの第1遷移時点を基準に生成された第1パルスを出力する。このために、第1エッジ検出部120Aは、クロックCLKとデューティ補正イネーブル信号DCCENとの否定論理積演算を行うための第1論理ゲートと、第1論理ゲートの出力と電源電圧VDDとの否定論理積演算を行うための第2論理ゲートとを備え、デューティ補正イネーブル信号DCCEN及び電源電圧VDDが全てアクティブになるときに伝達されるクロックCLKによって第1パルスを生成する第1パルス部122Aを備える。ここで、第1パルス部122Aは、複数のインバータとNANDゲートとで構成されている。
第1エッジ検出部120Aと同様に、第2エッジ検出部130Aは、デューティ補正イネーブル信号DCCEN及び電源電圧VDDに対応して反転クロックCLKBを伝達する論理ゲートと第2パルス部132Aとを備え、デューティ補正イネーブル信号DCCEN及び電源電圧VDDに対応して反転クロックCLKBの第1遷移時点を基準に生成された第2パルスを出力する。
第1検出パルス生成部140Aは、第1エッジ検出部120Aから出力された第1パルスに応答して論理ハイレベルに上昇し、第2エッジ検出部130Aから出力された第2パルスに応答して論理ローレベルに下降する第1検出パルスHP_UPを生成する。このために、第1検出パルス生成部140Aは、MOSトランジスタと、反転ラッチ144Aと、インバータとを備える。相補的に、第2検出パルス生成部150Aは、第2パルスに応答して論理ハイレベルに上昇し、第1パルスに応答して論理ローレベルに下降する第2検出パルスHP_DNを生成する。このために、第2検出パルス生成部150Aは、MOSトランジスタと、反転ラッチ154Aと、インバータとを備える。
図3は、図1に示したデューティ検出部200Aを説明するための回路図である。
同図に示すように、デューティ検出部200Aは、比較対象となる第1検出パルスHP_UP及び第2検出パルスHP_DNに対応して電流パスを形成するMOSトランジスタと、イネーブル信号ENに対応してデューティ検出部200Aを活性化するMOSトランジスタと、電流パスの電流量に対応して比較結果を出力するクロスカップルMOSトランジスタとで構成されている。すなわち、デューティ検出部200Aは、クロスカップルラッチの構造を応用して、入力された信号を比較するためのものであって、イネーブル信号ENに対応して出力信号をリセットするために、PMOSトランジスタとキャパシタとを更に備える形態である。
前述した本発明の一実施形態に係る半導体メモリ装置がクロックCLKのデューティ比を検出し、正確な情報を位相補正回路に伝達するためには、クロックエッジ検出部100Aから出力される第1検出パルスHP_UP及び第2検出パルスHP_DNが同じ環境で正確に生成されなければならない。すなわち、第1検出パルスHP_UP及び第2検出パルスHP_DNの生成に基準となる第1パルス及び第2パルスが、第1エッジ検出部120A及び第2エッジ検出部130Aから出力されるとき、クロックCLK及び反転クロックCLKBの入力から同じ遅延値を有していなければ、クロックCLKのデューティ比を正確に検出することはできない。しかし、半導体メモリ装置内の実際構造、プロセス、電圧レベル、及び温度変化などの不確定な環境変数によって遅延値に差が発生すると、クロックCLKのデューティ比に対する正確な検出が難しくなる。また、第1パルス及び第2パルスに基づいて第1検出パルスHP_UP及び第2検出パルスHP_DNを生成する第1検出パルス生成部140A及び第2検出パルス生成部150Aにおいても遅延値に差が存在する場合、クロックCLKのデューティ比が正確に検出できない。これは、前述したクロックエッジ検出部100Aに、正確な検出を妨げるオフセットが存在していることを意味する。クロックエッジ検出部100Aと同様に、デューティ検出部200Aにもオフセットが存在し、このようなオフセットを除去するために、本発明の他の実施形態では、オフセットを除去するための初期測定動作を行うことができる新たな構造を提案する。つまり、初期測定動作とは、例えば半導体メモリ装置の立ち上がり時(初期動作時)などに行う動作であり、環境変数の変化によるオフセットを測定する動作である。
図4は、本発明の他の実施形態に係る半導体メモリ装置を説明するためのブロック図である。
同図に示すように、本発明の他の実施形態に係る半導体メモリ装置は、クロックエッジ検出部100Bと、デューティ検出部200Bと、コードカウンタ300とを備える。クロックエッジ検出部100Bは、クロックCLKの基準遷移時点と反転クロックCLKBの基準遷移時点との間隔に対応する検出パルスHP_UP,HP_DNを生成し、デューティ検出部200Bは、イネーブル信号ENによって活性化され、クロックエッジ検出部100Bから出力された検出パルスHP_UP,HP_DNの位相を比較して比較結果OUT,OUTBを出力する。また、コードカウンタ300は、クロックエッジ検出部100B及びデューティ検出部200Bのオフセットを除去するための初期測定動作を行うためのものである。
クロックエッジ検出部100Bは、図1に示すクロックエッジ検出部100Aと類似しているが、共通クロックOSCLKと初期測定動作信号ICCENとを受信する点に違いがある。初期測定動作信号ICCENがアクティブになると、クロックエッジ検出部100Bは、クロックCLKの基準遷移時点と反転クロックCLKBの基準遷移時点との間隔を測定するのではなく、共通クロックOSCLKを用いて検出パルスHP_UP,HP_DNを出力する。すなわち、第1検出パルス生成部140B及び第2検出パルス生成部150Bに共通の共通クロックOSCLKを用いて、同じ第1検出パルスHP_UP及び第2検出パルスHP_DNが、クロックエッジ検出部100Bから出力されるようにする。デューティ検出部200Bは、第1検出パルスHP_UPと第2検出パルスHP_DNとを比較して、コードカウンタ300に比較結果OUT,OUTBを出力する。
アナログ値を有する比較結果OUT,OUTBを受信するコードカウンタ300は、追跡型コンバータ(tracking analog to digital converter:トラッキングADコンバータ)で構成されており、変換されたデジタル値を比較コードCODE,CODEBとしてデューティ検出部200Bに出力する。ここで、比較コードCODE,CODEBは、2進コードを意味する。追跡型コンバータは、一般に、コンバータ内部の追跡電圧を用いて入力電圧を追跡し、入力電圧に対応するデジタルコードを生成するコンバータである。追跡型コンバータは、先に、入力電圧と追跡電圧との大きさを比較し、その比較結果に応じてデジタルコードを増加または減少させる。このとき、追跡電圧の大きさもデジタルコードとともに増加または減少させ、当該増加または減少した追跡電圧をさらに入力電圧と比較する。上記のような動作を繰り返すと、追跡電圧は入力電圧を追跡することになり、入力電圧に相当するデジタルコードが生成される。
なお、本発明の他の実施形態では、追跡型コンバータで構成されるコードカウンタ300に代わって、アナログ値を有する比較結果OUT,OUTBを、デジタル値ではなく、アナログ値をそのまま用いることも可能である。この場合、出力される比較結果をデューティ検出部200Bにフィードバックするときに発生するノイズなどによって値が変化しないように注意しなければならない。
初期測定動作信号ICCENに対応して出力された第1検出パルスHP_UP及び第2検出パルスHP_DNがデューティ検出部200Bに入力されるとき、共通クロックOSCLKのデューティ比が50:50の場合、第1検出パルスHP_UP及び第2検出パルスHP_DNは同一になり、デューティ検出部200Bは、第1検出パルスHP_UPと第2検出パルスHP_DNとの比較結果OUT,OUTBとして、論理ハイレベル及び論理ローレベルにトグルするバンバンエラー(bang−bang error)などといった有効ではない結果、すなわち、無効値を出力する。
しかし、共通クロックOSCLKのデューティ比が50:50であるにも関わらず、デューティ検出部200Bが論理ハイレベル及び論理ローレベルなどの有効な比較結果OUT,OUTBを出力すれば、クロックエッジ検出部100Bの出力が、半導体メモリ装置の環境変数などによって変化される可能性がある(すなわち、オフセットが存在する可能性がある)ことを意味する。そこで、コードカウンタ300は、比較結果OUT,OUTBを追跡して、比較コードCODE,CODEBをデューティ検出部200Bにフィードバックし、半導体メモリ装置の環境変数によってもデューティ検出部200Bが有効ではない比較結果(すなわち、無効値)を出力し得るよう制御する。前述したコードカウンタ300の動作によってデューティ検出部200Bを制御することによって、オフセットを除去することができる。
図5は、図4に示したクロックエッジ検出部100Bを説明するための回路図である。
同図に示すように、クロックエッジ検出部100Bは、第1エッジ検出部120Bと、第2エッジ検出部130Bと、第1検出パルス生成部140Bと、第2検出パルス生成部150Bと、初期測定クロック伝達部110とを備える。
初期測定クロック伝達部110は、初期測定動作信号ICCENがアクティブになると、共通クロックOSCLKを第1検出パルス生成部140B及び第2検出パルス生成部150Bに出力し、初期測定動作信号ICCENが非アクティブになると、第1エッジ検出部120Bと第2エッジ検出部130Bとを活性化する。初期測定クロック伝達部110は、初期測定動作時に第1エッジ検出部120Bと第2エッジ検出部130Bとを無効化(disable)する(すなわち、ディセーブルにする)。このために、初期測定クロック伝達部110は、インバータとNANDゲートとを備える論理回路で構成されている。
第1エッジ検出部120Bは、初期測定動作信号ICCEN、その反転信号ICCENB、及び初期測定クロック伝達部110の出力に対応してクロックCLKの第1遷移時点を基準に生成された第1パルスを出力するもので、初期測定動作信号ICCENが非アクティブになると、クロックCLKに対応する第1パルスが出力される。このために、第1エッジ検出部120Bは、クロックCLK、初期測定動作信号ICCEN、その反転信号ICCENB及び初期測定クロック伝達部110の出力のそれぞれの否定論理積演算を行うための論理ゲートを備えており、初期測定動作信号ICCENが非アクティブになるとき、伝達されるクロックCLKによって第1パルスを生成する第1パルス部122Bを備える。第1エッジ検出部120Bは、初期測定動作時(初期測定動作信号ICCENがアクティブのとき)、無効化(ディセーブル)されている。ここで、第1パルス部122Bは、複数のインバータとNANDゲートとで構成されている。
また、第2エッジ検出部130Bも初期測定動作信号ICCEN、その反転信号ICCENB、及び初期測定クロック伝達部110の出力に対応して反転クロックCLKBを伝達する論理ゲートと第2パルス部132Bとを備え、デューティ補正イネーブル信号DCCEN及び電源電圧VDDに対応して反転クロックCLKBの第1遷移時点を基準に生成された第2パルスを出力する。
初期測定動作信号ICCENが非アクティブになると、第1検出パルス生成部140B及び第2検出パルス生成部150Bは、第1エッジ検出部120B及び第2エッジ検出部130Bから出力された第1パルス及び第2パルスに対応する第1検出パルスHP_UP及び第2検出パルスHP_DNをそれぞれ出力する。しかし、初期測定動作信号ICCENがアクティブになると、第1検出パルス生成部140B及び第2検出パルス生成部150Bは、初期測定クロック伝達部110から伝達される共通クロックOSCLKに対応して第1検出パルスHP_UP及び第2検出パルスHP_DNをそれぞれ出力する。具体的な構造を説明すると、第1検出パルス生成部140B及び第2検出パルス生成部150Bは、それぞれ信号伝達部142,152と、MOSトランジスタと、反転ラッチ144B,154Bと、インバータとを備える。ここで、信号伝達部142,152は、初期測定動作信号ICCENがアクティブになると、初期測定クロック伝達部110の出力をMOSトランジスタに伝達し、初期測定動作信号ICCENが非アクティブになると、第2検出パルス生成部150Bの出力をMOSトランジスタに伝達する。
図6は、図4に示したデューティ検出部200Bを説明するための回路図である。
同図に示すように、デューティ検出部200Bは、比較対象になる第1検出パルスHP_UP及び第2検出パルスHP_DNに対応して電流パスを形成するMOSトランジスタ、イネーブル信号ENに対応してデューティ検出部200Bを活性化するMOSトランジスタ、電流パスの電流量に対応して比較結果を出力するクロスカップルMOSトランジスタ、及び電流パスに流れる電流量を制御するために、比較コードCODE,CODEBに対応して抵抗値が変化する可変抵抗部220,240で構成されている。すなわち、デューティ検出部200Bは、クロスカップルラッチの構造を応用して入力された信号を比較するだけでなく、比較コードCODE,CODEBによって各電流パスにおける抵抗値を調整してオフセットを除去することができる。
図7は、図4に示した半導体メモリ装置の動作を説明するためのタイミング図である。
同図に示すように、半導体メモリ装置は、オフセットを除去するために初期測定動作を行う。初期測定動作信号ICCENがアクティブになっている状態でイネーブル信号ENがアクティブになると、デューティ検出部200Bが第1検出パルスHP_UPと第2検出パルスHP_DNとを比較して比較結果OUT,OUTBを出力する。比較結果OUT,OUTBは、コードカウンタ300によって比較コードCODE,CODEBに変換されてデューティ検出部200Bを制御する。共通クロックOSCLKを用いて第1検出パルスHP_UP及び第2検出パルスHP_DNを生成して検出しても、図示のようにオフセットが存在するため、これを追跡して測定を続ける。同図に示すように、オフセットによって比較コードCODE,CODEBがイネーブル信号ENの各期間において、上昇(up)が続き、オフセットが除去された時点で固定(hold)状態となる。固定状態になると、初期測定動作信号ICCENは非アクティブとなり、初期測定動作は終了する。このような動作(初期測定動作)によって、第1検出パルス生成部140B及び第2検出パルス生成部150B並びにデューティ検出部200Bのオフセットを除去することができる。
前述した実施形態では第1検出パルス生成部140B及び第2検出パルス生成部150B並びにデューティ検出部200Bのオフセットを除去することができる方法を提示したが、この方式を第1エッジ検出部120B及び第2エッジ検出部130Bに適用すると、クロックCLKのエッジから第1パルス及び第2パルスを生成することによって発生するオフセットも制御することができる。
本発明は、精密な動作が要求されるデューティ測定回路において、半導体メモリ装置内のプロセス、電圧レベル、及び温度などによる環境変数の変化によって発生するオフセットを除去するためのものであって、別途のテストクロックや環境ではない、一般的な動作環境での測定及び補正が可能である。
本発明に係る半導体メモリ装置は、半導体メモリ装置内のプロセス、電圧レベル、及び温度などによる環境変数の変化によって発生するオフセットを測定及び除去して、内部動作に用いられるクロックのデューティを正確に測定して補正できるという長所がある。
また、本発明は、クロックのデューティを正確に測定して補正することができるため、高速で動作する半導体メモリ装置での高周波動作が可能になり、データの入力/出力をはじめとする内部動作の動作マージンを明確にすることができる。
更に、クロックのデューティを正確に測定して補正するために、別途のテスト環境(特に、低周波クロック環境)ではなく、半導体メモリ装置の一般的な動作環境によるオフセットを測定して除去することができるため、効果的である。
以上で説明した本発明は、前述した実施形態及び添付図面によって限定されるのではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能なことは、本発明の属する技術分野における通常の知識を有する者に明らかであろう。
100B クロックエッジ検出部
200B デューティ検出部
300 コードカウンタ
200B デューティ検出部
300 コードカウンタ
Claims (25)
- 初期測定動作時、共通クロックの遷移時点に対応する2つの検出パルスを生成するクロックエッジ検出部と、
前記2つの検出パルスを比較し、その結果を出力するデューティ検出部と、
前記初期測定動作時、前記デューティ検出部から出力された比較結果に基づいて前記デューティ検出部を制御するコードカウンタと、
を備えることを特徴とする半導体メモリ装置。 - 前記初期測定動作は、
前記デューティ検出部が、少なくとも前記2つの検出パルスのうち1つの位相が進んでいるか又は遅れていることを意味する比較結果を無効値で出力するまで行われることを特徴とする請求項1に記載の半導体メモリ装置。 - 前記初期測定動作が終了すると、前記クロックエッジ検出部が、第1クロックの遷移時点に対応する前記第1検出パルス及び第2クロックの遷移時点に対応する第2検出パルスを出力することを特徴とする請求項1に記載の半導体メモリ装置。
- 前記第1クロックと前記第2クロックとは、位相が反転関係であることを特徴とする請求項3に記載の半導体メモリ装置。
- 前記クロックエッジ検出部は、
前記第1クロックの第1遷移時点に対応する第1パルスを出力する第1エッジ検出部と、
前記第2クロックの第1遷移時点に対応する第2パルスを出力する第2エッジ検出部と、
前記初期測定動作時、前記共通クロックを出力し、前記第1エッジ検出部及び第2エッジ検出部をディセーブルする初期測定クロック伝達部と、
前記初期測定動作時、前記初期測定クロック伝達部の出力に対応して第1検出パルスを生成し、前記初期測定動作が終了すると、前記第1パルス及び第2パルスに対応する第1検出パルスを生成する第1検出パルス生成部と、
前記初期測定動作時、前記初期測定クロック伝達部の出力に対応して第1検出パルスを生成し、前記初期測定動作が終了すると、前記第1パルス及び第2パルスに対応する第2検出パルスを生成する第2検出パルス生成部と、
を備えることを特徴とする請求項4に記載の半導体メモリ装置。 - 前記第1エッジ検出部は、
前記初期測定動作時にアクティブになる初期測定動作信号と、前記初期測定クロック伝達部の出力とに対応して前記第1クロックを伝達する論理回路部と、
前記論理回路部の出力の第1遷移時点に対応して前記第1パルスを生成する第1パルス部と、
を備えることを特徴とする請求項5に記載の半導体メモリ装置。 - 前記第2エッジ検出部は、
前記初期測定動作時にアクティブになる初期測定動作信号と、前記初期測定クロック伝達部の出力とに対応して前記第2クロックを伝達する論理回路部と、
前記論理回路部の出力の第1遷移時点に対応して前記第2パルスを生成する第2パルス部と、
を備えることを特徴とする請求項5に記載の半導体メモリ装置。 - 前記初期測定クロック伝達部は、
前記初期測定動作時、前記第1エッジ検出部及び第2エッジ検出部をディセーブルし、前記初期測定動作が終了すると、前記第1エッジ検出部及び第2エッジ検出部を活性化する第1論理部と、
前記初期測定動作時、前記共通クロックを第1検出パルス生成部及び第2検出パルス生成部に伝達する第2論理部と、
を備えることを特徴とする請求項5に記載の半導体メモリ装置。 - 前記第1検出パルス生成部は、
前記第1エッジ検出部の出力に対応して電源電圧を伝達する第1MOSトランジスタと、
前記初期測定動作時、前記初期測定クロック伝達部の出力を伝達し、前記初期測定動作が終了すると、前記第2パルスの反転信号を伝達する第1伝達部と、
前記第1伝達部の出力に対応して接地電圧を伝達する第2MOSトランジスタと、
前記第1MOSトランジスタ及び第2MOSトランジスタの出力を伝達するラッチと、
を備えることを特徴とする請求項5に記載の半導体メモリ装置。 - 前記第2検出パルス生成部は、
前記第2エッジ検出部の出力に対応して電源電圧を伝達する第1MOSトランジスタと、
前記初期測定動作時、初期測定クロック伝達部の出力を伝達し、前記初期測定動作が終了すると、前記第1パルスの反転信号を伝達する第2伝達部と、
前記第2伝達部の出力に対応して接地電圧を伝達する第2MOSトランジスタと、
前記第1MOSトランジスタ及び第2MOSトランジスタの出力を伝達するラッチと、
を備えることを特徴とする請求項5に記載の半導体メモリ装置。 - 前記第1エッジ検出部及び第2エッジ検出部は、
前記初期測定クロック伝達部から前記共通クロックを受信して第1パルス及び第2パルスを出力することを特徴とする請求項5に記載の半導体メモリ装置。 - 前記コードカウンタは、
前記デューティ検出部から出力された比較結果を追跡し、デジタルコードに変換する追跡型アナログ・デジタルコンバータを備えることを特徴とする請求項2に記載の半導体メモリ装置。 - 前記コードカウンタは、
前記デューティ検出部から出力された比較結果に応じて比較コードを増加又は減少させ、前記デューティ検出部から出力された比較結果が無効値を有すると、前記比較コードを固定させることを特徴とする請求項12に記載の半導体メモリ装置。 - 前記コードカウンタは、
前記デューティ検出部から出力された比較結果を追跡して、対応するアナログ電圧レベルを有するコード信号に変換する追跡型アナログ・デジタルコンバータを備えることを特徴とする請求項2に記載の半導体メモリ装置。 - 前記デューティ検出部は、
前記コードカウンタの出力に対応して抵抗値を変更することができる可変抵抗を備え、可変抵抗値によって内部に流れる電流量が制御されることを特徴とする請求項2に記載の半導体メモリ装置。 - 初期測定動作信号に対応して共通クロックのハイレベル期間及びローレベル期間にそれぞれ対応する2つの検出パルスを生成するクロックエッジ検出部と、
比較コードに対応して前記2つの検出パルスを比較した結果を出力するデューティ検出部と、
前記デューティ検出部の出力が、前記2つの検出パルスが同じ位相を有する場合に該当するまで、前記デューティ検出部から出力された比較結果を追跡して前記比較コードを出力するコードカウンタと、
を備えることを特徴とする半導体メモリ装置。 - 前記初期測定動作が終了すると、前記クロックエッジ検出部が、クロックと該クロックの反転クロックの遷移時点に対応する第1検出パルス及び第2検出パルスを出力することを特徴とする請求項16に記載の半導体メモリ装置。
- 前記クロックエッジ検出部は、
前記クロックの第1遷移時点に対応する第1パルスを出力する第1エッジ検出部と、
前記反転クロックの第1遷移時点に対応する第2パルスを出力する第2エッジ検出部と、
前記初期測定動作時、前記共通クロックを出力し、前記第1エッジ検出部及び第2エッジ検出部をディセーブルする初期測定クロック伝達部と、
前記初期測定動作時、初期測定クロック伝達部の出力に対応して第1検出パルスを生成し、前記初期測定動作が終了すると、前記第1パルス及び第2パルスに対応する第1検出パルスを生成する第1検出パルス生成部と、
前記初期測定動作時、初期測定クロック伝達部の出力に対応して第1検出パルスを生成し、前記初期測定動作が終了すると、前記第1パルス及び第2パルスに対応する第2検出パルスを生成する第2検出パルス生成部と、
を備えることを特徴とする請求項17に記載の半導体メモリ装置。 - 前記第1エッジ検出部及び第2エッジ検出部は、
前記初期測定クロック伝達部から前記共通クロックを受信して第1パルス及び第2パルスを出力することを特徴とする請求項18に記載の半導体メモリ装置。 - 前記コードカウンタは、
前記デューティ検出部から出力された比較結果を追跡して、デジタル比較コードに変換する追跡型アナログ・デジタルコンバータを備えることを特徴とする請求項16に記載の半導体メモリ装置。 - 前記デューティ検出部は、
前記コードカウンタの出力に対応して抵抗値を変更することができる可変抵抗を備え、可変抵抗値によって内部に流れる電流量が制御されることを特徴とする請求項16に記載の半導体メモリ装置。 - 初期測定動作時、共通クロックの遷移時点に対応する2つの検出パルスを生成するステップと、
比較コードに対応して前記2つの検出パルスを比較し、その結果を出力するステップと、
前記初期測定動作時、前記比較結果を追跡して、前記2つの検出パルスが同じ位相を有する場合に該当する比較結果が出力されるよう比較コードを調整するステップと
を含むことを特徴とする半導体メモリ装置の動作方法。 - 前記初期測定動作が終了すると、前記クロックエッジ検出部が、クロックと該クロックの反転クロックの遷移時点に対応する前記検出パルスを出力するステップを更に含むことを特徴とする請求項22に記載の半導体メモリ装置の動作方法。
- 前記2つの検出パルスを生成するステップは、
前記クロックの第1遷移時点に対応する第1パルスを出力するステップと、
前記反転クロックの第1遷移時点に対応する第2パルスを出力するステップと、
前記初期測定動作時、前記共通クロックを出力し、前記第1パルス及び第2パルスをディセーブルするステップと、
前記初期測定動作時、前記共通クロックに対応して第1検出パルスを生成し、前記初期測定動作が終了すると、前記第1パルス及び第2パルスに対応する第1検出パルスを生成するステップと、
前記初期測定動作時、前記共通クロックに対応して第1検出パルスを生成し、前記初期測定動作が終了すると、前記第1パルス及び第2パルスに対応する第2検出パルスを生成するステップと、
を含むことを特徴とする請求項22に記載の半導体メモリ装置の動作方法。 - 前記比較コードを調整するステップは、
前記比較結果を追跡して、デジタル値を有する前記比較コードに変換するステップと、
前記比較コードに対応する抵抗値の変更によって内部に流れる電流量を変更させることによって、前記2つの検出パルスが同じ位相を有する場合、該当の比較結果を出力するステップと、
を含むことを特徴とする請求項22に記載の半導体メモリ装置の動作方法。
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