JPH11127142A - タイミング回路 - Google Patents
タイミング回路Info
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- JPH11127142A JPH11127142A JP28709897A JP28709897A JPH11127142A JP H11127142 A JPH11127142 A JP H11127142A JP 28709897 A JP28709897 A JP 28709897A JP 28709897 A JP28709897 A JP 28709897A JP H11127142 A JPH11127142 A JP H11127142A
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Classifications
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0087—Preprocessing of received signal for synchronisation, e.g. by code conversion, pulse generation or edge detection
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
- H04L25/063—Setting decision thresholds using feedback techniques only
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- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
-
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-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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Abstract
(57)【要約】
【課題】 入力データ信号のデューティが１００％でな
くても出力データ信号のデューティを１００％にしてタ
イミング回路の動作を安定にする。 【解決手段】 入力データ信号のデューティをモニタ
し、制御回路１４はデューティ情報に基づいて出力デー
タ信号のデューティが１００％になるようにフィードフ
ォワードでデューティ可変手段１３を制御し、クロック
発生部１５はデューティ可変手段１３から出力されるデ
ータ信号と同期したデータ識別用のクロック信号を発生
する。あるいは、デューティ可変手段２１から出力され
るデータ信号のデューティをモニタし、制御回路２３は
フィードバック制御でデューティが１００％になるよう
にデューティ可変手段を制御し、クロック発生部２４は
デューティモニター手段２２から出力されるデータ信号
と同期したデータ識別用のクロック信号を発生する。
くても出力データ信号のデューティを１００％にしてタ
イミング回路の動作を安定にする。 【解決手段】 入力データ信号のデューティをモニタ
し、制御回路１４はデューティ情報に基づいて出力デー
タ信号のデューティが１００％になるようにフィードフ
ォワードでデューティ可変手段１３を制御し、クロック
発生部１５はデューティ可変手段１３から出力されるデ
ータ信号と同期したデータ識別用のクロック信号を発生
する。あるいは、デューティ可変手段２１から出力され
るデータ信号のデューティをモニタし、制御回路２３は
フィードバック制御でデューティが１００％になるよう
にデューティ可変手段を制御し、クロック発生部２４は
デューティモニター手段２２から出力されるデータ信号
と同期したデータ識別用のクロック信号を発生する。
Description
【０００１】
【発明の属する技術分野】本発明は高速光通信システム
の光受信回路におけるタイミング回路に係わり、特に、
受信したデータ信号の識別タイミングを与えるクロック
信号を発生するタイミング回路に関する。
の光受信回路におけるタイミング回路に係わり、特に、
受信したデータ信号の識別タイミングを与えるクロック
信号を発生するタイミング回路に関する。
【０００２】
【従来の技術】高速光通信システムの光受信回路は、伝
送により歪んだデータ波形、あるいは、雑音がのったデ
ータ波形をきれいなデジタル信号に変換するものであ
り、いわゆるデータ再生を行うものである。かかるデー
タ再生に際して、光受信回路は受信したデータ信号を用
いてクロック信号を発生し、このクロック信号の発生タ
イミングを基準にして識別部でデータの再生を行う。
送により歪んだデータ波形、あるいは、雑音がのったデ
ータ波形をきれいなデジタル信号に変換するものであ
り、いわゆるデータ再生を行うものである。かかるデー
タ再生に際して、光受信回路は受信したデータ信号を用
いてクロック信号を発生し、このクロック信号の発生タ
イミングを基準にして識別部でデータの再生を行う。
【０００３】図１９は光通信システムにおける光受信機
の構成例であり、１は光電気変換回路で、光信号を電気
信号に変換するもの、２は光電気変換回路から出力され
る例えば10Gbpsのデータ信号を等化増幅する等化増幅回
路、３はタイミング回路で、受信したデータ信号からそ
のビットレートと同じ周波数のクロック信号を取り出す
もの、４はタイミング回路から出力されるクロック信号
を用いてデータ信号を識別する識別回路である。光ファ
イバを通って送られて来た光信号を光電気変換回路１に
より電気信号に変換し、等化増幅回路２で等化増幅を行
い、タイミング回路３で等化波形あるいはアンプ出力か
らクロック信号を取り出して識別回路５をトリガーし、
識別回路４は等化波形がサンプリング時点で”０”であ
るか”１”であるか判定して元の符号パルスを復元す
る。伝送路での遅延時間の変化等が有るため、受信デー
タ信号と同期したクロック信号で識別回路５をトリガす
る。
の構成例であり、１は光電気変換回路で、光信号を電気
信号に変換するもの、２は光電気変換回路から出力され
る例えば10Gbpsのデータ信号を等化増幅する等化増幅回
路、３はタイミング回路で、受信したデータ信号からそ
のビットレートと同じ周波数のクロック信号を取り出す
もの、４はタイミング回路から出力されるクロック信号
を用いてデータ信号を識別する識別回路である。光ファ
イバを通って送られて来た光信号を光電気変換回路１に
より電気信号に変換し、等化増幅回路２で等化増幅を行
い、タイミング回路３で等化波形あるいはアンプ出力か
らクロック信号を取り出して識別回路５をトリガーし、
識別回路４は等化波形がサンプリング時点で”０”であ
るか”１”であるか判定して元の符号パルスを復元す
る。伝送路での遅延時間の変化等が有るため、受信デー
タ信号と同期したクロック信号で識別回路５をトリガす
る。
【０００４】光通信では、伝送路符号としてＮＲＺ符号
とＲＺ符号等が用いられ、600Mbps以上の光通信装置で
は、電気回路や光デバイスの所要帯域の要求が緩いＮＲ
Ｚ符号が標準となっている。ＮＲＺ符号を用いた場合、
データ信号にはクロック成分がないため、データ信号を
処理してクロック信号を生成する必要がある。かかるク
ロック信号を生成する光受信器のタイミング回路には、
従来、(1) タイミングフィルタを用いる構成（図２０）
と、（2) ＰＬＬを用いる構成（図２１）がある。
とＲＺ符号等が用いられ、600Mbps以上の光通信装置で
は、電気回路や光デバイスの所要帯域の要求が緩いＮＲ
Ｚ符号が標準となっている。ＮＲＺ符号を用いた場合、
データ信号にはクロック成分がないため、データ信号を
処理してクロック信号を生成する必要がある。かかるク
ロック信号を生成する光受信器のタイミング回路には、
従来、(1) タイミングフィルタを用いる構成（図２０）
と、（2) ＰＬＬを用いる構成（図２１）がある。
【０００５】図２０はタイミングフィルタを用いたタイ
ミング回路の構成図であり、入力したデータ信号の立ち
上がり、立ち下がりを検出する非線形抽出回路１１０
と、中心周波数がデータのビットレートと同一周波数を
有するバンドパスフィルタ１１１と、狭帯域増幅器であ
るリミッタアンプ１１２から構成されている。非線形回
路１１０は、データ信号を二分岐する二分岐回路１１０
ａと、分岐された一方のデータ信号を所定時間（１ビッ
トに相当する時間の１／２）遅延する遅延回路１１０ｂ
と、データ信号と遅延回路の出力信号の排他的論理和演
算を行ってデータ信号の立ち上がり及び立ち下がりでパ
ルスを有するエッジ信号を発生するＥＸＯＲ回路（イク
スクルーシブオア回路）１１０ｃを有している。図２２
は動作波形図であり、ＥＸＯＲ回路１１０ｃはデータ信
号の立ち上がり、立ち下がりを検出してパルスを発生
し、バンドパスフィルタ１１１はＥＸＯＲ回路出力より
データのビットレートと同一周波数を有するクロック成
分を抽出し、リミッタアンプ１１２はクロック成分を一
定振幅に増幅する。尚、非線形抽出回路１１０は図２０
に示した構成以外に微分回路と全波整流回路を組み合わ
せた構成などが提案されている。
ミング回路の構成図であり、入力したデータ信号の立ち
上がり、立ち下がりを検出する非線形抽出回路１１０
と、中心周波数がデータのビットレートと同一周波数を
有するバンドパスフィルタ１１１と、狭帯域増幅器であ
るリミッタアンプ１１２から構成されている。非線形回
路１１０は、データ信号を二分岐する二分岐回路１１０
ａと、分岐された一方のデータ信号を所定時間（１ビッ
トに相当する時間の１／２）遅延する遅延回路１１０ｂ
と、データ信号と遅延回路の出力信号の排他的論理和演
算を行ってデータ信号の立ち上がり及び立ち下がりでパ
ルスを有するエッジ信号を発生するＥＸＯＲ回路（イク
スクルーシブオア回路）１１０ｃを有している。図２２
は動作波形図であり、ＥＸＯＲ回路１１０ｃはデータ信
号の立ち上がり、立ち下がりを検出してパルスを発生
し、バンドパスフィルタ１１１はＥＸＯＲ回路出力より
データのビットレートと同一周波数を有するクロック成
分を抽出し、リミッタアンプ１１２はクロック成分を一
定振幅に増幅する。尚、非線形抽出回路１１０は図２０
に示した構成以外に微分回路と全波整流回路を組み合わ
せた構成などが提案されている。
【０００６】図２１はＰＬＬを用いたタイミング回路の
構成図であり、データ信号とクロック信号の位相を比較
する位相比較回路１２１と、位相比較回路の出力レベル
を変換するレベル変換器１２２と、レベル変換器より出
力される位相差に応じた電圧信号を平滑化するループフ
ィルタ１２３と、ループフィルタ出力に応じた周波数を
有するクロック信号を発生する電圧制御発振器（ＶＣ
Ｏ）１２４を備えている。位相比較回路１２１の構成例
としては、図２３及び図２４に示す構成が提案されてい
る。
構成図であり、データ信号とクロック信号の位相を比較
する位相比較回路１２１と、位相比較回路の出力レベル
を変換するレベル変換器１２２と、レベル変換器より出
力される位相差に応じた電圧信号を平滑化するループフ
ィルタ１２３と、ループフィルタ出力に応じた周波数を
有するクロック信号を発生する電圧制御発振器（ＶＣ
Ｏ）１２４を備えている。位相比較回路１２１の構成例
としては、図２３及び図２４に示す構成が提案されてい
る。
【０００７】図２３の位相比較回路は、データ信号DATA
の立ち上がり、立ち下がり別にクロック信号CLOCKとの
位相を比較し、立ち上がり、立ち下がりにおける位相を
合成してＰＬＬ制御を行うもので、位相比較回路として
機能する２つのＤ型フリップフロップ（Ｄ−ＦＦ）２０
１，２０２と、データ信号DATAの論理を反転する反転ゲ
ート２０３と、Ｄ−ＦＦ出力を加算する加算器（ＡＤＤ
ＥＲ）２０４を備えている。Ｄ−ＦＦは、クロック入力
端子（Ｃ端子）に入力された信号(データ信号DATA,*DAT
A)の立ち上がりで、データ入力端子（Ｄ端子）に入力さ
れた信号(クロック信号CLOCK)のレベル("1"または"0")
を記憶して出力すると共に、該レベルを次のデータ信号
の立ち上がりまで保持する。従って、図２５の(1)に示
すようにクロック信号CLOCKの位相がデータ信号DATAよ
り遅れている場合には、Ｄ−ＦＦはローレベル（＝
ＥL）の信号Ｄ−ＦＦ OUTを出力する。また、図２５の
(2)に示すようにクロック信号CLOCKの位相がデータ信号
DATAより進んでいる場合には、Ｄ−ＦＦはハイレベル
（＝ＥH）の信号Ｄ−ＦＦ OUTを出力する。
の立ち上がり、立ち下がり別にクロック信号CLOCKとの
位相を比較し、立ち上がり、立ち下がりにおける位相を
合成してＰＬＬ制御を行うもので、位相比較回路として
機能する２つのＤ型フリップフロップ（Ｄ−ＦＦ）２０
１，２０２と、データ信号DATAの論理を反転する反転ゲ
ート２０３と、Ｄ−ＦＦ出力を加算する加算器（ＡＤＤ
ＥＲ）２０４を備えている。Ｄ−ＦＦは、クロック入力
端子（Ｃ端子）に入力された信号(データ信号DATA,*DAT
A)の立ち上がりで、データ入力端子（Ｄ端子）に入力さ
れた信号(クロック信号CLOCK)のレベル("1"または"0")
を記憶して出力すると共に、該レベルを次のデータ信号
の立ち上がりまで保持する。従って、図２５の(1)に示
すようにクロック信号CLOCKの位相がデータ信号DATAよ
り遅れている場合には、Ｄ−ＦＦはローレベル（＝
ＥL）の信号Ｄ−ＦＦ OUTを出力する。また、図２５の
(2)に示すようにクロック信号CLOCKの位相がデータ信号
DATAより進んでいる場合には、Ｄ−ＦＦはハイレベル
（＝ＥH）の信号Ｄ−ＦＦ OUTを出力する。
【０００８】従って、Ｄ−ＦＦ２０１はデータの立ち上
がり時におけるクロック位相に応じた信号を出力し、Ｄ
−ＦＦ２０２はデータの立ち下がり時におけるクロック
位相に応じた信号を出力し、加算器２０４はこれらを合
成してなる位相検出信号ＰＤＳを出力する。ＰＬＬ構成
のタイミング回路は、この位相検出信号ＰＤＳが設定レ
ベルになるように制御する。例えば、データ信号のデュ
ーティが変化してデューティが１００％以下になると、
データ信号の立ち上がりがクロック位相に対して遅れ、
立ち下がりがクロック位相に対して進む。この遅れ量と
進み量に応じた位相検出信号ＰＤＳが位相検出回路１２
１より出力し、タイミング回路は位相検出信号ＰＤＳが
設定レベルになるように、すなわち、遅れ量と進み量が
等しくなるようにクロック信号CLOCKを発生する。
がり時におけるクロック位相に応じた信号を出力し、Ｄ
−ＦＦ２０２はデータの立ち下がり時におけるクロック
位相に応じた信号を出力し、加算器２０４はこれらを合
成してなる位相検出信号ＰＤＳを出力する。ＰＬＬ構成
のタイミング回路は、この位相検出信号ＰＤＳが設定レ
ベルになるように制御する。例えば、データ信号のデュ
ーティが変化してデューティが１００％以下になると、
データ信号の立ち上がりがクロック位相に対して遅れ、
立ち下がりがクロック位相に対して進む。この遅れ量と
進み量に応じた位相検出信号ＰＤＳが位相検出回路１２
１より出力し、タイミング回路は位相検出信号ＰＤＳが
設定レベルになるように、すなわち、遅れ量と進み量が
等しくなるようにクロック信号CLOCKを発生する。
【０００９】図２４の位相比較回路は、データ信号DATA
の立ち上がり、立ち下がりエッジを検出し、その検出波
形である立ち上がりエッジＥＧＵ、立ち下がりエッジＥ
ＧＤとクロック信号CLOCKとで位相比較を行うもので、
エッジ検出回路２５１とＤ−ＦＦ２５２を備えている。
Ｄ−ＦＦ２５２は、立ち上がりエッジＥＧＵ、立ち下が
りエッジＥＧＤ発生時のクロックCLOCKのレベルを位相
検出信号ＰＤＳとして出力するＤ−ＦＦ２５２を備えて
いる。この位相検出回路は、エッジ検出回路２５１を設
けることによＤ−ＦＦを１つにしたもので、図２３の位
相比較回路と同様に動作する。
の立ち上がり、立ち下がりエッジを検出し、その検出波
形である立ち上がりエッジＥＧＵ、立ち下がりエッジＥ
ＧＤとクロック信号CLOCKとで位相比較を行うもので、
エッジ検出回路２５１とＤ−ＦＦ２５２を備えている。
Ｄ−ＦＦ２５２は、立ち上がりエッジＥＧＵ、立ち下が
りエッジＥＧＤ発生時のクロックCLOCKのレベルを位相
検出信号ＰＤＳとして出力するＤ−ＦＦ２５２を備えて
いる。この位相検出回路は、エッジ検出回路２５１を設
けることによＤ−ＦＦを１つにしたもので、図２３の位
相比較回路と同様に動作する。
【００１０】図２６はクロック信号CLOCKとデータ信号D
ATA間の位相差θと位相検出出力（位相検出信号ＰＤ
Ｓ）の関係を示す説明図であり、データ信号DATAのデュ
ーティが１００％で、データ信号DATAがクロックCLOCK
に対して位相が進んでいる場合を示している。デューテ
ィとは、その厳密な定義は後述するが、わかりやすくい
うと、ビットレートをｆ（＝１／Ｔ）とするとき、デー
タ”１”の期間Ｔ1とＴの比である。図のようにデュー
ティが１００％の場合（Ｔ＝Ｔ1）、データの立ち上が
りとクロックの位相関係は、データの立ち下がりとクロ
ックの位相関係と同じである。このため、位相検出器出
力（位相検出信号ＰＤＳ）は周期Ｔ／２で交番する矩形
波形になる。
ATA間の位相差θと位相検出出力（位相検出信号ＰＤ
Ｓ）の関係を示す説明図であり、データ信号DATAのデュ
ーティが１００％で、データ信号DATAがクロックCLOCK
に対して位相が進んでいる場合を示している。デューテ
ィとは、その厳密な定義は後述するが、わかりやすくい
うと、ビットレートをｆ（＝１／Ｔ）とするとき、デー
タ”１”の期間Ｔ1とＴの比である。図のようにデュー
ティが１００％の場合（Ｔ＝Ｔ1）、データの立ち上が
りとクロックの位相関係は、データの立ち下がりとクロ
ックの位相関係と同じである。このため、位相検出器出
力（位相検出信号ＰＤＳ）は周期Ｔ／２で交番する矩形
波形になる。
【００１１】データ信号DATAのＬＯＷレベルとＨＩＧＨ
レベルの切り換わる点にクロック信号CLOCKの立ち上が
り位相を制御することにより、クロック信号CLOCKとデ
ータ信号DATAの位相関係を固定することができる。しか
し、位相検出信号ＰＤＳは図示のようにＬＯＷレベルと
ＨＩＧＨレベルの切り換え特性が急峻なため（２値であ
るため）、連続したクロック信号の位相制御ができず、
制御が不安定になる。すなわち、上記２値の位相検出信
号ＰＤＳを用いてクロック信号を発生し、該クロック信
号を位相検出回路にフィードバックしてデータ信号とク
ロック信号の位相を一致させるようにすると、位相検出
信号ＰＤＳの不連続点で制御が不安定になる。そこで、
Ｄ−ＦＦのCLOCKリファレンス端子に微小な低周波信号
を重畳して変調する。このようにすれば、クロック入力
端子Ｃに入力されたデータ信号DATAの位相に摂動を与え
ることができ、位相比較回路から出力する位相検出信号
ＰＤＳを図２６の点線で示すように目標位相（θ＝０）
を中心になだらかに傾斜させることができ、制御を安定
に行うことができる。
レベルの切り換わる点にクロック信号CLOCKの立ち上が
り位相を制御することにより、クロック信号CLOCKとデ
ータ信号DATAの位相関係を固定することができる。しか
し、位相検出信号ＰＤＳは図示のようにＬＯＷレベルと
ＨＩＧＨレベルの切り換え特性が急峻なため（２値であ
るため）、連続したクロック信号の位相制御ができず、
制御が不安定になる。すなわち、上記２値の位相検出信
号ＰＤＳを用いてクロック信号を発生し、該クロック信
号を位相検出回路にフィードバックしてデータ信号とク
ロック信号の位相を一致させるようにすると、位相検出
信号ＰＤＳの不連続点で制御が不安定になる。そこで、
Ｄ−ＦＦのCLOCKリファレンス端子に微小な低周波信号
を重畳して変調する。このようにすれば、クロック入力
端子Ｃに入力されたデータ信号DATAの位相に摂動を与え
ることができ、位相比較回路から出力する位相検出信号
ＰＤＳを図２６の点線で示すように目標位相（θ＝０）
を中心になだらかに傾斜させることができ、制御を安定
に行うことができる。
【００１２】
【発明が解決しようとする課題】従来、高速光通信シス
テムでは、ＮＲＺ符号を用いており、伝送前後でデュー
ティはほぼ１００％である。しかし、伝送速度の高速化
に伴い、１ビット当たりのパルス幅が狭くなり、非線形
効果の影響や光ファイバの波長分散の影響を受け、伝送
波形が大きく歪むようになってきた。図２７（ａ）はデ
ューティ１００％の送信光波形、図２７（ｂ）はデュー
ティが１００％以下になった場合の伝送光波形（左側）
と等化波形（右側）、図２７（ｃ）はデューティが１０
０％以上になった場合の伝送光波形（左側）と等化波形
（右側）である。このように波形歪みにより、受信波形
のデューティは大きく変化し、伝送条件によりデューテ
ィが５０％〜１２０％と変化する。なお、デューティと
は図２７を参照すると、波高値の中央値での１パルスの
占める時間幅（Ｔ1）の１タイムスロットＴに対する割
合と定義する。
テムでは、ＮＲＺ符号を用いており、伝送前後でデュー
ティはほぼ１００％である。しかし、伝送速度の高速化
に伴い、１ビット当たりのパルス幅が狭くなり、非線形
効果の影響や光ファイバの波長分散の影響を受け、伝送
波形が大きく歪むようになってきた。図２７（ａ）はデ
ューティ１００％の送信光波形、図２７（ｂ）はデュー
ティが１００％以下になった場合の伝送光波形（左側）
と等化波形（右側）、図２７（ｃ）はデューティが１０
０％以上になった場合の伝送光波形（左側）と等化波形
（右側）である。このように波形歪みにより、受信波形
のデューティは大きく変化し、伝送条件によりデューテ
ィが５０％〜１２０％と変化する。なお、デューティと
は図２７を参照すると、波高値の中央値での１パルスの
占める時間幅（Ｔ1）の１タイムスロットＴに対する割
合と定義する。
【００１３】分散補償ファイバ等を伝送路に挿入するこ
とにより伝送波形のゆがみを緩和することもできるが、
高いコストが必要になり、かかる付加部品を使用せず、
できるだけ長距離伝送を行えることが望ましい。このた
め、光受信機では分散補償することなく、大きく歪んだ
波形を受信し、元のデータを正しく再生することが求め
られている。また、文献（1992年電子情報通信学会春季
大会、頁 4-77、 斉藤他、 「IM-DD光直接増幅中継系に
おける符号形式の比較」)に示されるように、伝送条件に
よっては伝送符号としてＲＺ符号を用いた方が伝送特性
が改善する場合がある。このため、ＲＺ符号、ＮＲＺ符
号どちらにも対応ができることが望ましい。ＲＺ符号を
用いた場合、光受信器の入力波形のデューティは５０％
となる。
とにより伝送波形のゆがみを緩和することもできるが、
高いコストが必要になり、かかる付加部品を使用せず、
できるだけ長距離伝送を行えることが望ましい。このた
め、光受信機では分散補償することなく、大きく歪んだ
波形を受信し、元のデータを正しく再生することが求め
られている。また、文献（1992年電子情報通信学会春季
大会、頁 4-77、 斉藤他、 「IM-DD光直接増幅中継系に
おける符号形式の比較」)に示されるように、伝送条件に
よっては伝送符号としてＲＺ符号を用いた方が伝送特性
が改善する場合がある。このため、ＲＺ符号、ＮＲＺ符
号どちらにも対応ができることが望ましい。ＲＺ符号を
用いた場合、光受信器の入力波形のデューティは５０％
となる。
【００１４】さて、デューティが可変すると、タイミン
グ回路の動作に悪影響を及ぼす。すなわち、タイミング
フィルタを用いた図２０のタイミング回路において、デ
ューティが変化すると、データの立ち上がり検出パルス
の位置が遅れ、データの立ち下がり検出パルスの位置が
進み、これらパルスが合成されてクロック成分が抽出さ
れる。抽出されるクロック成分の位相は変化しないが、
キャンセルする部分が生じるため、抽出されるクロック
成分が減少する。そして、デューティが５０％になる
と、立ち上がり検出パルスと立ち下がり検出パルスの位
相関係が逆相になるため、ビットレートのクロック成分
が零となり、非線形抽出回路１１０が正常に動作しなく
なる。図２８はデューティが１００％、７５％、５０％
の場合のＥＸＯＲ出力波形を示し、デューティが５０％
になるとビットレートの周波数成分がなくなることが判
る。以上はデューティが減小した場合であるが増加する
場合も同様であり、デューティと抽出クロック成分の大
きさの関係は図２９に示すようになる。尚、デューティ
が５０％近くになると、雑音の影響により入力デューテ
ィ信号の位相が揺らぎ、また、ビットレートのクロック
成分が零になり、非線形抽出回路が正常に動作しなくな
る。
グ回路の動作に悪影響を及ぼす。すなわち、タイミング
フィルタを用いた図２０のタイミング回路において、デ
ューティが変化すると、データの立ち上がり検出パルス
の位置が遅れ、データの立ち下がり検出パルスの位置が
進み、これらパルスが合成されてクロック成分が抽出さ
れる。抽出されるクロック成分の位相は変化しないが、
キャンセルする部分が生じるため、抽出されるクロック
成分が減少する。そして、デューティが５０％になる
と、立ち上がり検出パルスと立ち下がり検出パルスの位
相関係が逆相になるため、ビットレートのクロック成分
が零となり、非線形抽出回路１１０が正常に動作しなく
なる。図２８はデューティが１００％、７５％、５０％
の場合のＥＸＯＲ出力波形を示し、デューティが５０％
になるとビットレートの周波数成分がなくなることが判
る。以上はデューティが減小した場合であるが増加する
場合も同様であり、デューティと抽出クロック成分の大
きさの関係は図２９に示すようになる。尚、デューティ
が５０％近くになると、雑音の影響により入力デューテ
ィ信号の位相が揺らぎ、また、ビットレートのクロック
成分が零になり、非線形抽出回路が正常に動作しなくな
る。
【００１５】一方、ＰＬＬを用いた図２１のタイミング
回路において、位相検出回路１２１を図２４の位相検出
回路で構成する場合には、タイミングフィルタを用いる
タイミング回路と同様に、デューティ５０％になると、
正常に動作しなくなる。また、位相検出回路１２１を図
２３の位相検出回路で構成する場合には、デューティが
狭く(または広く)なってくると、位相検出特性（位相検
出信号ＰＤＳの波形）が図３０の(6)に示すようにな
り、 (100-デューティ(%))×360°/100 で与えられる長さのＨＩＧＨ，ＬＯＷレベルの中間レベ
ルＭＬＶが発生する。
回路において、位相検出回路１２１を図２４の位相検出
回路で構成する場合には、タイミングフィルタを用いる
タイミング回路と同様に、デューティ５０％になると、
正常に動作しなくなる。また、位相検出回路１２１を図
２３の位相検出回路で構成する場合には、デューティが
狭く(または広く)なってくると、位相検出特性（位相検
出信号ＰＤＳの波形）が図３０の(6)に示すようにな
り、 (100-デューティ(%))×360°/100 で与えられる長さのＨＩＧＨ，ＬＯＷレベルの中間レベ
ルＭＬＶが発生する。
【００１６】図３０において、(1)はＤ−ＦＦ２０１、
２０２のＤ端子に入力されるクロックCLOCK、(2)はＤ−
ＦＦ ２０１のＣ端子に入力されるデータ信号DATAで、
点線はデューティ１００％、実線はデューティ１００％
以下の場合、(3)はＤ−ＦＦ ２０１から出力されるＤ−
ＦＦ出力（立ち上がり検出出力）と位相差θの関係を示
す位相差・Ｄ−ＦＦ出力特性、、(4)はＤ−ＦＦ ２０２
のＣ端子に入力される反転データ信号*DATA(データ信号
の反転信号)、(5)はＤ−ＦＦ ２０２から出力されるＤ
−ＦＦ出力（立ち下がり検出出力）と位相差θの関係を
示す位相差・Ｄ−ＦＦ出力特性、(6) はＤ−ＦＦ２０
１、２０２の出力を合成した位相検出出力(位相検出信
号ＰＤＳ）、である。
２０２のＤ端子に入力されるクロックCLOCK、(2)はＤ−
ＦＦ ２０１のＣ端子に入力されるデータ信号DATAで、
点線はデューティ１００％、実線はデューティ１００％
以下の場合、(3)はＤ−ＦＦ ２０１から出力されるＤ−
ＦＦ出力（立ち上がり検出出力）と位相差θの関係を示
す位相差・Ｄ−ＦＦ出力特性、、(4)はＤ−ＦＦ ２０２
のＣ端子に入力される反転データ信号*DATA(データ信号
の反転信号)、(5)はＤ−ＦＦ ２０２から出力されるＤ
−ＦＦ出力（立ち下がり検出出力）と位相差θの関係を
示す位相差・Ｄ−ＦＦ出力特性、(6) はＤ−ＦＦ２０
１、２０２の出力を合成した位相検出出力(位相検出信
号ＰＤＳ）、である。
【００１７】尚、図３０の波形図はＤ−ＦＦのクロック
リファレンス端子に低周波信号を重畳せず、従って、デ
ータ信号の位相に摂動を与えない場合である。しかし、
実際にはクロックリファレンス端子に低周波信号が印加
され、各Ｄ−ＦＦ出力はなだらかな傾斜をもっている
（図２６参照）。デューティに依らずにDATA信号とクロ
ック信号CLOCKとの位相関係を一定にするため、図３０
の(6) のＡ点に位相を固定したい。このＡ点を検出する
ためには、デューティが１００％からずれた分だけ余分
に、クロック入力端子Ｃに入力されるデータ信号の位相
に与える摂動量を増やす必要がある。すなわち、希望の
固定点をさがすために重畳するクロックリファレンス端
子への低周波重畳成分が増加することになる。しかし、
クロックリファレンス端子に印加する電圧を可変して実
現できる位相変調量には限界があり、大きな位相可変量
を確保することが困難であった。
リファレンス端子に低周波信号を重畳せず、従って、デ
ータ信号の位相に摂動を与えない場合である。しかし、
実際にはクロックリファレンス端子に低周波信号が印加
され、各Ｄ−ＦＦ出力はなだらかな傾斜をもっている
（図２６参照）。デューティに依らずにDATA信号とクロ
ック信号CLOCKとの位相関係を一定にするため、図３０
の(6) のＡ点に位相を固定したい。このＡ点を検出する
ためには、デューティが１００％からずれた分だけ余分
に、クロック入力端子Ｃに入力されるデータ信号の位相
に与える摂動量を増やす必要がある。すなわち、希望の
固定点をさがすために重畳するクロックリファレンス端
子への低周波重畳成分が増加することになる。しかし、
クロックリファレンス端子に印加する電圧を可変して実
現できる位相変調量には限界があり、大きな位相可変量
を確保することが困難であった。
【００１８】以上より、本発明の目的は、入力波形歪み
が大きく、波形デューティの変化が大きい場合でも、安
定に動作するタイミング回路を提供することである。本
発明の別の目的は、データ信号のデューティが変化して
も１００％にできるタイミング回路を提供することであ
る。本発明の目的は簡単な構成でデューティが変化して
も、正常に動作するタイミング回路を提供することであ
る。
が大きく、波形デューティの変化が大きい場合でも、安
定に動作するタイミング回路を提供することである。本
発明の別の目的は、データ信号のデューティが変化して
も１００％にできるタイミング回路を提供することであ
る。本発明の目的は簡単な構成でデューティが変化して
も、正常に動作するタイミング回路を提供することであ
る。
【００１９】
（Ａ）本発明の第１のタイミング回路 図１は本発明の第１のタイミング回路の原理説明図で、
フィードフォワード制御でデューティを１００％にする
タイミング回路の原理説明図である。図中、１１はデー
タ信号DATAを２分岐する分岐手段、１２は分岐手段から
分岐出力される第１のデータ信号のデューティをモニタ
するデューティモニタ手段、１３は分岐手段から出力さ
れる第２のデータ信号のデューティを可変するデューテ
ィ可変手段、１４はデューティモニタ手段からのデュー
ティ情報に基づいて出力データ信号のデューティが所定
値（例えば１００％）になるようにデューティ可変手段
１３を制御する制御回路、１５はデューティ可変手段か
ら出力されるデータ信号と同期したデータ識別用のクロ
ック信号を発生するクロック発生部である。
フィードフォワード制御でデューティを１００％にする
タイミング回路の原理説明図である。図中、１１はデー
タ信号DATAを２分岐する分岐手段、１２は分岐手段から
分岐出力される第１のデータ信号のデューティをモニタ
するデューティモニタ手段、１３は分岐手段から出力さ
れる第２のデータ信号のデューティを可変するデューテ
ィ可変手段、１４はデューティモニタ手段からのデュー
ティ情報に基づいて出力データ信号のデューティが所定
値（例えば１００％）になるようにデューティ可変手段
１３を制御する制御回路、１５はデューティ可変手段か
ら出力されるデータ信号と同期したデータ識別用のクロ
ック信号を発生するクロック発生部である。
【００２０】具体的に、デューティモニタ手段１２は、
データ信号の平均値をデューティ情報として出力する平
均値回路で構成される。また、デューティ可変手段１３
は、信号入力端子と入力信号の増幅中心レベルを規定す
るリファレンス端子を備えたアンプで構成され、信号入
力端子にデータ信号を入力し、リファレンス端子に制御
回路１４から出力されるリファレンス信号を入力してア
ンプより出力するデータ信号のデューティを可変する。
クロック発生部１５は図２０に示すタイミングフィルタ
を用いた従来のタイミング回路、あるいは、図２１に示
すＰＬＬを用いた従来のタイミング回路で構成する。
データ信号の平均値をデューティ情報として出力する平
均値回路で構成される。また、デューティ可変手段１３
は、信号入力端子と入力信号の増幅中心レベルを規定す
るリファレンス端子を備えたアンプで構成され、信号入
力端子にデータ信号を入力し、リファレンス端子に制御
回路１４から出力されるリファレンス信号を入力してア
ンプより出力するデータ信号のデューティを可変する。
クロック発生部１５は図２０に示すタイミングフィルタ
を用いた従来のタイミング回路、あるいは、図２１に示
すＰＬＬを用いた従来のタイミング回路で構成する。
【００２１】かかる構成によれば、フィードフォワード
制御により簡単な構成で出力データ信号のデューティを
１００％にでき、従って、入力波形歪みが大きく、波形
デューティの変化が大きい場合でも、安定にデータ識別
用のクロック信号を発生することができる。この場合、
クロック発生部１５におけるデジタル回路のうち信号入
力端子とリファレンス端子を備えたデジタル回路（例え
ばＥＸＯＲ回路）内蔵のアンプでデューティ可変手段を
構成するようにすれば、デューティ可変手段を省略で
き、回路構成をますます簡単にすることができる。
制御により簡単な構成で出力データ信号のデューティを
１００％にでき、従って、入力波形歪みが大きく、波形
デューティの変化が大きい場合でも、安定にデータ識別
用のクロック信号を発生することができる。この場合、
クロック発生部１５におけるデジタル回路のうち信号入
力端子とリファレンス端子を備えたデジタル回路（例え
ばＥＸＯＲ回路）内蔵のアンプでデューティ可変手段を
構成するようにすれば、デューティ可変手段を省略で
き、回路構成をますます簡単にすることができる。
【００２２】（Ｂ）本発明の第２のタイミング回路 図２は本発明の第２のタイミング回路の原理説明図で、
フィードバック制御でデューティを１００％にするタイ
ミング回路の原理説明図である。図中、２１はデータ信
号のデューティを可変するデューティ可変手段、２２は
デューティ可変手段から出力されるデータ信号のデュー
ティをモニタするデューティモニタ手段、２３はデュー
ティモニタ手段からのデューティが所定値（例えば１０
０％）になるようにデューティ可変手段２１を制御する
制御回路、２４はデューティモニター手段２２から出力
されるデータ信号と同期したデータ識別用のクロック信
号を発生するクロック発生部である。
フィードバック制御でデューティを１００％にするタイ
ミング回路の原理説明図である。図中、２１はデータ信
号のデューティを可変するデューティ可変手段、２２は
デューティ可変手段から出力されるデータ信号のデュー
ティをモニタするデューティモニタ手段、２３はデュー
ティモニタ手段からのデューティが所定値（例えば１０
０％）になるようにデューティ可変手段２１を制御する
制御回路、２４はデューティモニター手段２２から出力
されるデータ信号と同期したデータ識別用のクロック信
号を発生するクロック発生部である。
【００２３】具体的に、デューティモニタ手段２２は、
データ信号の平均値をデューティ情報として出力する平
均値回路で構成される。また、デューティ可変手段２１
は、信号入力端子と入力信号の増幅中心レベルを規定す
るリファレンス端子を備えたアンプで構成され、信号入
力端子にデータ信号を入力し、リファレンス端子に制御
回路２３から出力されるリファレンス信号を入力してア
ンプより出力するデータ信号のデューティを可変する。
クロック発生部２４は図２０に示すタイミングフィルタ
を用いた従来のタイミング回路、あるいは、図２１に示
すＰＬＬを用いた従来のタイミング回路で構成する。
データ信号の平均値をデューティ情報として出力する平
均値回路で構成される。また、デューティ可変手段２１
は、信号入力端子と入力信号の増幅中心レベルを規定す
るリファレンス端子を備えたアンプで構成され、信号入
力端子にデータ信号を入力し、リファレンス端子に制御
回路２３から出力されるリファレンス信号を入力してア
ンプより出力するデータ信号のデューティを可変する。
クロック発生部２４は図２０に示すタイミングフィルタ
を用いた従来のタイミング回路、あるいは、図２１に示
すＰＬＬを用いた従来のタイミング回路で構成する。
【００２４】かかる構成によれば、フィードバック制御
により簡単な構成でデータ信号のデューティを１００％
にでき、従って、入力波形歪みが大きく、波形デューテ
ィの変化が大きい場合でも、安定にデータ識別用のクロ
ック信号を発生することができる。また、デューティ可
変手段を、信号入力端子とリファレンス端子に入力され
るデータ信号とリファレンス信号の差に応じた正転信号
及び反転信号を出力する差動アンプで構成し、制御回路
は正転信号及び反転信号の平均値が一致するように差動
アンプのリファレンス信号レベルを制御してデューティ
を可変する。このようにデューティ可変手段を差動アン
プで構成すれば、予めリファレンス値を求めて記憶して
おく必要がなく構成を簡単にできる。
により簡単な構成でデータ信号のデューティを１００％
にでき、従って、入力波形歪みが大きく、波形デューテ
ィの変化が大きい場合でも、安定にデータ識別用のクロ
ック信号を発生することができる。また、デューティ可
変手段を、信号入力端子とリファレンス端子に入力され
るデータ信号とリファレンス信号の差に応じた正転信号
及び反転信号を出力する差動アンプで構成し、制御回路
は正転信号及び反転信号の平均値が一致するように差動
アンプのリファレンス信号レベルを制御してデューティ
を可変する。このようにデューティ可変手段を差動アン
プで構成すれば、予めリファレンス値を求めて記憶して
おく必要がなく構成を簡単にできる。
【００２５】（Ｃ）本発明の第３のタイミング回路 図３は本発明の第３のタイミング回路の原理説明図で、
クロック成分が最大になるようにフィードバック制御
し、これによりデューティを１００％にするタイミング
回路の原理説明図である。図中、３１はデータ信号DATA
のデューティを可変するデューティ可変手段、３２はデ
ューティ可変手段３１より出力されるデータ信号から非
線形抽出されたクロック成分の大きさを検出するクロッ
ク成分検出器、３３はクロック成分が最大になるように
デューティ可変手段を制御してデューティを可変する制
御回路、３４はデューティ可変手段から出力されるデー
タ信号と同期したデータ識別用のクロック信号を発生す
るクロック発生部である。
クロック成分が最大になるようにフィードバック制御
し、これによりデューティを１００％にするタイミング
回路の原理説明図である。図中、３１はデータ信号DATA
のデューティを可変するデューティ可変手段、３２はデ
ューティ可変手段３１より出力されるデータ信号から非
線形抽出されたクロック成分の大きさを検出するクロッ
ク成分検出器、３３はクロック成分が最大になるように
デューティ可変手段を制御してデューティを可変する制
御回路、３４はデューティ可変手段から出力されるデー
タ信号と同期したデータ識別用のクロック信号を発生す
るクロック発生部である。
【００２６】具体的には、デューティ可変手段３１は、
信号入力端子と入力信号の増幅中心レベルを規定するリ
ファレンス端子を備えたアンプで構成し、信号入力端子
に前記データ信号DATAを入力し、リファレンス端子に制
御回路３３から出力されるリファレンス信号を入力して
該アンプより出力するデータ信号のデューティを可変す
る。制御回路３３は、(1) 低周波信号を発生する発振
器、(2) クロック成分が最大になるようにリファレンス
信号を発生するリファレンス発生部、(3) リファレンス
信号に低周波信号を重畳して前記デューティ可変手段
（アンプ）３１のリファレンス端子に入力する手段を備
え、デューティ可変手段（アンプ）３１はデューティが
低周波で摂動するデータ信号から出力し、クロック成分
検出器３２はデューティ可変手段３１の出力側の信号か
ら抽出したクロック成分を低周波信号で同期検波するこ
とによりクロック成分の大小を検出する。クロック発生
部３４は図２０に示すタイミングフィルタを用いた従来
のタイミング回路で構成する。
信号入力端子と入力信号の増幅中心レベルを規定するリ
ファレンス端子を備えたアンプで構成し、信号入力端子
に前記データ信号DATAを入力し、リファレンス端子に制
御回路３３から出力されるリファレンス信号を入力して
該アンプより出力するデータ信号のデューティを可変す
る。制御回路３３は、(1) 低周波信号を発生する発振
器、(2) クロック成分が最大になるようにリファレンス
信号を発生するリファレンス発生部、(3) リファレンス
信号に低周波信号を重畳して前記デューティ可変手段
（アンプ）３１のリファレンス端子に入力する手段を備
え、デューティ可変手段（アンプ）３１はデューティが
低周波で摂動するデータ信号から出力し、クロック成分
検出器３２はデューティ可変手段３１の出力側の信号か
ら抽出したクロック成分を低周波信号で同期検波するこ
とによりクロック成分の大小を検出する。クロック発生
部３４は図２０に示すタイミングフィルタを用いた従来
のタイミング回路で構成する。
【００２７】かかる構成によれば、フィードバック制御
によりデータ信号のデューティを１００％にでき、従っ
て、入力波形歪みが大きく、波形デューティの変化が大
きい場合でも、安定にデータ識別用のクロック信号を発
生することができる。また、クロック発生部３４におけ
るデジタル回路のうち信号入力端子とリファレンス端子
を備えたデジタル回路（例えばＥＸＯＲ回路）内蔵のア
ンプでデューティ可変手段を構成するようにすれば、デ
ューティ可変手段を省略でき、回路構成をますます簡単
にすることができる。
によりデータ信号のデューティを１００％にでき、従っ
て、入力波形歪みが大きく、波形デューティの変化が大
きい場合でも、安定にデータ識別用のクロック信号を発
生することができる。また、クロック発生部３４におけ
るデジタル回路のうち信号入力端子とリファレンス端子
を備えたデジタル回路（例えばＥＸＯＲ回路）内蔵のア
ンプでデューティ可変手段を構成するようにすれば、デ
ューティ可変手段を省略でき、回路構成をますます簡単
にすることができる。
【００２８】
（Ａ）第１実施例 （ａ）構成 図４は本発明の第１実施例のタイミング回路の構成図で
あり、フィードフォワード制御でデューティを１００％
にする構成を有している。図中、１１はデータ信号DATA
を２分岐する分岐回路、１２はデータ信号のデューティ
をモニタするデューティモニタ手段としての平均値回路
で、例えば、積分回路である。平均値回路１２は分岐回
路から分岐出力される第１のデータ信号DATA1の平均値
を求め、該平均値をデューティ情報として出力する。デ
ータ信号DATAはスクランブル処理により、その"1"の数
と"0"の数が等しくなっている。従って、平均値回路１
２から出力される平均値は図５に示すようにデューティ
に比例する。すなわち、平均値はデータ信号のデューテ
ィ情報を含んでいる。
あり、フィードフォワード制御でデューティを１００％
にする構成を有している。図中、１１はデータ信号DATA
を２分岐する分岐回路、１２はデータ信号のデューティ
をモニタするデューティモニタ手段としての平均値回路
で、例えば、積分回路である。平均値回路１２は分岐回
路から分岐出力される第１のデータ信号DATA1の平均値
を求め、該平均値をデューティ情報として出力する。デ
ータ信号DATAはスクランブル処理により、その"1"の数
と"0"の数が等しくなっている。従って、平均値回路１
２から出力される平均値は図５に示すようにデューティ
に比例する。すなわち、平均値はデータ信号のデューテ
ィ情報を含んでいる。
【００２９】１３は分岐回路から出力される第２のデー
タ信号DATA2のデューティを可変するデューティ可変回
路であり、信号入力端子ｉｎと入力信号の増幅中心レベ
ルを規定するリファレンス端子ｒｅｆを備えたアンプ１
３ａで構成されている。信号入力端子にデータ信号を入
力し、リファレンス端子ｒｅｆにリファレンス信号を入
力し、リファレンス信号のレベルを制御することにより
アンプ１３ａから出力するデータ信号のデューティを変
化することができる。例えば、図６（ａ）に示すように
データ信号DATAのデューティが１００％の場合、リファ
レンスレベルをデータ信号の中心レベルＶr0にし、図６
（ｂ）に示すようにデューティが１００％以上の場合、
リファレンスレベルをデータ信号の中心レベルＶroより
大きいＶruとする。また、図示しないがデューティが１
００％以下の場合、リファレンスレベルをデータ信号の
中心レベルＶroより小さいレベルとする。
タ信号DATA2のデューティを可変するデューティ可変回
路であり、信号入力端子ｉｎと入力信号の増幅中心レベ
ルを規定するリファレンス端子ｒｅｆを備えたアンプ１
３ａで構成されている。信号入力端子にデータ信号を入
力し、リファレンス端子ｒｅｆにリファレンス信号を入
力し、リファレンス信号のレベルを制御することにより
アンプ１３ａから出力するデータ信号のデューティを変
化することができる。例えば、図６（ａ）に示すように
データ信号DATAのデューティが１００％の場合、リファ
レンスレベルをデータ信号の中心レベルＶr0にし、図６
（ｂ）に示すようにデューティが１００％以上の場合、
リファレンスレベルをデータ信号の中心レベルＶroより
大きいＶruとする。また、図示しないがデューティが１
００％以下の場合、リファレンスレベルをデータ信号の
中心レベルＶroより小さいレベルとする。
【００３０】図７はアンプ１３ａの出力波形のリファレ
ンスレベル依存性の説明図であり、図７（ａ）はアンプ
入力信号（データ信号）のデューティが１００％以上の
場合に、リファレンスレベルを中心レベルＶroとした場
合の出力波形である。アンプ入力信号であるデータ信号
はリファレンスレベルＶroを中心に増幅され、＋側、−
側の飽和レベルでカットされて出力され、その出力波形
のデューティは右側に示すように１００％以上になる。
図７（ｂ）はアンプ入力信号（データ信号）のデューテ
ィが１００％以上の場合、リファレンスレベルを中心レ
ベルＶroより大きなＶruとした場合の出力波形である。
アンプ入力信号であるデータ信号はリファレンスレベル
Ｖruを中心に増幅され、＋側、−側の飽和レベルでカッ
トされて出力され、その出力波形のデューティは右側に
示すように１００％になる。すなわち、データ信号DATA
のデューティが１００％でなくても、該デューティに応
じてアンプ１３ａのリファレンスレベルを制御すること
により出力信号のデューティを１００％にすることがで
きる。
ンスレベル依存性の説明図であり、図７（ａ）はアンプ
入力信号（データ信号）のデューティが１００％以上の
場合に、リファレンスレベルを中心レベルＶroとした場
合の出力波形である。アンプ入力信号であるデータ信号
はリファレンスレベルＶroを中心に増幅され、＋側、−
側の飽和レベルでカットされて出力され、その出力波形
のデューティは右側に示すように１００％以上になる。
図７（ｂ）はアンプ入力信号（データ信号）のデューテ
ィが１００％以上の場合、リファレンスレベルを中心レ
ベルＶroより大きなＶruとした場合の出力波形である。
アンプ入力信号であるデータ信号はリファレンスレベル
Ｖruを中心に増幅され、＋側、−側の飽和レベルでカッ
トされて出力され、その出力波形のデューティは右側に
示すように１００％になる。すなわち、データ信号DATA
のデューティが１００％でなくても、該デューティに応
じてアンプ１３ａのリファレンスレベルを制御すること
により出力信号のデューティを１００％にすることがで
きる。
【００３１】図４に戻って、１４は制御回路であり、ア
ンプ１３ａから出力されるデータ信号のデューティが１
００％になるように該アンプ１３ａのリファレンスレベ
ルを決定し、リファレンス信号をリファレンス端子ｒｅ
ｆに入力するものである。入力するデータ信号のデュー
ティと該データ信号の平均値Ｖｍは比例するから、予
め、種々の平均値（デューティ）Ｖｍに対応させて、ア
ンプ１３ａの出力波形のデューティが１００％になるリ
ファレンスレベルを測定し、その対応をテーブルＴＢＬ
に設定しておく。このようにすれば、制御回路１４はテ
ーブルＴＢＬを参照することにより、入力データ信号の
平均値Ｖｍより出力波形のデューティを１００％にする
ためのリファレンスレベルを決定してアンプ１３ａのリ
ファレンス端子に入力できる。１５はクロック発生部で
あり、デューティ可変回路であるアンプ１３から出力さ
れるデータ信号と同期したデータ識別用のクロック信号
ＣＬＫを発生する。このクロック発生部は図２０に示す
タイミングフィルタを用いた従来のタイミング回路、あ
るいは、図２１に示すＰＬＬを用いた従来のタイミング
回路で構成される。
ンプ１３ａから出力されるデータ信号のデューティが１
００％になるように該アンプ１３ａのリファレンスレベ
ルを決定し、リファレンス信号をリファレンス端子ｒｅ
ｆに入力するものである。入力するデータ信号のデュー
ティと該データ信号の平均値Ｖｍは比例するから、予
め、種々の平均値（デューティ）Ｖｍに対応させて、ア
ンプ１３ａの出力波形のデューティが１００％になるリ
ファレンスレベルを測定し、その対応をテーブルＴＢＬ
に設定しておく。このようにすれば、制御回路１４はテ
ーブルＴＢＬを参照することにより、入力データ信号の
平均値Ｖｍより出力波形のデューティを１００％にする
ためのリファレンスレベルを決定してアンプ１３ａのリ
ファレンス端子に入力できる。１５はクロック発生部で
あり、デューティ可変回路であるアンプ１３から出力さ
れるデータ信号と同期したデータ識別用のクロック信号
ＣＬＫを発生する。このクロック発生部は図２０に示す
タイミングフィルタを用いた従来のタイミング回路、あ
るいは、図２１に示すＰＬＬを用いた従来のタイミング
回路で構成される。
【００３２】（ｂ）動作 第１実施例において、分岐回路１１は入力データ信号DA
TAを２分岐して、平均値回路１２とデューティ可変回路
１３のアンプ１３ａに入力する。平均値回路１２はデー
タ信号の平均値Ｖｍを演算して制御回路１４に入力し、
制御回路１４はテーブルＴＢＬを参照して入力された平
均値Ｖｍに応じたリファレンスレベルを求め、該リファ
レンスレベルを有するリファレンス信号を発生してアン
プ１３ａのリファレンス端子ｒｅｆに入力する。アンプ
１３ａはリファレンスレベルを中心に入力信号を増幅
し、デューティ１００％の波形を有するデータ信号をク
ロック発生部１５に入力する。クロック発生部１５はア
ンプ１３ａから入力したデータ信号と同期したデータ識
別用のクロック信号ＣＬＫを発生し、該クロックを図示
しない光受信機（図１９）の識別回路に入力する。以上
のように、第１実施例によれば、フィードフォワード制
御により簡単な構成でデータ信号のデューティを１００
％にしてクロック発生部１５に入力できる。このため、
入力波形歪みが大きく、波形デューティの変化が大きい
場合でも、安定にデータ識別用のクロック信号を発生し
て識別回路に入力でき、識別回路は入力データを正しく
識別して再生することができる。
TAを２分岐して、平均値回路１２とデューティ可変回路
１３のアンプ１３ａに入力する。平均値回路１２はデー
タ信号の平均値Ｖｍを演算して制御回路１４に入力し、
制御回路１４はテーブルＴＢＬを参照して入力された平
均値Ｖｍに応じたリファレンスレベルを求め、該リファ
レンスレベルを有するリファレンス信号を発生してアン
プ１３ａのリファレンス端子ｒｅｆに入力する。アンプ
１３ａはリファレンスレベルを中心に入力信号を増幅
し、デューティ１００％の波形を有するデータ信号をク
ロック発生部１５に入力する。クロック発生部１５はア
ンプ１３ａから入力したデータ信号と同期したデータ識
別用のクロック信号ＣＬＫを発生し、該クロックを図示
しない光受信機（図１９）の識別回路に入力する。以上
のように、第１実施例によれば、フィードフォワード制
御により簡単な構成でデータ信号のデューティを１００
％にしてクロック発生部１５に入力できる。このため、
入力波形歪みが大きく、波形デューティの変化が大きい
場合でも、安定にデータ識別用のクロック信号を発生し
て識別回路に入力でき、識別回路は入力データを正しく
識別して再生することができる。
【００３３】（ｃ）第１変形例 第１実施例ではデューティ可変手段としてのアンプ１３
ａを別途設けた。ところで、クロック発生部１５におけ
るデジタル回路には信号入力端子とリファレンス端子を
備えたもの、例えば、ＥＸＯＲ回路があり、このＥＸＯ
Ｒ回路が内蔵するアンプで第１実施例におけるデューテ
ィ可変手段としてのアンプの機能を代用することができ
る。図８は第１実施例の変形例であるタイミング回路の
構成図であり、図４の第１実施例と同一部分には同一符
号を付している。１１は分岐回路、１２は平均値回路、
１４は制御回路、１５はクロック発生部である。
ａを別途設けた。ところで、クロック発生部１５におけ
るデジタル回路には信号入力端子とリファレンス端子を
備えたもの、例えば、ＥＸＯＲ回路があり、このＥＸＯ
Ｒ回路が内蔵するアンプで第１実施例におけるデューテ
ィ可変手段としてのアンプの機能を代用することができ
る。図８は第１実施例の変形例であるタイミング回路の
構成図であり、図４の第１実施例と同一部分には同一符
号を付している。１１は分岐回路、１２は平均値回路、
１４は制御回路、１５はクロック発生部である。
【００３４】クロック発生部１５は図２０に示すタイミ
ング回路と同一の構成を備えている。すなわち、クロッ
ク発生部１５は、入力するデータ信号を二分岐する二分
岐回路１５ａと、分岐された一方のデータ信号を所定時
間遅延する遅延回路１５ｂと、データ信号と遅延回路の
出力信号の排他的論理和演算を行ってデータ信号の立ち
上がり及び立ち下がりでパルスを有するエッジ信号を発
生するＥＸＯＲ回路１５ｃと、ＥＸＯＲ回路出力よりデ
ータのビットレートと同一周波数を有するクロック成分
を抽出して出力するバンドパスフィルタ１５ｄと、クロ
ック成分を一定振幅に増幅するリミッタアンプ１５ｅを
備えている。
ング回路と同一の構成を備えている。すなわち、クロッ
ク発生部１５は、入力するデータ信号を二分岐する二分
岐回路１５ａと、分岐された一方のデータ信号を所定時
間遅延する遅延回路１５ｂと、データ信号と遅延回路の
出力信号の排他的論理和演算を行ってデータ信号の立ち
上がり及び立ち下がりでパルスを有するエッジ信号を発
生するＥＸＯＲ回路１５ｃと、ＥＸＯＲ回路出力よりデ
ータのビットレートと同一周波数を有するクロック成分
を抽出して出力するバンドパスフィルタ１５ｄと、クロ
ック成分を一定振幅に増幅するリミッタアンプ１５ｅを
備えている。
【００３５】ＥＸＯＲ回路１５ｃはデジタルＩＣで構成
されており、図９に示すように２つのアンプ15c-1、15c
-2と、ＥＸＯＲゲート15c-3を備えている。各アンプ15c
-1、15c-2はそれぞれ信号入力端子ＩＮ１，ＩＮ２とリ
ファレンス端子ｒｅｆ１，ｒｅｆ２を有し、リファレン
スレベルを中心に入力信号を増幅する。すなわち、図４
のアンプ１３ａと同様に、各アンプ15c-1、15c-2はリフ
ァレンスレベルを変えることにより出力信号のデューテ
ィを変えることができる。そこで、予め、データ信号の
種々の平均値（デューティ）に応じて、アンプ15c-1、1
5c-2の出力波形のデューティが１００％になるリファレ
ンスレベルを測定し、その対応をテーブルＴＢＬに設定
しておく。このようにすれば、制御回路１４はテーブル
ＴＢＬを参照することにより、入力データ信号の平均値
より出力波形のデューティを１００％にするためのリフ
ァレンスレベルを決定してアンプ15c-1、15c-2のリファ
レンス端子に入力できる。この変形例によれば、クロッ
ク発生部１５を形成するデジタル回路（例えばＥＸＯＲ
回路）内蔵のアンプでデューティ可変手段の機能を代用
させることができ、第１実施例のデューティ可変手段と
してのアンプ１３ａを省略でき、回路構成を簡単にする
ことができる。
されており、図９に示すように２つのアンプ15c-1、15c
-2と、ＥＸＯＲゲート15c-3を備えている。各アンプ15c
-1、15c-2はそれぞれ信号入力端子ＩＮ１，ＩＮ２とリ
ファレンス端子ｒｅｆ１，ｒｅｆ２を有し、リファレン
スレベルを中心に入力信号を増幅する。すなわち、図４
のアンプ１３ａと同様に、各アンプ15c-1、15c-2はリフ
ァレンスレベルを変えることにより出力信号のデューテ
ィを変えることができる。そこで、予め、データ信号の
種々の平均値（デューティ）に応じて、アンプ15c-1、1
5c-2の出力波形のデューティが１００％になるリファレ
ンスレベルを測定し、その対応をテーブルＴＢＬに設定
しておく。このようにすれば、制御回路１４はテーブル
ＴＢＬを参照することにより、入力データ信号の平均値
より出力波形のデューティを１００％にするためのリフ
ァレンスレベルを決定してアンプ15c-1、15c-2のリファ
レンス端子に入力できる。この変形例によれば、クロッ
ク発生部１５を形成するデジタル回路（例えばＥＸＯＲ
回路）内蔵のアンプでデューティ可変手段の機能を代用
させることができ、第１実施例のデューティ可変手段と
してのアンプ１３ａを省略でき、回路構成を簡単にする
ことができる。
【００３６】（ｄ）第２変形例 図１０は第１変形例と同一原理に基づいた第２の変形例
であり、クロック発生部をＰＬＬで構成した場合で、図
４の第１実施例と同一部分には同一符号を付している。
図中、１１は分岐回路、１２は平均値回路、１４は制御
回路、１５はクロック発生部である。クロック発生部１
５は図２１に示すタイミング回路と同一の構成を備え、
該タイミング回路の位相比較回路として図２４の構成を
備えている。すなわち、クロック発生部１５は、データ
信号とクロック信号の位相を比較する位相比較回路１６
ａと、位相比較回路の出力レベルを変換するレベル変換
器１６ｂと、レベル変換器より出力される位相差に応じ
た電圧信号を平滑化するループフィルタ１６ｃと、ルー
プフィルタ出力に応じた周波数を有するクロック信号を
発生する電圧制御発振器（ＶＣＯ）１６ｄを備えてい
る。
であり、クロック発生部をＰＬＬで構成した場合で、図
４の第１実施例と同一部分には同一符号を付している。
図中、１１は分岐回路、１２は平均値回路、１４は制御
回路、１５はクロック発生部である。クロック発生部１
５は図２１に示すタイミング回路と同一の構成を備え、
該タイミング回路の位相比較回路として図２４の構成を
備えている。すなわち、クロック発生部１５は、データ
信号とクロック信号の位相を比較する位相比較回路１６
ａと、位相比較回路の出力レベルを変換するレベル変換
器１６ｂと、レベル変換器より出力される位相差に応じ
た電圧信号を平滑化するループフィルタ１６ｃと、ルー
プフィルタ出力に応じた周波数を有するクロック信号を
発生する電圧制御発振器（ＶＣＯ）１６ｄを備えてい
る。
【００３７】位相比較回路１６ａは、分岐回路１１から
入力するデータ信号DATAの立ち上がり、立ち下がりエッ
ジを検出し、立ち上がりエッジＥＧＵ、立ち下がりエッ
ジＥＧＤとクロック信号ＣＬＫとの位相比較を行うもの
で、エッジ検出回路１７とＤ型フリップフロップ（Ｄ−
ＦＦ）１８で構成されている。Ｄ−ＦＦ１８は、データ
信号の立ち上がりエッジＥＧＵ、立ち下がりエッジＥＧ
Ｄ発生時のクロックＣＬＫのレベル（ローレベル／ハイ
レベル）を位相検出信号ＰＤＳとして出力し、ＰＬＬ構
成のクロック発生部１５は、この位相検出信号が設定レ
ベルになるように制御する。
入力するデータ信号DATAの立ち上がり、立ち下がりエッ
ジを検出し、立ち上がりエッジＥＧＵ、立ち下がりエッ
ジＥＧＤとクロック信号ＣＬＫとの位相比較を行うもの
で、エッジ検出回路１７とＤ型フリップフロップ（Ｄ−
ＦＦ）１８で構成されている。Ｄ−ＦＦ１８は、データ
信号の立ち上がりエッジＥＧＵ、立ち下がりエッジＥＧ
Ｄ発生時のクロックＣＬＫのレベル（ローレベル／ハイ
レベル）を位相検出信号ＰＤＳとして出力し、ＰＬＬ構
成のクロック発生部１５は、この位相検出信号が設定レ
ベルになるように制御する。
【００３８】エッジ検出回路１７は、入力するデータ信
号を二分岐する二分岐回路１７ａと、分岐された一方の
データ信号を所定時間遅延する遅延回路１７ｂと、デー
タ信号と遅延回路の出力信号の排他的論理和演算を行っ
てデータ信号の立ち上がり及び立ち下がりでパルスを有
するエッジ信号を発生するＥＸＯＲ回路１７ｃを備え、
ＥＸＯＲ回路１７ｃは図９に示す構成を有している。従
って、第１変形例と同様に、ＥＸＯＲ回路１７ｃのリフ
ァレンスレベルを変えることにより該ＥＸＯＲ回路が内
蔵するアンプの出力信号のデューティを変えることがで
きる。この第２変形例によれば、第１変形例と同様に、
クロック発生部１５を形成するデジタル回路（例えばＥ
ＸＯＲ回路）内蔵のアンプでデューティ可変手段を構成
することができ、第１実施例のデューティ可変手段とし
てのアンプ１３ａを省略でき、回路構成を簡単にするこ
とができる。
号を二分岐する二分岐回路１７ａと、分岐された一方の
データ信号を所定時間遅延する遅延回路１７ｂと、デー
タ信号と遅延回路の出力信号の排他的論理和演算を行っ
てデータ信号の立ち上がり及び立ち下がりでパルスを有
するエッジ信号を発生するＥＸＯＲ回路１７ｃを備え、
ＥＸＯＲ回路１７ｃは図９に示す構成を有している。従
って、第１変形例と同様に、ＥＸＯＲ回路１７ｃのリフ
ァレンスレベルを変えることにより該ＥＸＯＲ回路が内
蔵するアンプの出力信号のデューティを変えることがで
きる。この第２変形例によれば、第１変形例と同様に、
クロック発生部１５を形成するデジタル回路（例えばＥ
ＸＯＲ回路）内蔵のアンプでデューティ可変手段を構成
することができ、第１実施例のデューティ可変手段とし
てのアンプ１３ａを省略でき、回路構成を簡単にするこ
とができる。
【００３９】（Ｂ）第２実施例 （ａ）構成 図１１は本発明の第２実施例のタイミング回路の構成図
であり、フィードバック制御でデューティを１００％に
する構成を有している。図中、２１はデータ信号DATAの
デューティを可変するデューティ可変回路であり、信号
入力端子ｉｎと入力信号の増幅中心レベルを規定するリ
ファレンス端子ｒｅｆを備えたアンプ２１ａで構成され
ている。信号入力端子ｉｎにデータ信号を入力し、リフ
ァレンス端子ｒｅｆに入力するリファレンス信号のレベ
ルを制御することによりアンプ２１ａから出力するデー
タ信号のデューティを変化することができる。例えば、
図６（ａ）に示すようにデータ信号DATAのデューティが
１００％の場合には、リファレンスレベルをデータ信号
の中心レベルＶr0にし、図６（ｂ）に示すようにデュー
ティが１００％以上の場合には、リファレンスレベルを
データ信号の中心レベルＶroより大きいＶruとする。ま
た、図示しないがデューティが１００％以下の場合に
は、リファレンスレベルをデータ信号の中心レベルＶro
より小さいレベルとする。
であり、フィードバック制御でデューティを１００％に
する構成を有している。図中、２１はデータ信号DATAの
デューティを可変するデューティ可変回路であり、信号
入力端子ｉｎと入力信号の増幅中心レベルを規定するリ
ファレンス端子ｒｅｆを備えたアンプ２１ａで構成され
ている。信号入力端子ｉｎにデータ信号を入力し、リフ
ァレンス端子ｒｅｆに入力するリファレンス信号のレベ
ルを制御することによりアンプ２１ａから出力するデー
タ信号のデューティを変化することができる。例えば、
図６（ａ）に示すようにデータ信号DATAのデューティが
１００％の場合には、リファレンスレベルをデータ信号
の中心レベルＶr0にし、図６（ｂ）に示すようにデュー
ティが１００％以上の場合には、リファレンスレベルを
データ信号の中心レベルＶroより大きいＶruとする。ま
た、図示しないがデューティが１００％以下の場合に
は、リファレンスレベルをデータ信号の中心レベルＶro
より小さいレベルとする。
【００４０】２２はアンプから出力されるデータ信号の
デューティをモニタするデューティモニタ部であり、ア
ンプ２１ａから出力されるデータ信号を２分岐する分岐
回路２２ａと分岐された一方のデータ信号の平均値Ｖｍ
を求めて出力する平均値回路２２ｂを有している。平均
値回路２２ｂは例えば積分回路であり、分岐回路２２ａ
から分岐出力されるデータ信号の平均値を求め、該平均
値をデューティ情報として出力する。データ信号DATAは
スクランブル処理により、その"1"の数と"0"の数が等し
くなっている。従って、平均値回路２２ｂから出力され
る平均値は図５に示すようにデューティに比例する。す
なわち、平均値はデータ信号のデューティ情報を含んで
いる。
デューティをモニタするデューティモニタ部であり、ア
ンプ２１ａから出力されるデータ信号を２分岐する分岐
回路２２ａと分岐された一方のデータ信号の平均値Ｖｍ
を求めて出力する平均値回路２２ｂを有している。平均
値回路２２ｂは例えば積分回路であり、分岐回路２２ａ
から分岐出力されるデータ信号の平均値を求め、該平均
値をデューティ情報として出力する。データ信号DATAは
スクランブル処理により、その"1"の数と"0"の数が等し
くなっている。従って、平均値回路２２ｂから出力され
る平均値は図５に示すようにデューティに比例する。す
なわち、平均値はデータ信号のデューティ情報を含んで
いる。
【００４１】２３は制御回路であり、アンプ２１ａから
出力されるデータ信号のデューティが１００％になるよ
うにフィードバック制御により該アンプ２１ａのリファ
レンスレベルを決定し、該リファレンスレベルを有する
制御信号をリファレンス端子ｒｅｆに入力するものであ
る。予め、デューティ１００％に応じた平均値Ｖ100を
測定して制御回路２３に設定しておくことにより、制御
回路は実際の平均値ＶmとＶ100の大小に基づいてリファ
レンスレベルを大きくするか小さくするかを決定するこ
とができる。２４はクロック発生部であり、デューティ
モニタ部２２から出力されるデータ信号と同期したデー
タ識別用のクロック信号ＣＬＫを発生する。このクロッ
ク発生部は図２０に示すタイミング回路、あるいは、図
２１に示すタイミング回路で構成される。
出力されるデータ信号のデューティが１００％になるよ
うにフィードバック制御により該アンプ２１ａのリファ
レンスレベルを決定し、該リファレンスレベルを有する
制御信号をリファレンス端子ｒｅｆに入力するものであ
る。予め、デューティ１００％に応じた平均値Ｖ100を
測定して制御回路２３に設定しておくことにより、制御
回路は実際の平均値ＶmとＶ100の大小に基づいてリファ
レンスレベルを大きくするか小さくするかを決定するこ
とができる。２４はクロック発生部であり、デューティ
モニタ部２２から出力されるデータ信号と同期したデー
タ識別用のクロック信号ＣＬＫを発生する。このクロッ
ク発生部は図２０に示すタイミング回路、あるいは、図
２１に示すタイミング回路で構成される。
【００４２】（ｂ）動作 第２実施例において、デューティ可変回路２１のアンプ
２１ａは所定のリファレンスレベルを中心に入力信号を
増幅して出力する。分岐回路２２ａは入力データ信号DA
TAを２分岐し、一方をクロック発生部２４に入力し、他
方を平均値回路２２ｂに入力する。平均値回路２２ｂは
データ信号の平均値Ｖmを演算して制御回路２３に入力
し、制御回路２３は平均値ＶmとＶ100の差に基づいてリ
ファレンスレベルを決定し、該リファレンスレベルを有
する制御信号を発生してアンプ２１ａのリファレンス端
子 ｒｅｆに入力する。これにより、アンプ２１ａは新
たなリファレンスレベルを中心に入力信号を増幅し、出
力信号のデューティを１００％に近づける。
２１ａは所定のリファレンスレベルを中心に入力信号を
増幅して出力する。分岐回路２２ａは入力データ信号DA
TAを２分岐し、一方をクロック発生部２４に入力し、他
方を平均値回路２２ｂに入力する。平均値回路２２ｂは
データ信号の平均値Ｖmを演算して制御回路２３に入力
し、制御回路２３は平均値ＶmとＶ100の差に基づいてリ
ファレンスレベルを決定し、該リファレンスレベルを有
する制御信号を発生してアンプ２１ａのリファレンス端
子 ｒｅｆに入力する。これにより、アンプ２１ａは新
たなリファレンスレベルを中心に入力信号を増幅し、出
力信号のデューティを１００％に近づける。
【００４３】以後、上記フィードバック制御が繰り返さ
れ、アンプ２１ａは最終的にデューティ１００％の波形
を有するデータ信号を発生し、分岐回路２２ａを介して
クロック発生部２４に入力する。クロック発生部２４は
アンプ２１ａから入力したデータ信号と同期したデータ
識別用のクロック信号ＣＬＫを発生し、該クロック信号
を図示しない光受信機（図１９）の識別回路に入力す
る。以上のように、第２実施例によれば、フィードバッ
ク制御により簡単な構成でデータ信号のデューティを１
００％にしてクロック発生部２４に入力できる。このた
め、入力波形歪みが大きく、波形デューティの変化が大
きい場合でも、安定にデータ識別用のクロック信号を発
生して識別回路に入力でき、識別回路は入力データを正
しく識別して再生することができる。
れ、アンプ２１ａは最終的にデューティ１００％の波形
を有するデータ信号を発生し、分岐回路２２ａを介して
クロック発生部２４に入力する。クロック発生部２４は
アンプ２１ａから入力したデータ信号と同期したデータ
識別用のクロック信号ＣＬＫを発生し、該クロック信号
を図示しない光受信機（図１９）の識別回路に入力す
る。以上のように、第２実施例によれば、フィードバッ
ク制御により簡単な構成でデータ信号のデューティを１
００％にしてクロック発生部２４に入力できる。このた
め、入力波形歪みが大きく、波形デューティの変化が大
きい場合でも、安定にデータ識別用のクロック信号を発
生して識別回路に入力でき、識別回路は入力データを正
しく識別して再生することができる。
【００４４】（Ｃ）第３実施例 （ａ）構成 図１２は本発明の第３実施例のタイミング回路の構成図
であり、第２実施例と同様にフィードバック制御でデュ
ーティを１００％にする構成を有している。図中、２１
はデータ信号DATAのデューティを可変するデューティ可
変回路であり、信号入力端子ｉｎと入力信号の増幅中心
レベルを規定するリファレンス端子ｒｅｆと、差動出力
端子Ｑ，ＱＢを備えた差動アンプ２１ｂで構成されてい
る。信号入力端子にデータ信号DATAを入力し、リファレ
ンス端子ｒｅｆにリファレンス信号を入力し、リファレ
ンス信号のレベルを制御することにより、差動アンプか
ら出力されるＱ出力信号及びＱＢ出力信号のデューティ
を可変にすることができる。すなわち、データ信号DATA
のデューティが１００％でなくても、リファレンスレベ
ルを制御することにより差動アンプ２１ｂの差動出力端
子Ｑ，ＱＢから出力する信号のデューティを１００％に
することができる。
であり、第２実施例と同様にフィードバック制御でデュ
ーティを１００％にする構成を有している。図中、２１
はデータ信号DATAのデューティを可変するデューティ可
変回路であり、信号入力端子ｉｎと入力信号の増幅中心
レベルを規定するリファレンス端子ｒｅｆと、差動出力
端子Ｑ，ＱＢを備えた差動アンプ２１ｂで構成されてい
る。信号入力端子にデータ信号DATAを入力し、リファレ
ンス端子ｒｅｆにリファレンス信号を入力し、リファレ
ンス信号のレベルを制御することにより、差動アンプか
ら出力されるＱ出力信号及びＱＢ出力信号のデューティ
を可変にすることができる。すなわち、データ信号DATA
のデューティが１００％でなくても、リファレンスレベ
ルを制御することにより差動アンプ２１ｂの差動出力端
子Ｑ，ＱＢから出力する信号のデューティを１００％に
することができる。
【００４５】例えば、図１３（ａ）に示すように入力デ
ータ信号DATAのデューティが１００％以上の場合におい
て、リファレンスレベルをデータ信号の中心レベルＶro
とすると、図１３（ｂ）に示すようにＱ出力及びＱＢ出
力のデューティを１００％にできない。すなわち、Ｑ出
力のデューティは１００％以上、ＱＢ出力のデューティ
は１００％以下となる。しかし、リファレンスレベルを
データ信号の中心レベルＶroより大きいＶruとすると、
図１３（ｃ）に示すように、Ｑ出力及びＱＢ出力のデュ
ーティを１００％にできる。
ータ信号DATAのデューティが１００％以上の場合におい
て、リファレンスレベルをデータ信号の中心レベルＶro
とすると、図１３（ｂ）に示すようにＱ出力及びＱＢ出
力のデューティを１００％にできない。すなわち、Ｑ出
力のデューティは１００％以上、ＱＢ出力のデューティ
は１００％以下となる。しかし、リファレンスレベルを
データ信号の中心レベルＶroより大きいＶruとすると、
図１３（ｃ）に示すように、Ｑ出力及びＱＢ出力のデュ
ーティを１００％にできる。
【００４６】２２は差動アンプ２１ｂから出力されるＱ
出力、ＱＢ出力の平均値に基づいてデューティをモニタ
するデューティモニタ部であり、差動アンプ２１ｂから
出力されるＱ出力（データ信号）を２分岐する分岐回路
２２ａと、該分岐された一方のＱ出力信号の平均値を求
めて出力する平均値回路２２ｂと、差動アンプ２１ｂか
ら出力されるＱＢ出力を２分岐する分岐回路２２ｃと、
該分岐された一方のＱＢ出力信号の平均値を求めて出力
する平均値回路２２ｄを備えている。平均値回路２２
ｂ，２２ｄは例えば積分回路で構成され、Ｑ出力信号、
ＱＢ出力信号の平均値を求め、該平均値をデューティ情
報として出力する。すなわち、データ信号DATAはスクラ
ンブル処理により、その"1"の数と"0"の数が等しくなっ
ているから、平均値回路２２ｂ，２２ｄから出力される
平均値はデューティに比例する。デューティが１００％
の場合、平均値回路２２ｂ，２２ｄから出力される平均
値は等しい。換言すれば、フィードバック制御でこれら
平均値が等しくなるようにすれば、差動アンプ２１ｂの
Ｑ出力のデューティを１００％にすることができる。
出力、ＱＢ出力の平均値に基づいてデューティをモニタ
するデューティモニタ部であり、差動アンプ２１ｂから
出力されるＱ出力（データ信号）を２分岐する分岐回路
２２ａと、該分岐された一方のＱ出力信号の平均値を求
めて出力する平均値回路２２ｂと、差動アンプ２１ｂか
ら出力されるＱＢ出力を２分岐する分岐回路２２ｃと、
該分岐された一方のＱＢ出力信号の平均値を求めて出力
する平均値回路２２ｄを備えている。平均値回路２２
ｂ，２２ｄは例えば積分回路で構成され、Ｑ出力信号、
ＱＢ出力信号の平均値を求め、該平均値をデューティ情
報として出力する。すなわち、データ信号DATAはスクラ
ンブル処理により、その"1"の数と"0"の数が等しくなっ
ているから、平均値回路２２ｂ，２２ｄから出力される
平均値はデューティに比例する。デューティが１００％
の場合、平均値回路２２ｂ，２２ｄから出力される平均
値は等しい。換言すれば、フィードバック制御でこれら
平均値が等しくなるようにすれば、差動アンプ２１ｂの
Ｑ出力のデューティを１００％にすることができる。
【００４７】２３は制御回路であり、Ｑ出力信号、ＱＢ
出力信号の平均値の差が零となるように、すなわち、差
動アンプ２１ｂのＱ出力信号（データ信号）のデューテ
ィが１００％になるように、平均値の差に基づいて差動
アンプ２１ｂのリファレンスレベルを決定し、該リファ
レンスレベルを有する制御信号をリファレンス端子ｒｅ
ｆに入力するもので、正転入力端子、反転入力端子を有
するアンプで構成されている。２４はクロック発生部で
あり、デューティ可変回路としての差動アンプ２１ｂか
ら分岐回路２２ａを介して出力されるＱ出力信号（デー
タ信号）と同期したデータ識別用のクロック信号ＣＬＫ
を発生する。このクロック発生部は図２０に示すタイミ
ング回路、あるいは、図２１に示すタイミング回路で構
成される。
出力信号の平均値の差が零となるように、すなわち、差
動アンプ２１ｂのＱ出力信号（データ信号）のデューテ
ィが１００％になるように、平均値の差に基づいて差動
アンプ２１ｂのリファレンスレベルを決定し、該リファ
レンスレベルを有する制御信号をリファレンス端子ｒｅ
ｆに入力するもので、正転入力端子、反転入力端子を有
するアンプで構成されている。２４はクロック発生部で
あり、デューティ可変回路としての差動アンプ２１ｂか
ら分岐回路２２ａを介して出力されるＱ出力信号（デー
タ信号）と同期したデータ識別用のクロック信号ＣＬＫ
を発生する。このクロック発生部は図２０に示すタイミ
ング回路、あるいは、図２１に示すタイミング回路で構
成される。
【００４８】（ｂ）動作 第３実施例において、デューティ可変回路２１の差動ア
ンプ２１ｂは所定のリファレンスレベルを中心に入力信
号を増幅して出力する。分岐回路２２ａ，２２ｃは差動
アンプのＱ出力信号（データ信号）、ＱＢ出力信号をそ
れぞれ２分岐し、平均値回路２２ｂ，２２ｄはデータ信
号の平均値Ｖm1、Ｖm2を演算し、これらを制御回路２３
を構成するアンプ２３ａの正転及び反転入力端子に入力
する。制御回路２３のアンプ２３ａは平均値Ｖm1とＶm2
の差に基づいてリファレンスレベルを決定し、該リファ
レンスレベルを有する制御信号を発生して差動アンプ２
１ｂのリファレンス端子 ｒｅｆに入力する。これによ
り、差動アンプ２１ｂは新たなリファレンスレベルを中
心に入力信号を増幅し、Ｑ出力信号、ＱＢ出力信号のデ
ューティを１００％に近づける。
ンプ２１ｂは所定のリファレンスレベルを中心に入力信
号を増幅して出力する。分岐回路２２ａ，２２ｃは差動
アンプのＱ出力信号（データ信号）、ＱＢ出力信号をそ
れぞれ２分岐し、平均値回路２２ｂ，２２ｄはデータ信
号の平均値Ｖm1、Ｖm2を演算し、これらを制御回路２３
を構成するアンプ２３ａの正転及び反転入力端子に入力
する。制御回路２３のアンプ２３ａは平均値Ｖm1とＶm2
の差に基づいてリファレンスレベルを決定し、該リファ
レンスレベルを有する制御信号を発生して差動アンプ２
１ｂのリファレンス端子 ｒｅｆに入力する。これによ
り、差動アンプ２１ｂは新たなリファレンスレベルを中
心に入力信号を増幅し、Ｑ出力信号、ＱＢ出力信号のデ
ューティを１００％に近づける。
【００４９】以後、上記フィードバック制御が繰り返さ
れ、差動アンプ２１ｂは最終的にデューティ１００％の
波形を有するＱ出力信号（データ信号）を発生し、分岐
回路２２ａを介してクロック発生部２４に入力する。ク
ロック発生部２４は差動アンプ２１ｂから入力したデー
タ信号と同期したデータ識別用のクロック信号ＣＬＫを
発生し、該クロックを図示しない光受信機の識別回路に
入力する。この第３実施例によると、図１４（ａ）に示
すように差動アンプ２１ｂの入力波形アイパターンのク
ロスポイントをリファレンスレベルとし、該レベルを中
心に増幅することがわかる。そして、クロスポイントを
リファレンスレベルとすることにより、図１４（ｂ）に
示すようにデューティ１００％のＱ出力信号、ＱＢ出力
信号が得られる。
れ、差動アンプ２１ｂは最終的にデューティ１００％の
波形を有するＱ出力信号（データ信号）を発生し、分岐
回路２２ａを介してクロック発生部２４に入力する。ク
ロック発生部２４は差動アンプ２１ｂから入力したデー
タ信号と同期したデータ識別用のクロック信号ＣＬＫを
発生し、該クロックを図示しない光受信機の識別回路に
入力する。この第３実施例によると、図１４（ａ）に示
すように差動アンプ２１ｂの入力波形アイパターンのク
ロスポイントをリファレンスレベルとし、該レベルを中
心に増幅することがわかる。そして、クロスポイントを
リファレンスレベルとすることにより、図１４（ｂ）に
示すようにデューティ１００％のＱ出力信号、ＱＢ出力
信号が得られる。
【００５０】以上のように、第３実施例によれば、フィ
ードバック制御により簡単な構成でデータ信号のデュー
ティを１００％にしてクロック発生部２４に入力でき
る。このため、入力波形歪みが大きく、波形デューティ
の変化が大きい場合でも、安定にデータ識別用のクロッ
ク信号を発生して識別回路に入力でき、識別回路は入力
データを正しく識別して再生することができる。また、
第３実施例では、Ｑ出力信号とＱＢ出力信号レベルが等
しくなるようにフィードバック制御すればよいため、第
１、第２実施例のように事前に平均値レベルとリファレ
ンスレベルあるいは平均値レベルとデューティの関係を
調べておく必要がない。
ードバック制御により簡単な構成でデータ信号のデュー
ティを１００％にしてクロック発生部２４に入力でき
る。このため、入力波形歪みが大きく、波形デューティ
の変化が大きい場合でも、安定にデータ識別用のクロッ
ク信号を発生して識別回路に入力でき、識別回路は入力
データを正しく識別して再生することができる。また、
第３実施例では、Ｑ出力信号とＱＢ出力信号レベルが等
しくなるようにフィードバック制御すればよいため、第
１、第２実施例のように事前に平均値レベルとリファレ
ンスレベルあるいは平均値レベルとデューティの関係を
調べておく必要がない。
【００５１】（Ｄ）第４実施例 （ａ）構成 デューティが１００％から減小するにつれ、あるいは、
１００％から増大するにつれてデータ信号を非線形抽出
した信号に含まれるクロック成分が少なくなる。従っ
て、クロック成分を検出し、該クロック成分が最大とな
るようにデューティをフィードバック制御すれば、該デ
ューティを１００％にすることができる（図２９参
照）。
１００％から増大するにつれてデータ信号を非線形抽出
した信号に含まれるクロック成分が少なくなる。従っ
て、クロック成分を検出し、該クロック成分が最大とな
るようにデューティをフィードバック制御すれば、該デ
ューティを１００％にすることができる（図２９参
照）。
【００５２】図１５はかかる原理に基づいた本発明の第
４実施例のタイミング回路の構成図である。図中、３１
はデータ信号DATAのデューティを可変するデューティ可
変回路、３２はデータ信号に含まれるクロック成分の大
きさを検出するクロック成分検出器、３３はクロック成
分が最大になるように制御する制御回路、３４はデータ
信号と同期したデータ識別用のクロック信号ＣＬＫを発
生するクロック発生部である。デューティ可変回路３１
は、信号入力端子ｉｎと入力信号の増幅中心レベルを規
定するリファレンス端子ｒｅｆを備えたアンプ３１ａで
構成されている。信号入力端子ｉｎにデータ信号を入力
し、リファレンス端子ｒｅｆにリファレンス信号を入力
し、リファレンス信号のレベルを制御することによりア
ンプ３１ａから出力するデータ信号のデューティを変化
することができる。例えば、図６（ａ）に示すようにデ
ータ信号DATAのデューティが１００％の場合、リファレ
ンスレベルをデータ信号の中心レベルＶr0にし、図６
（ｂ）に示すようにデューティが１００％以上の場合、
リファレンスレベルをデータ信号の中心レベルＶroより
大きいＶruとする。また、図示しないがデューティが１
００％以下の場合、リファレンスレベルをデータ信号の
中心レベルＶroより小さいレベルとする。
４実施例のタイミング回路の構成図である。図中、３１
はデータ信号DATAのデューティを可変するデューティ可
変回路、３２はデータ信号に含まれるクロック成分の大
きさを検出するクロック成分検出器、３３はクロック成
分が最大になるように制御する制御回路、３４はデータ
信号と同期したデータ識別用のクロック信号ＣＬＫを発
生するクロック発生部である。デューティ可変回路３１
は、信号入力端子ｉｎと入力信号の増幅中心レベルを規
定するリファレンス端子ｒｅｆを備えたアンプ３１ａで
構成されている。信号入力端子ｉｎにデータ信号を入力
し、リファレンス端子ｒｅｆにリファレンス信号を入力
し、リファレンス信号のレベルを制御することによりア
ンプ３１ａから出力するデータ信号のデューティを変化
することができる。例えば、図６（ａ）に示すようにデ
ータ信号DATAのデューティが１００％の場合、リファレ
ンスレベルをデータ信号の中心レベルＶr0にし、図６
（ｂ）に示すようにデューティが１００％以上の場合、
リファレンスレベルをデータ信号の中心レベルＶroより
大きいＶruとする。また、図示しないがデューティが１
００％以下の場合、リファレンスレベルをデータ信号の
中心レベルＶroより小さいレベルとする。
【００５３】クロック発生部３４は、データ識別用のク
ロック信号ＣＬＫを発生するもので図２０に示すタイミ
ング回路と同一の構成を備えている。すなわち、クロッ
ク発生部３４は、デューティ可変回路３１から入力する
データ信号を二分岐する二分岐回路３４ａと、分岐され
た一方のデータ信号を所定時間遅延する遅延回路３４ｂ
と、データ信号と遅延回路の出力信号の排他的論理和演
算を行ってデータ信号の立ち上がり及び立ち下がりでパ
ルスを有するエッジ信号を発生するＥＸＯＲ回路３４ｃ
と、ＥＸＯＲ回路出力よりデータのビットレートと同一
周波数を有するクロック成分を抽出して出力するバンド
パスフィルタ３４ｄと、クロック成分を一定振幅に増幅
するリミッタアンプ３４ｅを備えている。
ロック信号ＣＬＫを発生するもので図２０に示すタイミ
ング回路と同一の構成を備えている。すなわち、クロッ
ク発生部３４は、デューティ可変回路３１から入力する
データ信号を二分岐する二分岐回路３４ａと、分岐され
た一方のデータ信号を所定時間遅延する遅延回路３４ｂ
と、データ信号と遅延回路の出力信号の排他的論理和演
算を行ってデータ信号の立ち上がり及び立ち下がりでパ
ルスを有するエッジ信号を発生するＥＸＯＲ回路３４ｃ
と、ＥＸＯＲ回路出力よりデータのビットレートと同一
周波数を有するクロック成分を抽出して出力するバンド
パスフィルタ３４ｄと、クロック成分を一定振幅に増幅
するリミッタアンプ３４ｅを備えている。
【００５４】クロック成分検出器３２はデータ信号に含
まれるクロック成分の大きさを検出するもので、バンド
パスフィルタ３４ｄの出力端子に接続されたレベル検出
器３２ｂ、レベル検出器の出力信号に含まれる低周波数
ｆ0の成分を同期検波して出力する同期検波器３２ｃを
備えている。制御回路３３は、クロック成分が最大にな
るようにフィードバック制御によりデューティ可変回路
３１のアンプ３１ａのリファレンスレベルを決定し、該
リファレンスレベルを有する制御信号をリファレンス端
子ｒｅｆに入力するもので、低周波数ｆ0の微小信号を
発生する発振器３３ａ、クロック成分が最大になるよう
にリファレンス信号Ｖｒを発生するリファレンス発生部
３３ｂ、リファレンス信号Ｖｒに低周波信号を重畳して
デューティ可変部３１に入力する加算器３３ｃを有して
いる。
まれるクロック成分の大きさを検出するもので、バンド
パスフィルタ３４ｄの出力端子に接続されたレベル検出
器３２ｂ、レベル検出器の出力信号に含まれる低周波数
ｆ0の成分を同期検波して出力する同期検波器３２ｃを
備えている。制御回路３３は、クロック成分が最大にな
るようにフィードバック制御によりデューティ可変回路
３１のアンプ３１ａのリファレンスレベルを決定し、該
リファレンスレベルを有する制御信号をリファレンス端
子ｒｅｆに入力するもので、低周波数ｆ0の微小信号を
発生する発振器３３ａ、クロック成分が最大になるよう
にリファレンス信号Ｖｒを発生するリファレンス発生部
３３ｂ、リファレンス信号Ｖｒに低周波信号を重畳して
デューティ可変部３１に入力する加算器３３ｃを有して
いる。
【００５５】（ｂ）動作 図１６に示すように、デューティが１００％から減小す
るにつれ、あるいは、１００％から増大するにつれて、
データ信号に含まれるビットレート周波数と同一のクロ
ック成分が少なくなる。そこで、例えばデータ信号のデ
ューティが７０％、１００％、１３０％であるとき、デ
ューティが低周波数ｆ0で摂動するようにアンプ３１ａ
のリファレンス端子に周波数ｆ0の制御信号Ａ′、
Ｂ′、Ｃ′を入力すると、アンプ出力信号に含まれるク
ロック成分はＡ，Ｂ，Ｃで示すようになる。すなわち、
(1) デューティが７０％の場合、クロック成分は周波数
ｆ0で変化し、(2) デューティが１３０％の場合、クロ
ック成分は周波数ｆ0でデューティが７０％の場合と逆
位相で変化し、(3) デューティが１００％の場合、クロ
ック成分は周波数２ｆ0で変化する。
るにつれ、あるいは、１００％から増大するにつれて、
データ信号に含まれるビットレート周波数と同一のクロ
ック成分が少なくなる。そこで、例えばデータ信号のデ
ューティが７０％、１００％、１３０％であるとき、デ
ューティが低周波数ｆ0で摂動するようにアンプ３１ａ
のリファレンス端子に周波数ｆ0の制御信号Ａ′、
Ｂ′、Ｃ′を入力すると、アンプ出力信号に含まれるク
ロック成分はＡ，Ｂ，Ｃで示すようになる。すなわち、
(1) デューティが７０％の場合、クロック成分は周波数
ｆ0で変化し、(2) デューティが１３０％の場合、クロ
ック成分は周波数ｆ0でデューティが７０％の場合と逆
位相で変化し、(3) デューティが１００％の場合、クロ
ック成分は周波数２ｆ0で変化する。
【００５６】従って、周波数ｆ0の低周波信号をレベル
検出器３２ｂの出力信号に乗算して得られる同期検波出
力は図１７に示すようにデューティに応じて変化する。
すなわち、デューティ１００％の場合に同期検波器３２
ｃの出力は零となり、その点を境に符号が反転する。従
って、同期検波出力が零となるように制御すれば、クロ
ック成分が最大となるように、すなわち、デューティ１
００％となるように制御できる。
検出器３２ｂの出力信号に乗算して得られる同期検波出
力は図１７に示すようにデューティに応じて変化する。
すなわち、デューティ１００％の場合に同期検波器３２
ｃの出力は零となり、その点を境に符号が反転する。従
って、同期検波出力が零となるように制御すれば、クロ
ック成分が最大となるように、すなわち、デューティ１
００％となるように制御できる。
【００５７】デューティ可変回路３１を構成するアンプ
３１ａのリファレンス端子に低周波数ｆ0の微小信号を
入力し、アンプ３１ａよりデューティが該低周波数で摂
動するデータ信号を出力する。クロック発生部３４はア
ンプ３１ａから出力されるデータ信号よりクロックＣＬ
Ｋを抽出して出力する。クロック成分検出器３２は、ク
ロック発生部３４を構成するバンドパスフィルタ３４ｄ
の出力信号を周波数ｆ 0の低周波信号で同期検波する。
制御回路３３のリファレンス発生部３３ｂは同期検波出
力信号を増幅してリファレンス信号Ｖｒを発生し、加算
器３３ｃは該リファレンス信号Ｖｒと低周波信号を重畳
してアンプ３１ａのリファレンス端子ｒｅｆに入力す
る。この結果、アンプ３１ａの出力信号のデューティが
１００％になるように、すなわち、同期検波出力が零と
なるようにフィードバック制御が行われる。以後、上記
と同様の制御が繰り返され、アンプ３１ａの出力である
データ信号のデューティが１００％になる。この結果、
クロック発生部３４は、アンプ３１ａから入力したデー
タ信号と同期したデータ識別用のクロック信号ＣＬＫを
発生し、該クロックを図示しない光受信機（例えば図１
９）の識別回路に入力する。以上のように、第４実施例
によれば、フィードバック制御によりデータ信号のデュ
ーティを１００％にでき、従って、入力波形歪みが大き
く、波形デューティの変化が大きい場合でも、安定にデ
ータ識別用のクロック信号を発生することができる。
３１ａのリファレンス端子に低周波数ｆ0の微小信号を
入力し、アンプ３１ａよりデューティが該低周波数で摂
動するデータ信号を出力する。クロック発生部３４はア
ンプ３１ａから出力されるデータ信号よりクロックＣＬ
Ｋを抽出して出力する。クロック成分検出器３２は、ク
ロック発生部３４を構成するバンドパスフィルタ３４ｄ
の出力信号を周波数ｆ 0の低周波信号で同期検波する。
制御回路３３のリファレンス発生部３３ｂは同期検波出
力信号を増幅してリファレンス信号Ｖｒを発生し、加算
器３３ｃは該リファレンス信号Ｖｒと低周波信号を重畳
してアンプ３１ａのリファレンス端子ｒｅｆに入力す
る。この結果、アンプ３１ａの出力信号のデューティが
１００％になるように、すなわち、同期検波出力が零と
なるようにフィードバック制御が行われる。以後、上記
と同様の制御が繰り返され、アンプ３１ａの出力である
データ信号のデューティが１００％になる。この結果、
クロック発生部３４は、アンプ３１ａから入力したデー
タ信号と同期したデータ識別用のクロック信号ＣＬＫを
発生し、該クロックを図示しない光受信機（例えば図１
９）の識別回路に入力する。以上のように、第４実施例
によれば、フィードバック制御によりデータ信号のデュ
ーティを１００％にでき、従って、入力波形歪みが大き
く、波形デューティの変化が大きい場合でも、安定にデ
ータ識別用のクロック信号を発生することができる。
【００５８】（ｃ）変形例 第４実施例ではデューティ可変手段としてアンプ３１ａ
を別途設けた。ところで、クロック発生部３４を構成す
るデジタル回路には信号入力端子とリファレンス端子を
備えたもの、例えば、ＥＸＯＲ回路３４ｃがあり、この
ＥＸＯＲ回路が内蔵するアンプで第４実施例におけるデ
ューティ可変手段としてのアンプ３１ａの機能を代用さ
せることができる。図１８は第４実施例の変形例である
タイミング回路の構成図であり、図１５の第４実施例と
同一部分には同一符号を付している。変形例が実施例と
相違する点は、(1) デューティ可変手段としてのアンプ
３１ａを削除した点、(2) 制御回路３３の出力信号をＥ
ＸＯＲ回路３４ｃのリファレンス端子に入力している点
である。
を別途設けた。ところで、クロック発生部３４を構成す
るデジタル回路には信号入力端子とリファレンス端子を
備えたもの、例えば、ＥＸＯＲ回路３４ｃがあり、この
ＥＸＯＲ回路が内蔵するアンプで第４実施例におけるデ
ューティ可変手段としてのアンプ３１ａの機能を代用さ
せることができる。図１８は第４実施例の変形例である
タイミング回路の構成図であり、図１５の第４実施例と
同一部分には同一符号を付している。変形例が実施例と
相違する点は、(1) デューティ可変手段としてのアンプ
３１ａを削除した点、(2) 制御回路３３の出力信号をＥ
ＸＯＲ回路３４ｃのリファレンス端子に入力している点
である。
【００５９】ＥＸＯＲ回路３４ｃはデジタルＩＣで構成
されており、図９に示すように２つのアンプ15c-1, 15c
-2と、ＥＸＯＲゲート15c-3を備えている。各アンプは
それぞれ信号入力端子ＩＮ１，ＩＮ２とリファレンス端
子ｒｅｆ１，ｒｅｆ２を有し、リファレンスレベルを中
心に入力信号を増幅する。すなわち、図１５（第４実施
例）のアンプ３１ａと同様に、各アンプ15c-1, 15c-2は
リファレンスレベルを変えることにより出力信号のデュ
ーティを変えることができ、かつ、該リファレンス端子
に低周波信号を入力することにより出力信号のデューテ
ィを摂動することができる。
されており、図９に示すように２つのアンプ15c-1, 15c
-2と、ＥＸＯＲゲート15c-3を備えている。各アンプは
それぞれ信号入力端子ＩＮ１，ＩＮ２とリファレンス端
子ｒｅｆ１，ｒｅｆ２を有し、リファレンスレベルを中
心に入力信号を増幅する。すなわち、図１５（第４実施
例）のアンプ３１ａと同様に、各アンプ15c-1, 15c-2は
リファレンスレベルを変えることにより出力信号のデュ
ーティを変えることができ、かつ、該リファレンス端子
に低周波信号を入力することにより出力信号のデューテ
ィを摂動することができる。
【００６０】そこで、低周波数ｆ0の信号を重畳するこ
とによりＥＸＯＲ回路３４ｃのリファレンスレベルを変
化して出力信号のデューティを変化し、該デューティの
変化を通じて抽出クロック成分が変化する。抽出クロッ
ク成分と低周波発振器との同期検波出力は、図１７に示
すように、クロック成分が最大になるところで零、その
点を境に符号が反転する。従って、同期検出波出力が零
になるようにリファレンスレベルを制御すれば、クロッ
ク成分が最大になるように、すなわち、デューティが１
００％となるように制御できる。この変形例によれば、
クロック発生部３４を形成するデジタル回路（例えばＥ
ＸＯＲ回路）内蔵のアンプでデューティ可変手段を構成
することができ、第１実施例のデューティ可変手段とし
てのアンプ３１ａを省略でき、回路構成を簡単にでき
る。以上、本発明を実施例により説明したが、本発明は
請求の範囲に記載した本発明の主旨に従い種々の変形が
可能であり、本発明はこれらを排除するものではない。
とによりＥＸＯＲ回路３４ｃのリファレンスレベルを変
化して出力信号のデューティを変化し、該デューティの
変化を通じて抽出クロック成分が変化する。抽出クロッ
ク成分と低周波発振器との同期検波出力は、図１７に示
すように、クロック成分が最大になるところで零、その
点を境に符号が反転する。従って、同期検出波出力が零
になるようにリファレンスレベルを制御すれば、クロッ
ク成分が最大になるように、すなわち、デューティが１
００％となるように制御できる。この変形例によれば、
クロック発生部３４を形成するデジタル回路（例えばＥ
ＸＯＲ回路）内蔵のアンプでデューティ可変手段を構成
することができ、第１実施例のデューティ可変手段とし
てのアンプ３１ａを省略でき、回路構成を簡単にでき
る。以上、本発明を実施例により説明したが、本発明は
請求の範囲に記載した本発明の主旨に従い種々の変形が
可能であり、本発明はこれらを排除するものではない。
【００６１】
【発明の効果】本発明によれば、フィードフォワード制
御により簡単な構成でデータ信号のデューティを１００
％にでき、従って、入力波形歪みが大きく、波形デュー
ティの変化が大きい場合でも、安定にデータ識別用のク
ロック信号を発生することができる。また、クロック発
生部のデジタル回路（例えばＥＸＯＲ回路）が内蔵する
アンプでデューティ可変手段の機能を代用させることが
でき、回路構成を簡単にできる。
御により簡単な構成でデータ信号のデューティを１００
％にでき、従って、入力波形歪みが大きく、波形デュー
ティの変化が大きい場合でも、安定にデータ識別用のク
ロック信号を発生することができる。また、クロック発
生部のデジタル回路（例えばＥＸＯＲ回路）が内蔵する
アンプでデューティ可変手段の機能を代用させることが
でき、回路構成を簡単にできる。
【００６２】本発明によれば、データ信号の平均値がデ
ューティ１００％に応じた値となるようにフィードバッ
ク制御してデータ信号のデューティを１００％にでき、
従って、入力波形歪みが大きく、波形デューティの変化
が大きい場合でも、簡単な構成で、安定にデータ識別用
のクロック信号を発生することができる。本発明によれ
ば、データ信号が入力される差動アンプの正転信号及び
反転信号の平均値が一致するように差動アンプのリファ
レンスレベルを制御してデューティを１００％にするよ
うに構成したから、フィードフォワード制御等のように
予めリファレンス値を求めて記憶しておく必要がなく制
御を簡単にすることができる。
ューティ１００％に応じた値となるようにフィードバッ
ク制御してデータ信号のデューティを１００％にでき、
従って、入力波形歪みが大きく、波形デューティの変化
が大きい場合でも、簡単な構成で、安定にデータ識別用
のクロック信号を発生することができる。本発明によれ
ば、データ信号が入力される差動アンプの正転信号及び
反転信号の平均値が一致するように差動アンプのリファ
レンスレベルを制御してデューティを１００％にするよ
うに構成したから、フィードフォワード制御等のように
予めリファレンス値を求めて記憶しておく必要がなく制
御を簡単にすることができる。
【００６３】本発明によれば、クロック成分が最大とな
るようにフィードバック制御することによりデューティ
を１００％にでき、従って、入力波形歪みが大きく、波
形デューティの変化が大きい場合でも安定にデータ識別
用のクロック信号を発生することができる。また、クロ
ック発生部のデジタル回路（例えばＥＸＯＲ回路）が内
蔵するアンプでデューティ可変手段の機能を代用させる
ことができ、回路構成を簡単にできる。
るようにフィードバック制御することによりデューティ
を１００％にでき、従って、入力波形歪みが大きく、波
形デューティの変化が大きい場合でも安定にデータ識別
用のクロック信号を発生することができる。また、クロ
ック発生部のデジタル回路（例えばＥＸＯＲ回路）が内
蔵するアンプでデューティ可変手段の機能を代用させる
ことができ、回路構成を簡単にできる。
【図１】本発明の第１の原理説明図である。
【図２】本発明の第２の原理説明図である。
【図３】本発明の第３の原理説明図である。
【図４】本発明の第１実施例である。
【図５】波形デューティと平均値の関係説明図である。
【図６】デューティとリファレンスレベルの関係説明図
である。
である。
【図７】出力波形のリファレンスレベル依存性説明図で
ある。
ある。
【図８】本発明の第１実施例の第１変形例である。
【図９】ＥＸＯＲ回路の構成図である。
【図１０】本発明の第１実施例の第２変形例である。
【図１１】本発明の第２実施例である。
【図１２】本発明の第３実施例である。
【図１３】第３実施例の動作説明図である。
【図１４】第３実施例の別の動作説明図である。
【図１５】本発明の第４実施例のタイミング回路の構成
図である。
図である。
【図１６】第４実施例の動作説明図である。
【図１７】同期検波出力説明図である。
【図１８】本発明の第４実施例の変形例である。
【図１９】光受信機のブロック図である。
【図２０】タイミングフィルタを用いた従来のタイミン
グ回路の構成図である。
グ回路の構成図である。
【図２１】ＰＬＬを用いた従来のタイミング回路の構成
図である。
図である。
【図２２】タイミングフィルタを用いたタイミング回路
の動作説明用の波形図である。
の動作説明用の波形図である。
【図２３】位相検出回路である。
【図２４】別の位相検出回路である。
【図２５】Ｄ−ＦＦによる位相検出のタイムチャートで
ある。
ある。
【図２６】クロック信号とデータ信号間の位相差と位相
検出出力との関係説明図である。
検出出力との関係説明図である。
【図２７】伝送波形例である。
【図２８】デューティとＥＸＯＲ出力の関係説明図であ
る。
る。
【図２９】デューティと抽出クロック成分の関係図であ
る。
る。
【図３０】デューティ可変時の位相検出出力説明図であ
る。
る。
１１ 分岐手段 １２ デューティモニタ手段 １３ デューティ可変手段 １４ 制御回路 １５ クロック発生部 ２１ デューティ可変手段 ２２ デューティモニタ手段 ２３ 制御回路 ２４ クロック発生部 ３１ デューティ可変手段 ３２ クロック成分検出器 ３３ 制御回路 ３４クロック発生部
Claims (16)
- 【請求項１】 データ信号の識別タイミングを与えるク
ロック信号を発生するタイミング回路において、 データ信号を２分岐する分岐手段、 分岐手段から分岐出力される第１のデータ信号のデュー
ティをモニタするデューティモニタ手段、 分岐手段から出力される第２のデータ信号のデューティ
を可変するデューティ可変手段、 デューティモニタ手段からのデューティ情報に基づいて
出力データ信号のデューティが所定値になるようにデュ
ーティ可変手段を制御する制御回路、 デューティ可変手段から出力されるデータ信号と同期し
たデータ識別用のクロック信号を発生するクロック発生
部、を備えたことを特徴とするタイミング回路。 - 【請求項２】 前記デューティモニタ手段は、第１のデ
ータ信号の平均値をデューティ情報として出力する平均
値回路を有することを特徴とする請求項１記載のタイミ
ング回路。 - 【請求項３】 前記デューティ可変手段は、信号入力端
子と入力信号の増幅中心レベルを規定するリファレンス
端子を備えたアンプを有し、信号入力端子に前記第２の
データ信号を入力し、リファレンス端子に制御回路から
出力されるリファレンス信号を入力して該アンプより出
力するデータ信号のデューティを可変することを特徴と
する請求項１記載のタイミング回路。 - 【請求項４】 前記デューティ可変手段は、前記クロッ
ク発生部を形成するデジタル回路のうち信号入力端子と
リファレンス端子を備えたデジタル回路であり、信号入
力端子に前記第２のデータ信号を入力し、リファレンス
端子に制御回路から出力されるリファレンス信号を入力
してデータ信号のデューティを可変することを特徴とす
る請求項１記載のタイミング回路。 - 【請求項５】 前記クロック発生部は、デューティ可変
手段から出力されるデータ信号を２分岐する分岐回路
と、一方の分岐出力を遅延する遅延回路と、他方の分岐
出力と遅延回路出力の排他的論理和演算を行うＥＸＯＲ
回路と、データのビットレートに応じた周波数を中心周
波数として有し、前記ＥＸＯＲ回路出力を入力されて該
ビットレートに応じた周波数信号を発生するバンドパス
フィルタと、バンドパスフィルタ出力を増幅するリミッ
タアンプを備えたことを特徴とする請求項１記載のタイ
ミング回路。 - 【請求項６】 前記クロック発生部は、デューティ可変
手段から出力されるデータ信号とクロック信号の位相を
比較する位相比較回路と、位相差に応じた電圧信号を平
滑化するループフィルタと、ループフィルタ出力に応じ
た周波数を有するクロック信号を発生する電圧制御発振
器を備えたことを特徴とす請求項１記載のタイミング回
路。 - 【請求項７】 データ信号の識別タイミングを与えるク
ロック信号を発生するタイミング回路において、 データ信号のデューティを可変するデューティ可変手
段、 デューティ可変手段から出力されるデータ信号のデュー
ティをモニタするデューティモニタ手段、 デューティモニタ手段からのデューティが所定値になる
ようにデューティ可変手段を制御する制御回路、 デューティモニター手段から出力されるデータ信号と同
期したデータ識別用のクロック信号を発生するクロック
発生部、を備えたことを特徴とするタイミング回路。 - 【請求項８】 前記デューティモニタ手段は、データ信
号の平均値をデューティ情報として出力する平均値回路
を有することを特徴とする請求項７記載のタイミング回
路。 - 【請求項９】 前記デューティ可変手段は、信号入力端
子と入力信号の増幅中心レベルを規定するリファレンス
端子を備えたアンプを有し、信号入力端子に前記データ
信号を入力し、リファレンス端子に制御回路から出力さ
れるリファレンス信号を入力して該アンプより出力する
データ信号のデューティを可変することを特徴とする請
求項７記載のタイミング回路。 - 【請求項１０】 前記デューティ可変手段は、信号入力
端子とリファレンス端子にそれぞれ入力されたデータ信
号とリファレンス信号の差に応じた正転信号及び反転信
号を出力する差動アンプを備え、 前記デューティモニタ手段は、差動アンプの正転出力と
反転出力の平均値をそれぞれ出力する平均値回路を備
え、 制御回路は、両平均値回路の出力が一致するように差動
アンプのリファレンス信号レベルを制御し、該差動アン
プの入力データ信号の増幅中心レベルを可変する手段を
備えたことを特徴とする請求項７記載のタイミング回
路。 - 【請求項１１】 前記クロック発生部は、デューティモ
ニタ手段から出力されるデータ信号を２分岐する分岐回
路と、一方の分岐出力を遅延する遅延回路と、他方の分
岐出力と遅延回路出力の排他的論理和演算を行うＥＸＯ
Ｒ回路と、データのビットレートに応じた周波数を中心
周波数として有し、前記ＥＸＯＲ回路出力を入力されて
該ビットレートに応じた周波数信号を発生するバンドパ
スフィルタと、バンドパスフィルタ出力を増幅するリミ
ッタアンプを備えたことを特徴とする請求項７記載のタ
イミング回路。 - 【請求項１２】 前記クロック発生部は、デューティモ
ニタ手段から出力されるデータ信号とクロック信号の位
相を比較する位相比較回路と、位相差に応じた電圧信号
を平滑化するループフィルタと、ループフィルタ出力に
応じた周波数を有するクロック信号を発生する電圧制御
発振器を備えたことを特徴とす請求項７記載のタイミン
グ回路。 - 【請求項１３】 データ信号の識別タイミングを与える
クロック信号を発生するタイミング回路において、 データ信号のデューティを可変するデューティ可変手
段、 デューティ可変手段より出力されるデータ信号から抽出
されるクロック成分の大きさを検出するクロック成分検
出器、 抽出されるクロック成分が最大になるようにデューティ
可変手段を制御してデューティを可変する制御回路、 デューティ可変手段から出力されるデータ信号と同期し
たデータ識別用のクロック信号を発生するクロック発生
部、を備えたことを特徴とするタイミング回路。 - 【請求項１４】 前記デューティ可変手段は、信号入力
端子と入力信号の増幅中心レベルを規定するリファレン
ス端子を備えたアンプを有し、信号入力端子に前記デー
タ信号を入力し、リファレンス端子に制御回路から出力
されるリファレンス信号を入力して該アンプより出力す
るデータ信号のデューティを可変することを特徴とする
請求項１３記載のタイミング回路。 - 【請求項１５】 前記デューティ可変手段の機能を、前
記クロック発生部を形成するデジタル回路のうち信号入
力端子とリファレンス端子を備えたデジタル回路で代用
させ、該デジタル回路の信号入力端子にデータ信号を入
力し、リファレンス端子に制御回路から出力されるリフ
ァレンス信号を入力してデータ信号のデューティを可変
することを特徴とする請求項１３記載のタイミング回
路。 - 【請求項１６】 前記制御回路は、 低周波信号を発生する発振器、クロック成分が最大にな
るようにリファレンス信号を発生するリファレンス発生
部、リファレンス信号に低周波信号を重畳して前記デュ
ーティ可変手段のリファレンス端子に入力する手段を備
え、 前記デューティ可変手段はデューティが前記低周波数で
摂動するデータ信号を出力し、 クロック成分検出器は前記デューティ可変手段の出力信
号を低周波信号で同期検波することによりデータ信号ク
ロック成分の大小を検出することを特徴とする請求項１
４または請求項１５記載のタイミング回路。
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