TWI726170B - 工作周期校正電路及方法 - Google Patents

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Abstract

工作周期校正電路可以包括：延遲時脈產生單元，其適用於透過將目標時脈延遲不同的延遲值產生多個延遲時脈；上行/下行訊號產生單元，其適用於選擇具有與目標時脈的第一部分相對應的延遲值的延遲時脈，並且根據目標時脈的第二部分的長度和選中的延遲時脈的第一部分的長度產生上行/下行訊號；工作周期控制碼產生單元，其適用於回應於上行/下行訊號產生工作周期控制碼；工作周期調整單元，其適用於透過調整源極時脈的工作周期產生工作周期校正時脈；以及控制單元，其適用於在工作周期校正時段期間致能延遲時脈產生單元，以及在除了工作周期校正時段之外的時段期間使延遲時脈產生單元失能。

Description

工作周期校正電路及方法
本發明的示例性實施例係關於一種工作周期校正電路和工作周期校正方法。
已經開發雙倍資料速率（double data rate, DDR）技術以透過允許儲存系統與時脈訊號的上升邊緣和下降邊緣同步地操作改善儲存系統的頻寬。在DDR中，時脈訊號的工作周期是維持最大時序界限的重要因素。
當時脈訊號的工作周期不是精確的50%時，對應於從50%的偏移的誤差可以降低DDR儲存系統的時序界限。因此，存在需要能夠補償由於進程、電壓或溫度（PVT）變化而引起的工作周期失真的電路。因此，儲存系統通常可以包括用於校正儲存系統中的時脈訊號的工作周期的工作周期校正電路。傳統的工作周期校正電路需要很長時間校正工作周期，並且為了工作周期校正而消耗大量的電流或功率。
本申請要求2016年12月21日提交的申請號為10-2016-0175283的韓國專利申請的優先權，其透過引用整體合併於此。
各種實施例針對一種能夠減少工作周期校正時間和功耗的工作周期校正電路和工作周期校正方法。工作周期校正電路可以僅在預設時段期間使用目標時脈和延遲時脈執行工作周期校正操作。
根據本發明的實施例，工作周期校正電路包括：延遲時脈產生單元，其適用於透過將目標時脈延遲不同的延遲值產生多個延遲時脈；上行/下行訊號產生單元，其適用於從多個延遲時脈中選擇具有與目標時脈的第一部分相對應的延遲值的延遲時脈，並且根據目標時脈的第二部分的長度和選中的延遲時脈的第一部分的長度產生上行/下行訊號；工作周期控制碼產生單元，其適用於回應於上行/下行訊號產生工作周期控制碼；工作周期調整單元，其適用於透過根據工作周期控制碼而調整源極時脈的工作周期產生工作周期校正時脈；以及控制單元，其適用於在工作周期校正時段期間致能延遲時脈產生單元，以及在除了工作周期校正時段之外的時段期間使延遲時脈產生單元失能。
根據本發明的實施例，工作周期校正方法包括：選擇源極時脈和工作周期校正時脈中的一個作為目標時脈；透過將目標時脈延遲不同的延遲值產生多個延遲時脈；從多個延遲時脈中選擇具有與目標時脈的第一部分相對應的延遲值的延遲時脈；根據目標時脈的第二部分的長度和選中的延遲時脈的第一部分的長度產生上行/下行訊號；回應於上行/下行訊號產生工作周期控制碼；以及透過根據工作周期控制碼而調整源極時脈的工作周期產生工作周期校正時脈。
下面將參考所附圖式更詳細地描述各種實施例。然而，本發明可以不同的形式實施，並且不應被解釋為限於本文所闡述的實施例。相反，提供這些實施例使得本公開將是全面和完整的，並且將向本領域技術人員充分地傳達本發明的範圍。貫穿本發明，在本發明的各種所附圖式和實施例中，相同的參考標號表示相同的部件。
圖1是示出根據本發明的實施例的工作周期校正電路100的方塊圖。
參考圖1，工作周期校正電路100可以包括目標時脈選擇單元110、延遲時脈產生單元120、上行/下行訊號產生單元130、工作周期控制碼產生單元140、第一工作周期調整單元150以及控制單元160。在工作周期校正電路100之外，可以提供第二工作周期調整單元170。此後，雖然工作周期校正時段可以包括兩個或更多個校正週期，但是為了描述，將舉例說明工作周期校正時段包括兩個校正週期的情況。
目標時脈選擇單元110可以選擇源極時脈SCK和工作周期校正時脈DCK中的一個輸出目標時脈TCK。目標時脈選擇單元110可以在工作周期校正時段的兩個或更多個校正週期之中的第一校正週期中選擇源極時脈SCK作為目標時脈TCK，並且在第一校正週期之後的任何剩餘校正週期中選擇工作周期校正時脈DCK作為目標時脈TCK。
在圖1的工作周期校正電路100中，工作周期校正時段可以包括第一校正週期和第二校正週期。因此，目標時脈選擇單元110可以在第一週期訊號1st CYC被啟動的第一校正週期中選擇源極時脈SCK作為目標時脈TCK，並且在第二週期訊號2nd CYC被啟動的第二校正週期中選擇工作周期校正時脈DCK作為目標時脈TCK。
在工作周期校正訊號DCC_EN被啟動的工作周期校正時段期間，延遲時脈產生單元120可以透過將目標時脈TCK延遲不同的延遲值產生多個延遲時脈DEL_CK0至DEL_CKn，其中n是自然數。多個延遲時脈DEL_CK0至DEL_CKn可以具有彼此不同的延遲值，並且延遲值可以被設置為從第一延遲時脈DEL_CK0到第（n+1）延遲時脈DEL_CKn增大。即，延遲時脈DEL_CK0至DEL_CKn的相位可以被延遲從第一延遲時脈DEL_CK0到第（n+1）延遲時脈DEL_CKn增大的延遲值。延遲時脈產生單元120可以在除了工作周期校正時段之外的時段（該時段中工作周期校正訊號DCC_EN被停止）中被失能，並且停止所有的延遲時脈DEL_CK0至DEL_CKn。
上行/下行訊號產生單元130可以從多個延遲時脈DEL_CK0至DEL_CKn中選擇具有與目標時脈TCK的第一部分相對應的延遲值的延遲時脈，並且根據選中的延遲時脈的第一部分的長度和目標時脈TCK的第二部分的長度產生上行/下行訊號UP/DN。
作為參考，第一部分可以與時脈訊號的高電平部分相對應，而第二部分可以與時脈訊號的低電平部分相對應。可選地，第一部分可以與時脈訊號的低電平部分相對應，而第二部分可以與時脈訊號的高電平部分相對應。以下為了描述，將舉例說明前一種情況。此外，當第一部分和第二部分的總和與時脈訊號的一個週期相對應並且時脈訊號的該週期被恆定地保持時，可以互補地調整第一部分的長度和第二部分的長度。即，第一部分的長度可以被表示為「時脈訊號的一個週期-第二部分的長度」，而第二部分的長度可以被表示為「時脈訊號的一個週期-第一部分的長度」。因此，當第一部分的長度增大時，第二部分的長度可以減小，而當第一部分的長度減小時，第二部分的長度可以增大。
當目標時脈TCK的第二部分（例如，低電平部分）的長度比選中的延遲時脈的第一部分（例如，高電平部分）的長度短時，上行/下行訊號產生單元130可以產生上行/下行訊號UP/DN，以減小工作周期校正時脈DCK的第一部分的長度。此外，當目標時脈TCK的第二部分的長度比選中的延遲時脈的第一部分的長度長時，上行/下行訊號產生單元130可以產生上行/下行訊號UP/DN，以增大工作周期校正時脈DCK的第一部分的長度。當沒有從多個延遲時脈DEL_CK0至DEL_CKn中選擇延遲時脈時，上行/下行訊號產生單元130可以啟動未選擇訊號N_SEL。
作為參考，根據設計，當上行/下行訊號UP/DN處於高電平時，工作周期校正時脈DCK的第一部分的長度可以減小，而當上行/下行訊號UP/DN處於低電平時，工作周期校正時脈DCK的第一部分的長度可以增大。可選地，當上行/下行訊號UP/DN處於高電平時，工作周期校正時脈DCK的第一部分的長度可以增大，而當上行/下行訊號UP/DN處於低電平時，工作周期校正時脈DCK的第一部分的長度可以減小。以下為了描述，將舉例說明前一種情況。
工作周期控制碼產生單元140可以回應於上行/下行訊號UP/DN產生工作周期控制碼TC＜0:m＞，其中m是自然數。此時，工作周期控制碼TC＜0:m＞可以包括多個位元TC＜0＞至TC＜m＞，並且位元TC＜0＞至TC＜m＞的數量可以等於包括在工作周期校正時段中的校正週期的數量。此時，多個位元TC＜0＞至TC＜m＞可以與第一校正週期至第（m+1）校正週期相對應。
工作周期控制碼產生單元140可以回應於在不同校正週期產生的上行/下行訊號UP/DN確定多個位元TC＜0＞至TC＜m＞的值。工作周期控制碼產生單元140可以回應於在相應的校正週期產生的上行/下行訊號UP/DN確定相應位元TC＜0＞至TC＜m＞的值。例如，工作周期控制碼產生單元140可以回應於在第一校正週期產生的上行/下行訊號UP/DN確定第一位元TC＜0＞的值，以及工作周期控制碼產生單元140可以回應於在第二校正週期產生的上行/下行訊號UP/DN確定第二位元TC＜1＞的值。
例如，當上行/下行訊號UP/DN在第一校正週期中為高電平時，工作周期控制碼產生單元140可以將第一位元TC＜0＞的值設置為高電平，或者當上行/下行訊號UP/DN處於低電平時，工作周期控制碼產生單元140可以將第一位元TC＜0＞的值設置為低電平，並且儲存第一位元TC＜0＞。此外，當上行/下行訊號UP/DN在第二校正週期中為高電平時，工作周期控制碼產生單元140可以將第二位元TC＜1＞的值設置為高電平，或者當上行/下行訊號UP/DN處於低電平時，工作周期控制碼產生單元140可以將第二位元TC＜1＞的值設置為低電平，並且儲存第二位元TC＜1＞。
工作周期控制碼產生單元140可以分別輸出與第一校正週期和第二校正週期相對應的被儲存的工作周期控制碼TC＜0:1＞。
第一工作周期調整單元150可以透過根據工作周期控制碼TC＜0:1＞調整源極時脈SCK的工作周期產生工作周期校正時脈DCK。第一工作周期調整單元150可以使用根據工作周期控制碼TC＜0:1＞確定的上拉驅動能力和下拉驅動能力而透過執行上拉驅動和下拉驅動產生工作周期校正時脈DCK。第一工作周期調整單元150可以透過在第一位元TC＜0＞和第二位元TC＜1＞處於高電平時增大下拉驅動能力，或者在第一位元TC＜0＞和第二位元TC＜1＞處於低電平時增大上拉驅動能力調節工作周期校正時脈DCK的工作周期。
作為參考，隨著下拉驅動能力增大，高電平部分的長度可以減小，同時低電平部分的長度增大，而隨著上拉驅動能力增大，高電平部分的長度可以增大，同時低電平部分的長度減小。
在上述示例中，當第一位元TC＜0＞或第二位元TC＜1＞的值處於高電平時，第一工作周期調整單元150可以增大工作周期校正時脈DCK的低電平部分（或減小工作周期校正時脈DCK的高電平部分），而當第一位元TC＜0＞或第二位元TC＜1＞的值處於低電平時，第一工作周期調整單元150可以增大工作周期校正時脈DCK的高電平部分（或減小工作周期校正時脈DCK的低電平部分）。此時，回應於第一位元TC＜0＞而被調整的上拉驅動能力或下拉驅動能力以及回應於第二位元TC＜1＞而被調整的上拉驅動能力或下拉驅動能力可以彼此相等或彼此不同。
控制單元160可以在工作周期校正時段期間致能延遲時脈產生單元120，而在除了工作周期校正時段之外的時段期間使延遲時脈產生單元120失能。基於透過對源極時脈SCK進行計數而得到的結果，控制單元160可以產生用於設置工作周期校正時段的工作周期校正訊號DCC_EN、用於設置第一校正週期的第一週期訊號1st CYC以及用於設置第二校正週期的第二週期訊號2nd CYC。控制單元160可以在預定時段中分別啟動工作周期校正訊號DCC_EN、第一週期訊號1st CYC以及第二週期訊號2nd CYC。當未選擇訊號N_SEL被啟動時，控制單元160可以停止工作周期校正訊號DCC_EN、第一週期訊號1st CYC以及第二週期訊號2nd CYC中的全部。當起始訊號START被啟動時，控制單元160可以進入工作周期校正時段。
作為參考，第一校正週期和第二校正週期可以被包括在工作周期校正時段中，但是彼此不重疊。控制單元160可以啟動第一週期訊號1st CYC和第二週期訊號2nd CYC，使得第一週期訊號1st CYC的啟動時段和第二週期訊號2nd CYC的啟動時段被包括在工作周期校正訊號DCC_EN的啟動時段中，但是第一週期訊號1st CYC的啟動時段和第二週期訊號2nd CYC的啟動時段彼此不重疊。
第二工作周期調整單元170可以具有與第一工作周期調整單元150相同的配置，並且透過執行與第一工作周期調整單元150相同的操作產生外部工作周期校正時脈EDCK。第二工作周期調整單元170可以透過根據由工作周期控制碼產生單元140產生的工作周期控制碼TC＜0:1＞調整源極時脈SCK的工作周期產生外部工作周期校正時脈EDCK。工作周期校正時脈DCK可以指示用於工作周期校正電路100中的工作周期校正操作的時脈訊號，並且外部工作周期校正時脈EDCK可以指示在工作周期校正電路100外部的由包括工作周期校正電路100的半導體裝置使用的時脈訊號。
圖2是示出圖1所示的延遲時脈產生單元120的電路圖。
參考圖2，延遲時脈產生單元120可以包括及閘AND1和多個反相器IN0至IN15。由延遲時脈產生單元120產生的延遲時脈的數量和包括在延遲時脈產生單元120中的反相器的數量可以根據設計確定。下文中，為了說明，將例示延遲時脈產生單元120產生8個延遲時脈DEL_CK0至DEL_CK7並且包括16個反相器的情況。
及閘AND1可以對工作周期校正訊號DCC_EN和目標時脈TCK執行交集運算。當工作周期校正訊號DCC_EN被啟動至高電平時，及閘AND1可以將目標時脈TCK輸出為輸出A，而當工作周期校正訊號DCC_EN被停止至低電平時，及閘AND1可以阻止目標時脈TCK並將輸出A停止至低電平。
多個反相器IN0至IN15可以透過延遲及閘AND1的輸出A產生多個延遲時脈DEL_CK0至DEL_CK7。多個延遲時脈DEL_CK0至DEL_CK7中的每個延遲時脈可以從偶數反相器的對應輸出（例如，從第二反相器IN1、第四反相器IN3、第六反相器IN5、第八反相器IN7、第十反相器IN9、第十二反相器IN11、第十四反相器IN13以及第十六反相器IN15的輸出）輸出。
圖3A和圖3B是描述圖2所示的延遲時脈產生單元120的操作的波形圖。
圖3A是示出在工作周期校正訊號DCC_EN被停止時（“L”）的輸出A和多個延遲時脈DEL_CK0至DEL_CK7的第一波形圖，而圖3B是示出在工作周期校正訊號DCC_EN被啟動時（“H”）的輸出A和多個延遲時脈DEL_CK0至DEL_CK7的第二波形圖。
參考圖3A的第一波形圖，當工作周期校正訊號ECC_EN被停止時，輸出A和多個延遲時脈DEL_CK0至DEL_CK7可以全部被停止。參考圖3B的第二波形圖，當工作周期校正訊號DCC_EN被啟動時，輸出A可以具有與目標時脈TCK相同的波形圖，並且多個延遲時脈DEL_CK0至DEL_CK7可以具有由被設置為從第一延遲時脈DEL_CK0到第八延遲時脈DEL_CK7增大的延遲值延遲的相位。
圖4是示出圖1所示的上行/下行訊號產生單元130的示例性配置的方塊圖。
參考圖4，上行/下行訊號產生單元130可以包括時脈選擇單元410和時脈組合單元420。
時脈選擇單元410可以從多個延遲時脈DEL_CK0至DEL_CK7中選擇具有與目標時脈TCK的第一部分（高電平部分）相對應的延遲值的延遲時脈，並且透過延遲目標時脈TCK產生延遲的目標時脈DEL_TCK。即，時脈選擇單元410可以從多個延遲時脈DEL_CK0至DEL_CK7中選擇由目標時脈TCK的高電平部分延遲的延遲時脈，並且輸出選中的延遲時脈SDEL_CK。此外，時脈選擇單元410可以透過將目標時脈TCK延遲執行從多個延遲時脈DEL_CK0至DEL_CK7中選擇一個延遲時脈的操作所需的時間產生延遲的目標時脈DEL_TCK。
時脈組合單元420可以根據由時脈選擇單元410選擇的延遲的目標時脈DEL_TCK和選中的延遲時脈SDEL_CK產生上行/下行訊號UP/DN。時脈組合單元420可以包括用於對延遲的目標時脈DEL_TCK與選中的延遲時脈SDEL_CK執行交集運算的及閘（未示出）。根據設計，時脈組合單元420可以包括能夠對選中的延遲時脈SDEL_CK和延遲的目標時脈DEL_TCK執行交集運算的各種電路中的一種。
圖5是示出圖4所示的時脈選擇單元410的示例性配置的方塊圖。
參考圖5，時脈選擇單元410可以包括多個觸發器FF0至FF7、多個選擇訊號產生器510_1至510_7、選擇器520、未選擇訊號產生器530以及時脈延遲540。
時脈選擇單元410可以偵側在多個延遲時脈DEL_CK0至DEL_CK7的預設邊緣（例如，上升邊緣）處的目標時脈TCK的邏輯值，並且從多個延遲時脈DEL_CK0至DEL_CK7中選擇具有與偵側邏輯值DET0至DET7的部分或全部的組合相對應的值的延遲時脈。
多個觸發器FF0至FF7可以偵側在對應的延遲時脈DEL_CK0至DEL_CK7的上升邊緣處的目標時脈TCK的邏輯值，並且輸出偵側邏輯值DET0至DET7。例如，當在延遲時脈DEL_CK0的上升邊緣處的目標時脈TCK的邏輯值處於高電平時，觸發器FF0可以將高電平的邏輯值鎖存並輸出為偵側邏輯值DET0。另一方面，當在延遲時脈DEL_CK0的上升邊緣處的目標時脈TCK的邏輯值處於低電平時，觸發器FF0可以將低電平的邏輯值鎖存並輸出為偵側邏輯值DET0。作為參考，多個觸發器FF0至FF7可以包括D觸發器。
選擇訊號產生器510_1至510_7可以透過將偵側邏輯值DET0至DET7中的兩個或更多個邏輯值組合產生選擇訊號SEL1至SEL7。選擇訊號產生器510_1可以將偵側邏輯值DET0和DET1組合，並且在偵側邏輯值DET0為高電平而偵側邏輯值DET1為低電平的情況下啟動選擇訊號SEL1，或者在其他情況下停止選擇訊號SEL1。選擇訊號產生器510_2可以將偵側邏輯值DET0、DET1和DET2組合，並且在偵側邏輯值DET0為高電平、偵側邏輯值DET1為高電平而偵側邏輯值DET2為低電平的情況下啟動選擇訊號SEL2，或者在其他情況下停止選擇訊號SEL2。選擇訊號產生器510_k可以將偵側邏輯值DETk-2、DETk-1和DETk組合，並且在偵側邏輯值DETk-2為高電平、偵側邏輯值DETk-1為高電平而偵側邏輯值DETk為低電平的情況下啟動選擇訊號SELk，或者在其他情況下停止選擇訊號SELk，其中k是1與7之間的整數。
選擇器520可以回應於選擇訊號SEL1至SEL7而從多個延遲時脈DEL_CK1至DEL_CK7中選擇延遲時脈，並且輸出選中的延遲時脈SDEL_CK。當選擇訊號SEL1被啟動時，選擇器520可以選擇延遲時脈DEL_CK1以輸出選中的延遲時脈SDEL_CK；當選擇訊號SEL2被啟動時，選擇器520可以選擇延遲時脈DEL_CK2以輸出選中的延遲時脈SDEL_CK；當選擇訊號SEL3被啟動時，選擇器520可以選擇延遲時脈DEL_CK3以輸出選中的延遲時脈SDEL_CK；當選擇訊號SEL4被啟動時，選擇器520可以選擇延遲時脈DEL_CK4以輸出選中的延遲時脈SDEL_CK；當選擇訊號SEL5被啟動時，選擇器520可以選擇延遲時脈DEL_CK5以輸出選中的延遲時脈SDEL_CK；當選擇訊號SEL6被啟動時，選擇器520可以選擇延遲時脈DEL_CK6以輸出選中的延遲時脈SDEL_CK；以及當選擇訊號SEL7被啟動時，選擇器520可以選擇延遲時脈DEL_CK7以輸出選中的延遲時脈SDEL_CK。
未選擇訊號產生器530可以產生未選擇訊號N_SEL。當選擇訊號SEL1至SEL7之中的一個或更多個選擇訊號被啟動時，未選擇訊號產生器530可以停止未選擇訊號N_SEL，並且當所有選擇訊號SEL1至SEL7被停止時，未選擇訊號產生器530可以啟動未選擇訊號N_SEL。
時脈延遲540可以接收目標時脈TCK，並且透過將目標時脈TCK延遲執行由時脈選擇單元410從多個延遲時脈DEL_CK0至DEL_CK7中選擇一個延遲時脈的操作所需的時間產生延遲的目標時脈DEL_TCK。
圖6A至圖6C是描述圖5中所示的時脈選擇單元410的操作的波形圖。
圖6A至圖6C繪示根據目標時脈TCK的偵側邏輯值DET0至DET7，從多個延遲時脈DEL_CK1至DEL_CK7中選擇一個延遲時脈的方法，該偵側邏輯值DET0至DET7在各個延遲時脈DEL_CK0到DEL_CK7的上升邊緣R0至R7處被偵側。
圖6A表示延遲時脈DEL_CK3被選中的第一示例。
參考圖6A，在各個延遲時脈DEL_CK0至DEL_CK3的上升邊緣R0至R3處偵側的目標時脈TCK的偵側邏輯值DET0至DET3分別為1、1、1和0。由於針對DET1和DET2中的每個的偵側邏輯值為高電平，而針對DET3的偵側邏輯值為低電平，所以選擇訊號SEL3可以被啟動。
圖6B表示延遲時脈DEL_CK5被選中的第二示例。
參考圖6B，在各個延遲時脈DEL_CK0至DEL_CK5的上升邊緣R0至R5處偵側的目標時脈TCK的偵側邏輯值DET0至DET5分別為1、1、1、1、1和0。由於偵側邏輯值DET3為高電平，偵側邏輯值DET4為高電平，而偵側邏輯值DET5為低電平，所以選擇訊號SEL5可以被啟動。
圖6C表示沒有在多個延遲時脈DEL_CK0至DEL_CK7之中選擇延遲時脈的第三示例。
參考圖6C，在各個延遲時脈DEL_CK0至DEL_CK7的上升邊緣R0至R7處偵側的目標時脈TCK的偵側邏輯值DET0至DET7分別為1、1、1、1、1、1、1和1。在這種情況下，由於偵側邏輯值不滿足用於啟動選擇訊號的條件，因此所有的選擇訊號可以被停止，而未選擇訊號N_SEL可以被啟動。
如圖6A至圖6C所示，目標時脈TCK的下降邊緣存在於偵側邏輯值DET0至DET7從1變為0的上升邊緣之間。因此，具有在其處偵側邏輯值DET0至DET7從1變為0的上升邊緣的延遲時脈的延遲值可以與目標時脈TCK的高電平部分相對應。
圖7A和圖7B是描述圖4所示的時脈組合單元420的操作的波形圖。
參考圖7A和圖7B，時脈組合單元420可以透過對選中的延遲時脈SDEL_CK和延遲的目標時脈DET_TCK執行交集運算產生上行/下行訊號UP/DN。
圖7A示出當目標時脈TCK的第一部分（例如，高電平部分）比第二部分（例如，低電平部分）短時選中的延遲時脈SDEL_CK、延遲的目標時脈DEL_TCK以及上行/下行訊號UP/DN。選中的延遲時脈SDEL_CK和延遲的目標時脈DEL_TCK可以具有與目標時脈TCK不同的相位，但是選中的延遲時脈SDEL_CK的第一部分和第二部分以及延遲的目標時脈DEL_TCK的第一部分和第二部分可以具有與目標時脈TCK的第一部分和第二部分相同的長度。因此，由於選中的延遲時脈SDEL_CK的第一部分的長度比延遲的目標時脈DEL_TCK的第二部分的長度短，所以上行/下行訊號UP/DN可以透過對選中的延遲時脈SDEL_CK和延遲的目標時脈DEL_TCK的交集運算維持低電平。
圖7B示出當目標時脈TCK的第一部分（例如，高電平部分）比第二部分（例如，低電平部分）長時選中的延遲時脈SDEL_CK、延遲的目標時脈DEL_TCK以及上行/下行訊號UP/DN。選中的延遲時脈SDEL_CK和延遲的目標時脈DEL_TCK可以具有與目標時脈TCK不同的相位，但是選中的延遲時脈SDEL_CK的第一部分和第二部分以及延遲的目標時脈DEL_TCK的第一部分和第二部分可以具有與目標時脈TCK的第一部分和第二部分相同的長度。因此，由於選中的延遲時脈SDEL_CK的第一部分的長度比延遲的目標時脈DEL_TCK的第二部分的長度長，所以上行/下行訊號UP/DN可以透過對選中的延遲時脈SDEL_CK和延遲的目標時脈DEL_TCK的交集運算，在延遲的目標時脈DEL_TCK的第一部分和選中的延遲時脈SDEL_CK的第一部分彼此重疊的時段期間變成高電平。
圖8是示出圖1所示的工作周期控制碼產生單元140的示例性配置的方塊圖。
參考圖8，工作周期控制碼產生單元140可以包括第一位元儲存單元810和第二位元儲存單元820。
第一位元儲存單元810可以在第一週期訊號1st CYC被啟動時儲存上行/下行訊號UP/DN，並且輸出第一位元TC＜0＞。第二位元儲存單元820可以在第二週期訊號2nd CYC被啟動時儲存上行/下行訊號UP/DN，並且輸出第二位元TC＜1＞。
圖9是示出圖1所示的第一工作周期調整單元150的電路圖。
參考圖9，第一工作周期調整單元150可以包括多個電晶體N0至N2和P0至P2。
電晶體N0和P0可以回應於源極時脈SCK驅動輸出節點OUT。工作周期校正時脈DCK可以從輸出節點OUT產生。當源極時脈SCK處於低電平時，電晶體P0可以上拉驅動輸出節點OUT，而當源極時脈SCK處於高電平時，電晶體N0可以下拉驅動輸出節點OUT。
電晶體N1和P1可以回應於工作周期控制碼TC＜0:1＞的第一位元TC＜0＞分別上拉驅動或下拉驅動輸出節點OUT。當第一位元TC＜0＞處於低電平時，電晶體N1可以被關斷，而電晶體P1可以被導通以上拉驅動輸出節點OUT。當第一位元TC＜0＞處於高電平時，電晶體P1可以被關斷，而電晶體N1可以被導通以下拉驅動輸出節點OUT。
電晶體N2和P2可以回應於工作周期控制碼TC＜0:1＞的第二位元TC＜1＞分別上拉驅動或下拉驅動輸出節點OUT。當第二位元TC＜1＞處於低電平時，電晶體N2可以被關斷，而電晶體P2可以被導通以上拉驅動輸出節點OUT。當第二位元TC＜1＞處於高電平時，電晶體P2可以被關斷，而電晶體N2可以被導通以下拉驅動輸出節點OUT。
電晶體N0至N2和P0至P2可具有不同的驅動能力。此時，NMOS電晶體N0可以具有最大的驅動能力，NMOS電晶體N2可以具有最小的驅動能力，而NMOS電晶體N1可以具有在NMOS電晶體N0的驅動能力與NMOS電晶體N2的驅動能力之間的驅動能力。此外，PMOS電晶體P0可以具有最大的驅動能力，PMOS電晶體P2可以具有最小的驅動能力，而PMOS電晶體P1可以具有在PMOS電晶體的驅動能力P0與PMOS電晶體P2的驅動能力之間的驅動能力。作為參考， 參考標號 “VDD” 可以表示電源電壓。
第二工作周期調整單元170可以具有與第一工作周期調整單元150相同的配置，並且以與第一工作周期調整單元150相同的方式操作。
圖10是示出圖1的控制單元160的方塊圖。
參考圖10，控制單元160可以包括計數器1010、工作周期校正訊號產生器1020、第一週期訊號產生器1030以及第二週期訊號產生器1040。
計數器1010可以在起始訊號START被啟動時對源極時脈SCK進行計數，並且使用計數結果產生計數資訊CT。計數資訊CT可以包括具有與對源極時脈SCK的計數結果相對應的二進位值的多位元訊號。當未選擇訊號N_SEL被啟動時，計數器1010可以重置計數資訊CT。
當計數資訊CT具有起始值時，工作周期校正訊號產生器1020可以啟動工作周期校正訊號DCC_EN，而當計數資訊CT具有終止值時，工作周期校正訊號產生器1020可以停止工作周期校正訊號DCC_EN。
當計數資訊CT具有第一起始值時，第一週期訊號產生器1030可以啟動第一週期訊號1st CYC，而當計數資訊CT具有第一終止值時，第一週期訊號產生器1030可以停止第一週期訊號1st CYC。
當計數資訊CT具有第二起始值時，第二週期訊號產生器1040可以啟動第二週期訊號2nd CYC，而當計數資訊CT具有第二終止值時，第二週期訊號產生器1040可以停止第二週期訊號2nd CYC。
當源極時脈SCK每被計數一次而計數資訊CT的值增大1時，起始值、終止值、第一起始值、第一終止值、第二起始值以及第二終止值可以具有這樣的關係（起始值 ≤ 第一起始值 ＜ 第一終止值 ≤ 第二起始值 ＜ 第二終止值 ≤ 終止值）。因此，第一週期訊號1st CYC的啟動時段和第二週期訊號2nd CYC的啟動時段可以被包括在工作周期校正訊號DCC_EN的啟動時段內，並且第一週期訊號1st CYC的啟動時段和第二週期訊號2nd CYC的啟動時段可以被設置為彼此不重疊。在滿足上述條件的同時，起始值、終止值、第一起始值、第一終止值、第二起始值以及第二終止值可以根據設計而不同。
圖11是描述圖10所示的控制單元160的操作的波形圖。
圖11示出了工作周期校正訊號DCC_EN在源極時脈SCK的11個週期期間被啟動且第一週期訊號1st CYC和第二週期訊號2nd CYC中的每個週期訊號在源極時脈SCK的五個週期期間被啟動的情況。在圖11的示例中，起始值可以被設置為0，終止值可以被設置為11，第一起始值可以被設置為0，第一終止值可以被設置為5，第二起始值可以被設置為5以及第二終止值可以被設置為10。
計數資訊CT可以具有與圖11所示的十進位數字相對應的二進位值。例如，當計數資訊CT為包含四位元的多位元訊號時，計數資訊CT可以具有分別被表示為十進位數字0至15的二進位值0000至1111。
當起始訊號START被啟動時，可以輸出計數資訊CT，並且因為計數資訊CT的初始值為0，所以工作周期校正訊號DCC_EN和第一週期訊號1st CYC可以被啟動。當計數資訊CT的值在執行五次計數操作之後變為5時，第一週期訊號1st CYC可以被停止，而第二週期訊號2nd CYC可以被啟動。接著，當計數資訊CT的值在執行五次計數操作之後變為10時，第二週期訊號2nd CYC可以被停止。最後，當計數資訊的值在執行一次計數操作之後變為11時，工作周期校正訊號DCC_EN可以被停止。
圖11示出了未選擇訊號N_SEL未被啟動的情況。然而，當由於在第一週期訊號1st CYC被啟動的同時沒有選擇延遲時脈而使未選擇訊號N_SEL被啟動時，計數資訊CT可以被重置，並且工作周期校正訊號DCC_EN、第一週期訊號1stCYC以及第二週期訊號2ndCYC可以全部被停止。
圖1所示的工作周期校正電路100可以僅在預定時段期間執行工作周期校正操作，使用透過目標時脈產生的時脈訊號直接偵側高電平部分或低電平部分的長度，以及產生用於工作周期校正的訊號。因此，工作周期校正電路可以透過相對簡單的配置執行工作周期校正，並且最小化工作周期校正所需的功耗。
圖12是描述根據本發明的實施例的工作周期校正方法的流程圖。
參考圖12，工作周期校正方法可以包括時脈選擇步驟S1210、延遲時脈產生步驟S1220、上行/下行訊號產生步驟S1230、工作周期控制碼產生步驟S1240以及工作周期校正時脈產生步驟S1250。
工作周期校正操作可以從選擇源極時脈SCK和工作周期校正時脈DCK中的一個以及輸出目標時脈TCK的時脈選擇步驟S1210開始。此時，可以在第一校正週期中選擇源極時脈SCK作為目標時脈TCK，並且可以在隨後的校正週期中選擇工作周期校正時脈DCK作為目標時脈TCK。
延遲時脈產生步驟S1220可以包括透過將目標時脈TCK延遲不同的延遲值產生多個延遲時脈DEL_CK0至DEL_CK7。
上行/下行訊號產生步驟S1230可以包括：根據目標時脈TCK的第二部分的長度以及多個延遲時脈DEL_CK0至DEL_CK7之中具有與目標時脈TCK的第一部分相對應的延遲值的延遲時脈的第一部分的長度，產生上行/下行訊號UP/DN。
在上行/下行訊號產生步驟S1230中，當目標時脈TCK的第二部分的長度比具有與目標時脈TCK的第一部分相對應的延遲值的延遲時脈的第一部分的長度短時，可以產生用以減小工作周期校正時脈DCK的第一部分的長度的上行/下行訊號UP/DN。此外，當目標時脈TCK的第二部分的長度比具有與目標時脈TCK的第一部分相對應的延遲值的延遲時脈的第一部分的長度長時，可以產生用以增大工作周期校正時脈DCK的第一部分的長度的上行/下行訊號UP/DN。
上行/下行訊號產生步驟S1230可以包括：從多個延遲時脈DEL_CK0至DEL_CK7中選擇具有與目標時脈TCK的第一部分相對應的延遲值的延遲時脈的延遲時脈選擇步驟S1231，以及根據選中的延遲時脈SDEL_CK和延遲的目標時脈DEL_TCK產生上行/下行訊號UP/DN的訊號產生步驟S1232。上行/下行訊號UP/DN可以透過對延遲的目標時脈DEL_TCK和選中的延遲時脈SDEL_CK執行交集運算產生。
延遲時脈選擇步驟S1231可以包括偵側在多個延遲時脈DEL_CK0至DEL_CK7的預設邊緣處的目標時脈TCK的邏輯值的邏輯值偵側步驟S1231a，以及根據透過將目標時脈TCK的偵側邏輯值DET0至DET7的全部或部分組合而獲得的結果，從多個延遲時脈DEL_CK0至DEL_CK7中選擇一個延遲時脈的選擇步驟S1231b。
當在選擇步驟S1231b中選擇延遲時脈時，工作周期校正方法可以進行到訊號產生步驟S1232，以產生上行/下行訊號UP/DN。當在選擇步驟S1231b中沒有選擇延遲時脈時，工作周期校正操作可以結束，並且多個延遲時脈DEL_CK0至DEL_CK7可以被停止。
在訊號產生步驟S1232中，當需要增大工作周期校正時脈DCK的高電平部分時，上行/下行訊號UP/DN可以維持低電平，而當需要減小工作周期校正時脈DCK的高電平部分時，上行/下行訊號UP/DN可以變為高電平。在訊號產生步驟S1232中，當延遲的目標時脈DEL_TCK的低電平部分比選中的延遲時脈SDEL_CK的高電平部分長時，上行/下行訊號UP/DN可以維持低電平，而當選中的延遲時脈SDEL_CK的高電平部分比延遲的目標時脈DEL_TCK的低電平部分長時，上行/下行訊號UP/DN可以變為高電平。
工作周期控制碼產生步驟S1240可以包括：回應於在第一校正週期中的上行/下行訊號UP/DN確定並儲存第一位元TC＜0＞的值，並且回應於在第二校正週期中的上行/下行訊號UP/DN確定並儲存第二位元TC＜1＞的值。即，包含在工作周期控制碼TC＜0:1＞中的多個位元的值可以回應於在不同校正週期中的上行/下行訊號UP/DN設置。
工作周期校正時脈產生步驟S1250可以包括：透過回應於工作周期控制碼TC＜0:1＞調整源極時脈SCK的工作周期，產生工作周期校正時脈DCK。
工作周期校正時段和校正週期可以根據透過對源極時脈SCK進行計數而獲得的結果設置。當校正週期結束時，控制單元可以判斷所有的校正週期是否結束。當所有的校正週期結束時（在步驟S1260為「是」），工作周期校正時段可以結束。當並非所有的校正週期都結束時（步驟S1260為「否」），可以從時脈選擇步驟S1210開始下一校正週期。
根據本實施例，工作周期校正電路和方法可以透過僅在預設時段期間執行工作周期校正操作減少工作周期校正時間和功耗。此外，目標時脈和延遲時脈可以被用於簡單地配置工作周期校正電路。
雖然為了說明目的已經描述了各種實施例，但是對於本領域技術人員而言明顯的是，在不脫離如所附申請專利範圍所限定的本發明的精神和範圍的情況下，可以進行各種改變和修改。
100‧‧‧工作周期校正電路110‧‧‧目標時脈選擇單元120‧‧‧延遲時脈產生單元130‧‧‧上行/下行訊號產生單元140‧‧‧工作周期控制碼產生單元150‧‧‧第一工作周期調整單元160‧‧‧控制單元170‧‧‧第二工作周期調整單元410‧‧‧時脈選擇單元420‧‧‧時脈組合單元510_1~510_7‧‧‧選擇訊號產生器520‧‧‧選擇器530‧‧‧未選擇訊號產生器540‧‧‧時脈延遲810‧‧‧第一位元儲存單元820‧‧‧第二位元儲存單元1010‧‧‧計數器1020‧‧‧工作周期校正訊號產生器1030‧‧‧第一週期訊號產生器1040‧‧‧第二週期訊號產生器1stCYC‧‧‧第一週期訊號2ndCYC‧‧‧第二週期訊號A‧‧‧輸出AND1‧‧‧及閘CT‧‧‧計數資訊DCC_EN‧‧‧工作周期校正訊號DCK‧‧‧工作周期校正時脈DEL_CK0~DEL_CKn‧‧‧延遲時脈DET0~DET7‧‧‧邏輯值DETk-2、DETk-1、DETk‧‧‧邏輯值DET_TCK‧‧‧延遲的目標時脈EDCK‧‧‧外部工作周期校正時脈FF0~FF7‧‧‧觸發器IN0~IN15‧‧‧反相器N0~N2‧‧‧電晶體N_SEL‧‧‧未選擇訊號OUT‧‧‧輸出節點P0~P2‧‧‧電晶體R0~R7‧‧‧上升邊緣SCK‧‧‧源極時脈SDEL_CK‧‧‧選中的延遲時脈SEL1~SEL7‧‧‧選擇訊號SELk‧‧‧選擇訊號START‧‧‧起始訊號TC＜0＞~TC＜m＞‧‧‧位元TC＜0:m＞‧‧‧工作周期控制碼TCK‧‧‧目標時脈UP/DN‧‧‧上行/下行訊號VDD‧‧‧電源電壓S1210‧‧‧時脈選擇步驟S1220‧‧‧延遲時脈產生步驟S1230‧‧‧上行/下行訊號產生步驟S1231‧‧‧延遲時脈選擇步驟S1231a‧‧‧邏輯值偵側步驟S1231b‧‧‧選擇步驟S1232‧‧‧訊號產生步驟S1240‧‧‧工作周期控制碼產生步驟S1250‧‧‧工作周期校正時脈產生步驟S1260‧‧‧步驟“L”‧‧‧停止“H”‧‧‧啟動
［圖1］是示出根據本發明的實施例的工作周期校正電路的方塊圖。 ［圖2］是示出［圖1］所示的延遲時脈產生單元的示例性配置的電路圖。 ［圖3A］和［圖3B］是描述［圖2］所示的延遲時脈產生單元的操作的波形圖。 ［圖4］是示出［圖1］所示的上行/下行訊號產生單元的示例性配置的方塊圖。 ［圖5］是示出［圖4］所示的時脈選擇單元的示例性配置的方塊圖。 ［圖6A］至［圖6C］是描述［圖5］所示的時脈選擇單元的操作的波形圖。 ［圖7A］和［圖7B］是描述［圖4］所示的時脈組合單元的操作的波形圖。 ［圖8］是示出［圖1］所示的工作周期控制碼產生單元的示例性配置的方塊圖。 ［圖9］是示出［圖1］所示的第一工作周期調整單元的電路圖。 ［圖10］是示出［圖1］所示的控制單元的示例性配置的方塊圖。 ［圖11］是描述［圖10］所示的控制單元的操作的波形圖。 ［圖12］是根據本發明的實施例的工作周期校正方法的流程圖。
100‧‧‧工作周期校正電路
110‧‧‧目標時脈選擇單元
120‧‧‧延遲時脈產生單元
130‧‧‧上行/下行訊號產生單元
140‧‧‧工作周期控制碼產生單元
150‧‧‧第一工作周期調整單元
160‧‧‧控制單元
170‧‧‧第二工作周期調整單元
1stCYC‧‧‧第一週期訊號
2ndCYC‧‧‧第二週期訊號
DCC_EN‧‧‧工作周期校正訊號
DCK‧‧‧工作周期校正時脈
DEL_CK0~DEL_CKn‧‧‧延遲時脈
EDCK‧‧‧外部工作周期校正時脈
N_SEL‧‧‧未選擇訊號
SCK‧‧‧源極時脈
START‧‧‧起始訊號
TC<0：m>‧‧‧工作周期控制碼
TCK‧‧‧目標時脈
UP/DN‧‧‧上行/下行訊號

Claims (20)

  1. 一種工作周期校正電路，包括： 延遲時脈產生單元，其適用於透過將目標時脈延遲不同的延遲值產生多個延遲時脈； 上行/下行訊號產生單元，其適用於從多個延遲時脈中選擇具有與目標時脈的第一部分相對應的延遲值的延遲時脈，並且根據目標時脈的第二部分的長度和選中的延遲時脈的第一部分的長度產生上行/下行訊號； 工作周期控制碼產生單元，其適用於回應於上行/下行訊號產生工作周期控制碼； 工作周期調整單元，其適用於透過根據工作周期控制碼而調整源極時脈的工作周期產生工作周期校正時脈；以及 控制單元，其適用於在工作周期校正時段期間致能延遲時脈產生單元，以及在除了工作周期校正時段之外的時段期間使延遲時脈產生單元失能。
  2. 如請求項1所述的工作周期校正電路，其中，工作周期校正時段包括兩個或更多個校正週期。
  3. 如請求項2所述的工作周期校正電路，還包括： 目標時脈選擇單元，其適用於在校正週期之中的第一校正週期中選擇源極時脈作為目標時脈，而在第一校正週期之後的任何剩餘校正週期中選擇工作周期校正時脈作為目標時脈。
  4. 如請求項2所述的工作周期校正電路，其中，當目標時脈的第二部分的長度比選中的延遲時脈的第一部分的長度短時，上行/下行訊號產生單元產生上行/下行訊號以減小工作周期校正時脈的第一部分的長度，而當目標時脈的第二部分的長度比選中的延遲時脈的第一部分的長度長時，上行/下行訊號產生單元產生上行/下行訊號以增大工作周期校正時脈的第一部分的長度。
  5. 如請求項2所述的工作周期校正電路，其中，工作周期控制碼產生單元回應於在校正週期之中的不同校正週期中產生的上行/下行訊號分別確定包括在工作周期控制碼中的多個位元的值。
  6. 如請求項5所述的工作周期校正電路，其中，工作周期控制碼產生單元包括： 多個儲存單元，每個儲存單元適用於將在校正週期之中的對應校正週期中產生的上行/下行訊號儲存為多個位元之中的對應位元。
  7. 如請求項1所述的工作周期校正電路，其中，工作周期調整單元透過使用根據工作周期控制碼確定的上拉驅動能力和下拉驅動能力，執行上拉驅動和下拉驅動產生工作周期校正時脈。
  8. 如請求項2所述的工作周期校正電路，其中，上行/下行訊號產生單元包括： 時脈選擇單元，其適用於從多個延遲時脈中選擇具有與目標時脈的第一部分相對應的延遲值的延遲時脈，並且透過將目標時脈延遲產生延遲的目標時脈；以及 時脈組合單元，其適用於根據選中的延遲時脈和延遲的目標時脈產生上行/下行訊號。
  9. 如請求項8所述的工作周期校正電路，其中，時脈選擇單元偵側在多個延遲時脈的預設邊緣處的目標時脈的邏輯值，並且根據偵側的邏輯值的全部或部分的組合從多個延遲時脈中選擇延遲時脈。
  10. 如請求項8所述的工作周期校正電路，其中，時脈組合單元透過對延遲的目標時脈與選中的延遲時脈執行交集運算產生上行/下行訊號。
  11. 如請求項2所述的工作周期校正電路，其中，控制單元根據透過對源極時脈進行計數得到的結果設置工作周期校正時段和校正週期。
  12. 如請求項1所述的工作周期校正電路，其中，當上行/下行訊號產生單元沒有選擇多個延遲時脈之中的延遲時脈時，控制單元使工作周期調整單元失能。
  13. 一種工作周期校正方法，包括： 選擇源極時脈和工作周期校正時脈中的一個作為目標時脈； 透過將目標時脈延遲不同的延遲值產生多個延遲時脈； 從多個延遲時脈之中選擇具有與目標時脈的第一部分相對應的延遲值的延遲時脈； 根據目標時脈的第二部分的長度和選中的延遲時脈的第一部分的長度產生上行/下行訊號； 回應於上行/下行訊號產生工作周期控制碼；以及 透過根據工作周期控制碼而調整源極時脈的工作周期，產生工作周期校正時脈。
  14. 如請求項13所述的工作周期校正方法，還包括： 對源極時脈進行計數； 根據計數結果設置工作周期校正時段以及包括在工作周期校正時段中的兩個或更多個校正週期；以及 控制多個延遲時脈僅在工作周期校正時段被啟動。
  15. 如請求項14所述的工作周期校正方法，其中，選擇源極時脈和工作周期校正時脈中的一個作為目標時脈的步驟包括： 在校正週期之中的第一校正週期中選擇源極時脈作為目標時脈；以及 在其他校正週期中選擇工作周期校正時脈作為目標時脈。
  16. 如請求項14所述的工作周期校正方法，其中，產生上行/下行訊號的步驟包括： 當目標時脈的第二部分的長度比選中的延遲時脈的第一部分的長度短時，產生上行/下行訊號以減小工作周期校正時脈的第一部分的長度；以及 當目標時脈的第二部分的長度比選中的延遲時脈的第一部分的長度長時，產生上行/下行訊號以增大工作周期校正時脈的第一部分的長度。
  17. 如請求項14所述的工作周期校正方法，其中，產生工作周期控制碼的步驟包括： 回應於在校正週期之中的不同校正週期中產生的上行/下行訊號，分別確定包括在工作周期控制碼中的多個位元的值。
  18. 如請求項14所述的工作周期校正方法，其中，產生上行/下行訊號的步驟包括： 延遲目標時脈；以及 對選中的延遲時脈和延遲的目標時脈執行交集運算。
  19. 如請求項14所述的工作周期校正方法，其中，選擇延遲時脈的步驟包括： 偵側在多個延遲時脈的預設邊緣處目標時脈的邏輯值；以及 根據透過將目標時脈的偵側邏輯值的全部或部分組合而獲得的值，從多個延遲時脈中選擇延遲時脈。
  20. 如請求項19所述的工作周期校正方法，其中，選擇延遲時脈的步驟更包括： 當沒有選擇多個延遲時脈之中的延遲時脈時，停止多個延遲時脈。
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