JP7353741B2 - 半導体装置 - Google Patents
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Description
10 クロック生成回路
20a、20b、20c、20d (第1、第2、第3、第4)論理回路 30 PLL
40 モニタリング回路
100、102、104 クロック制御回路
110 リング発振器
110a、110b、110c、110d (第1、第2、第3、第4)リング発振器(RO)
112 基本発振周期調整部
114 第1発振周期調整部
116 第2発振周期調整部
118 イネーブル設定部
120、410 検出回路
121、411 第1論理ゲート
122、412 第2論理ゲート
124、414 第3論理ゲート
125、415 第4論理ゲート
130 キャリブレーション回路
140 クリティカルパスレプリカ(CPR)回路
142 クリティカルパスレプリカ回路部
142a、142b (第1、第2)クリティカルパスレプリカ(CPR)
142c クリティカルパスレプリカ(CPR)
144 テストパルスランチング(TPL)回路
146 タイミングエラー検出(TES)回路
148a 第1ラッチ部
148b 第2ラッチ部
150 ルックアップテーブル部(LUT)
400 モニター制御回路
420 カウンター
1142、1162 反転ゲート
1144、1164 マルチプレクサ
Claims (7)
- 動作回路内の第1論理回路に隣接した第1地点に配置された複数の反転ゲートからなる発振周期調整部を含み、第1発振信号を生成する第1リング発振器と、
前記動作回路内の第2論理回路に隣接して前記第1地点とは異なる第2地点に配置された複数の反転ゲートからなる発振周期調整部を含み、第2発振信号を生成する第2リング発振器と、
前記第1リング発振器及び前記第2リング発振器から出力された前記第1発振信号及び前記第2発振信号に対して、予め定められた論理演算を行って第1クロック信号を生成する検出回路と、
前記検出回路から前記第1クロック信号の提供を受け、前記第1リング発振器及び前記第2リング発振器のそれぞれに対する遅延調節(delay control)を行って前記動作回路を駆動するための第2クロック信号を生成するキャリブレーション回路と、
を備え、
前記第1リング発振器及び前記第2リング発振器のそれぞれは、それぞれに含まれる前記発振周期調整部の出力が前記検出回路に入力され、前記検出回路の出力が前記発振周期調整部の入力にフィードバックされるループによって構成され、
前記検出回路で生成された前記第1クロック信号は、前記第1リング発振器及び前記第2リング発振器のそれぞれに含まれる前記発振周期調整部にフィードバック入力され、
前記キャリブレーション回路で生成された前記第2クロック信号は、前記第1論理回路及び前記第2論理回路に出力され、
前記キャリブレーション回路は、
前記第1リング発振器及び前記第2リング発振器のいずれか一方をイネーブル(enable)するためのイネーブル信号を前記第1リング発振器及び前記第2リング発振器に提供し、
前記検出回路にリング発振器選択信号を提供して、前記検出回路から前記イネーブル信号によってイネーブルされた方のリング発振器の出力伝達を受け、
前記検出回路は、
第1論理ゲート、第2論理ゲート、第3論理ゲート、及び第4論理ゲートを含み、
前記第1論理ゲート及び前記第2論理ゲートは、前記第1発振信号及び前記第2発振信号に対して第1論理演算及び第2論理演算をそれぞれ行い、
前記第3論理ゲートは、前記第1論理ゲートの出力信号及び前記第4論理ゲートの出力信号に対して第3論理演算を行い、
前記第4論理ゲートは、前記第2論理ゲートの出力信号、前記リング発振器選択信号に対する反転信号、及び前記第3論理ゲートの出力信号に対して第4論理演算を行い、
前記第1論理演算は、AND論理演算であり、
前記第2論理演算は、OR論理演算であり、
前記第3論理演算は、OR論理演算であり、
前記第4論理演算は、AND論理演算であることを特徴とする半導体装置。 - 前記キャリブレーション回路は、前記第1リング発振器及び前記第2リング発振器のそれぞれに対して遅延調節を行うための遅延調節信号を前記第1リング発振器及び前記第2リング発振器に提供することを特徴とする請求項1に記載の半導体装置。
- 前記第1リング発振器及び前記第2リング発振器は、それぞれ第1遅延時間単位に発振周期(oscillation period)を調整するための第1発振周期調整部、及び前記第1遅延時間単位よりも小さい第2遅延時間単位に前記発振周期を調整するための第2発振周期調整部を含み、
前記遅延調節信号は、前記第1発振周期調整部及び前記第2発振周期調整部を制御することを特徴とする請求項2に記載の半導体装置。 - 前記検出回路から前記第1クロック信号の提供を受け、複数のクリティカルパスに対する前記第1クロック信号のタイミングエラー発生の有無を検査するためのクリティカルパスレプリカ回路(Critical Path Replica circuit)をさらに含むことを特徴とする請求項1に記載の半導体装置。
- 前記クリティカルパスレプリカ回路は、予め定められた第1条件を反映する第1クリティカルパスレプリカ(critical path replica)、及び予め定められた第2条件を反映する第2クリティカルパスレプリカを含むことを特徴とする請求項4に記載の半導体装置。
- 前記第1クロック信号は、前記第1発振信号を用いて前記第1論理回路に対する第1動作環境を反映し、前記第2発振信号を用いて前記第2論理回路に対する動作環境を反映することを特徴とする請求項1に記載の半導体装置。
- 前記キャリブレーション回路に電気的に接続されたルックアップテーブル部をさらに含み、
前記キャリブレーション回路は、前記ルックアップテーブル部から予め保存されたデータの提供を受け、前記データに基づいて前記第1リング発振器及び前記第2リング発振器のそれぞれに対して遅延調節を行うことを特徴とする請求項1に記載の半導体装置。
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