TWI762705B - 半導體裝置 - Google Patents

Abstract

具有製程、電壓及溫度（PVT）變化的半導體系統中的時脈產生及控制。一種半導體裝置可包括：至少第一環形振盪器及第二環形振盪器，各自設置於分別最靠近運算電路的第一邏輯電路及第二邏輯電路的位置處，且產生第一振盪訊號及第二振盪訊號。檢測電路被配置成對所述第一振盪訊號及所述第二振盪訊號執行預定邏輯運算以產生第一時脈訊號。校正電路被配置成自所述檢測電路接收所述第一時脈訊號並對所述第一環形振盪器及所述第二環形振盪器中的每一者執行延遲控制以產生用於操作所述運算電路的第二時脈訊號。

Description

半導體裝置

本揭露是有關於積體電路中的時脈產生及控制，特別是考量製程、電壓及溫度（process, voltage and temperature，PVT）變化。

例如積體電路（integrated circuit，IC）等半導體電路包括多個含有電晶體及其他電路元件的邏輯電路（或邏輯單元）。邏輯電路的效能及特性可依PVT變化而不同，其中此種變化可為全局（遍歷整個積體電路）變化及/或局部變化（位置特異性變化）。

在半導體電路中的全局變化可因改變生產製程參數、供應電壓及周圍環境溫度而發生。舉例而言，當供應至半導體邏輯電路的電壓處於規定範圍的高端時，半導體電路的運作頻率（例如，反映為處理速度）亦通常處於一範圍的高端。同樣地，當積體電路附近的周圍環境溫度增大時，運作頻率通常減小。半導體電路的效能及特性的變化受PVT變化的顯著影響。

局部變化是指依據半導體電路中的位置的變化，即使半導體電路是在統一的處理條件下製造而成。舉例而言，遍歷整個半導體電路的局部溫度可因在各種位置中存在或不存在產生熱量（經由「瞬間」電壓降）的電阻元件而變化。至邏輯電路的電壓供應的大小亦可依據在晶片內的位置而變化。因此，位於溫度與第二點不同的第一點處的第一邏輯電路可具有與位於所述第二點處具有相同設計的第二邏輯電路不同的操作頻率及不同的其他特性。同樣地，位於供應電壓靠近規定範圍的低端的點處的邏輯電路可較位於供應電壓較高的另一點處的邏輯電路運作更慢。

時脈訊號是操作半導體電路的邏輯電路所必需的振盪電子訊號。當時脈訊號的頻率處於某一範圍內時，邏輯電路可按照預期運作。然而，若在顯著的全局/局部PVT變化限制邏輯電路的效能而使時脈訊號頻率過高，則邏輯電路可表現出時序誤差。因此，為產生在預期的全局及局部變化範圍中具有適當時脈頻率的時脈訊號，存在一種為其中發生最大變化的情形（即，最壞情形）提供充分的時脈訊號邊限（margin）的方法。

然而，基於最壞情形設定時脈訊號邊限是一種對整個半導體電路應用統一標準的方案，且通常不會使半導體電路的效能及功耗最佳化。此外，最壞情形設定方案不會對運作環境中的變化做出靈活反應。

本發明概念的各態樣提供一種具有時脈產生及控制技術的半導體裝置及系統，所述半導體裝置及系統能夠藉由在減小對用於操作積體電路的時脈訊號而言所必要的邊限的同時克服對應於PVT的局部變化及全局變化而改善積體電路的效能並減小積體電路的功耗。

本發明概念的各態樣亦提供一種能夠考量對應於PVT的局部變化及全局變化而監測積體電路的效能的半導體裝置及系統。

根據本發明概念的一個態樣，一種半導體裝置可包括第一環形振盪器，所述第一環形振盪器設置於第一位置且被配置成產生第一振盪訊號。第二環形振盪器設置於第二位置且被配置成產生第二振盪訊號，其中所述第一位置較所述第二位置更靠近運算電路的第一邏輯電路，且所述第二位置較所述第一位置更靠近所述運算電路的第二邏輯電路。檢測電路可被配置成藉由對所述第一振盪訊號及所述第二振盪訊號執行預定邏輯運算而產生第一時脈訊號。校正電路可被配置成藉由自所述檢測電路接收所述第一時脈訊號並對所述第一環形振盪器及所述第二環形振盪器中的每一者執行延遲控制而產生用於操作所述運算電路的第二時脈訊號。

根據本發明概念的另一態樣，一種半導體裝置可包括相對於第一邏輯電路及第二邏輯電路以剛才提及的方式設置的上述第一環形振盪器及第二環形振盪器。檢測電路可被配置成基於第一振盪訊號及第二振盪訊號產生反映運算電路的局部變化的第一時脈訊號。校正電路被配置成自所述檢測電路接收第一時脈訊號並在所述第一時脈訊號中反映對應於生產製程參數、供應電壓及溫度（PVT）的全局變化，以產生用於操作運算電路的第二時脈訊號。

根據本發明概念的又一態樣，一種半導體裝置可包括相對於第一邏輯電路及第二邏輯電路以以上提及的方式設置的上述第一環形振盪器及第二環形振盪器。鎖相迴路（phase-locked loop，PLL）設置於運算電路中的第三位置且被配置成產生鎖相迴路時脈訊號。檢測電路被配置成對所述第一振盪訊號、所述第二振盪訊號及所述鎖相迴路時脈訊號執行預定邏輯運算，以產生用於操作所述運算電路的時脈訊號。

根據本發明概念的再一態樣，提供一種半導體系統，所述半導體系統包括：第一關鍵路徑複本，被配置成藉由反映與運算電路中的第一邏輯電路相關聯的第一狀況而產生第一振盪訊號；第二關鍵路徑複本，被配置成藉由反映與所述運算電路中的第二邏輯電路相關聯的第二狀況而產生第二振盪訊號；監測控制電路，被配置成產生用於選擇所述第一關鍵路徑複本的第一關鍵路徑複本選擇訊號，將所產生的所述第一關鍵路徑複本選擇訊號提供至所述第一關鍵路徑複本，產生用於選擇所述第二關鍵路徑複本的第二關鍵路徑複本選擇訊號，並將所產生的所述第二關鍵路徑複本選擇訊號提供至所述第二關鍵路徑複本；以及檢測電路，被配置成自所述監測控制電路接收所述第一關鍵路徑複本選擇訊號及所述第二關鍵路徑複本選擇訊號並對所述第一振盪訊號、所述第二振盪訊號、所述第一關鍵路徑複本選擇訊號及所述第二關鍵路徑複本選擇訊號執行預定邏輯運算，以產生用於監測所述運算電路的監測訊號。

在本發明概念的又一態樣中，一種控制積體電路中的時脈的方法可涉及分別利用N個環形振盪器產生N個振盪訊號，其中所述N個環形振盪器分別設置成最靠近積體電路的N個邏輯電路中的不同者。可產生具有最初與N個振盪訊號中的最慢振盪頻率匹配的頻率的時脈訊號。可因應於利用關鍵路徑複本電路的訊號定時測試調整時脈訊號的頻率。可使用具有經調整的頻率的時脈訊號來控制積體電路的N個邏輯電路。

應注意，本發明概念的態樣並非僅限於在此發明內容部分中的態樣。藉由以下說明，本發明概念的其他態樣將對熟習此項技術者而言顯而易見。

以下將參照圖1至圖12闡述根據本發明概念的一些示例性實施例的半導體裝置。

圖1是根據本發明概念的實施例的半導體系統1的示意圖。半導體系統1包括多個邏輯電路20a、20b、20c及20d以及時脈產生電路10。以下，半導體系統1可被互換地稱為運算電路1或積體電路（IC）1。

所述多個邏輯電路20a至20d可包括用於執行運算電路1所需的任意功能或任務的邏輯元件或邏輯單元。舉例而言，所述多個邏輯電路20a至20d可包括各自由多個電晶體且視情況由其他電路元件（例如，電容器、電阻器等）組成的邏輯裝置。

在本實施例中，所述多個邏輯電路20a至20d可設置於運算電路1中的不同位置處。將圖1視為運算電路1的平面圖，時脈產生電路10設置於中心區域中且邏輯電路20a至20d設置於中心區域外。舉例而言，邏輯電路20a及20c設置於位於運算電路1的左側的區域中，且邏輯電路20b及20d可設置於位於運算電路1的右側的區域中。在另一示例性佈局中，邏輯電路20a及20b可設置於定位於時脈產生電路10或運算電路1上方的區域中，且邏輯電路20c及20d可設置於定位於時脈產生電路10或運算電路1下方的區域中。在另一些其他佈局中，時脈產生電路不位於中心且/或更多或更少的邏輯電路20被定位成接近時脈產生電路10。

時脈產生電路10產生用於操作運算電路1的時脈訊號CLK。在所述實施例中，時脈產生電路10包括多個環形振盪器（ring oscillator，RO）110a、110b、110c及110d以及時脈控制電路100。

所述多個環形振盪器110a至110d產生振盪訊號並將所產生的振盪訊號提供至時脈控制電路100。舉例而言，所述多個環形振盪器110a至110d可包括奇數個反相閘且可藉由所述反相閘產生振蕩訊號。自輸出至輸入的回饋會產生振蕩。以下將參照圖3闡述環形振盪器110a至110d的一個示例性配置的詳細結構。

根據本發明概念，環形振盪器110a至110d可設置於運算電路1中的不同位置處，且各自鄰近不同的邏輯電路20。亦即，環形振盪器110a至110d中的每一者被設置成最靠近邏輯電路20a至20d中的不同者。如此一來，由每一環形振盪器輸出的訊號的振盪頻率便反映最靠近的（例如，相鄰的）邏輯電路的局部環境（依據PVT）。舉例而言，環形振盪器110a可設置於鄰近邏輯電路20a的點（即，位置）處，且環形振盪器110b可設置於鄰近邏輯電路20b的點處。此外，環形振盪器110c可設置於鄰近邏輯電路20c的點處，且環形振盪器110d可設置於鄰近邏輯電路20d的點處。舉例而言，若環形振盪器110a及110b具有相同的設計且具有以相同方式設定的內部延遲，則環形振盪器110a及110b在相同的周圍環境溫度及供應電壓下運作時（假定在所述環形振盪器之間具有極小製程差異）將以相同的頻率輸出振盪訊號。然而，若因邏輯電路20a較邏輯電路20b耗散更多功率而使得環形振盪器110a周圍的局部溫度高於環形振盪器110b周圍的局部溫度，則環形振盪器110a輸出的訊號頻率可低於環形振盪器110b輸出的訊號頻率。若環形振盪器（及邏輯電路）接收彼此不同的供應電壓，則可發生不同環形振盪器輸出頻率的類似效果。應注意，製程變化的影響通常可為較全局性的而非局部性的，且在環形振盪器110a至110d之間的訊號頻率輸出中可能不會導致很大差異。

時脈控制電路100自設置於不同位置處的所述多個環形振盪器110a至110d接收振盪訊號。此外，時脈控制電路100對振盪訊號執行預定邏輯運算（其實例將在以下進行闡述）以產生反映運算電路1的全局變化及局部變化的時脈訊號CLK。由時脈控制電路100產生的時脈訊號CLK可操作所述多個邏輯電路20a至20d。簡單闡釋，鑑於運算電路1的當前PVT狀態，可以針對最高處理速度而言為適當（例如，為避免邏輯電路中的時序誤差）及/或最佳的頻率來產生時脈訊號CLK。將參照圖2闡述示例性時脈控制電路100的操作。

圖2是根據本發明概念的實施例的示例性時脈產生電路10的示意圖。（時脈產生電路10亦為根據本發明概念的半導體裝置的實例。）時脈產生電路10至少包括上述環形振盪器110a及110b以及時脈控制電路100。為闡釋清晰起見，以下闡釋利用至少兩個環形振盪器110a及110b的操作（其中在圖2中，在環形振盪器110a與110b之間視情況包括例如環形振盪器110c及110d等額外的環形振盪器）。一般而言，時脈產生電路10包括至少兩個環形振盪器，但環形振盪器的數量可由設計者設定且可取決於運算電路1內設計者欲利用環形振盪器監測並反映的邏輯電路區域的數量。以下說明同樣適用於在時脈產生電路10內僅使用單個環形振盪器或使用至少三個環形振盪器。

如參照圖1所述，環形振盪器110a至110d設置於運算電路1中的不同點處。共同參照圖1及圖2，第一環形振盪器110a設置於鄰近運算電路1中的第一邏輯電路20a的第一點處，且被配置成產生第一振盪訊號RO_OUT1。第二環形振盪器110b設置於鄰近運算電路1中的第二邏輯電路20b且不同於所述第一點的第二點處，且被配置成產生第二振盪訊號RO_OUT2。

時脈控制電路100可包括檢測電路120、校正電路130以及關鍵路徑複本（critical path replica，CPR）電路140。

檢測電路120基於自第一環形振盪器110a輸出的第一振盪訊號RO_OUT1及自第二環形振盪器110b輸出的第二振盪訊號RO_OUT2而產生反映局部變化的第一時脈訊號CLK0。（若在圖2所示的時脈控制電路100內包括環形振盪器110c及110d，則環形振盪器110c及110d可輸出第三振盪訊號RO_OUT3及第四振盪訊號RO_OUT4至檢測電路120，檢測電路120繼而亦基於該些訊號產生第一時脈訊號CLK0。）舉例而言，檢測電路120可以與第一振盪訊號RO_OUT1及第二振盪訊號RO_OUT2中的最慢振盪頻率匹配的時脈頻率提供第一時脈訊號CLK0。舉例而言，假設靠近環形振盪器110a處的局部溫度為高使得鄰近環形振盪器110a的邏輯電路20a可以相對低的時脈頻率最好地運作以確保最小時序誤差。在此種情形中，環形振盪器110a的振盪頻率相對為低，從而反映邏輯電路20a的局部溫度（因環形振盪器110a固有地以與環形振盪器110a的運作溫度正相關的頻率輸出振盪訊號）。此後時脈控制電路100（經由以下闡釋的檢測電路120、校正電路130及關鍵路徑複本電路140）可以相對低的頻率提供輸出時脈訊號CLK，以確保邏輯電路20a的無錯誤運作。另一方面，若環形振盪器中任一環形振盪器皆未反映局部溫度為高，則時脈控制電路100可以相對高的時脈頻率輸出時脈訊號CLK，並藉此最佳化運算電路1的效能（例如，時脈速度愈高，處理速度愈快）。

此處，局部變化是指例如依據半導體電路中的位置的變化，即使半導體電路是在統一的製程條件下製造而成。（在統一的製程條件下，運算電路1的不同邏輯電路之間的製程變化可最小，且可能不會成為在邏輯電路之間效能變化過大的原因。）舉例而言，當半導體電路中的第一點處的溫度顯著不同於半導體電路中的第二點處的溫度時，位於第一點處的邏輯電路與位於第二點處的邏輯電路可具有不同的效能及特性。作為另一實例，位於半導體電路中瞬間發生電壓降的點處的邏輯電路可與位於另一點處的邏輯電路具有不同效能及特性。

檢測電路120可藉由對第一振盪訊號RO_OUT1及第二振盪訊號RO_OUT2執行預定邏輯運算而產生第一時脈訊號CLK0。舉例而言，在第一運作模式中，檢測電路120可追蹤第一振盪訊號RO_OUT1及第二振盪訊號RO_OUT2中的最慢振盪（或追蹤第一振盪訊號RO_OUT1及第二振盪訊號RO_OUT2中的最慢轉變）。舉例而言，在第二運作模式中，檢測電路120可以僅與第一振盪訊號RO_OUT1及第二振盪訊號RO_OUT2中的最慢者匹配的頻率輸出時脈訊號（抑或可輸出第一振盪訊號RO_OUT1及第二振盪訊號RO_OUT2中的僅一者的轉變）。

校正電路130自檢測電路120接收第一時脈訊號CLK0並自關鍵路徑複本電路140接收結果訊號RES。基於所述RES訊號，校正電路130在第一時脈訊號CLK0中反映與生產製程參數、供應電壓及溫度（PVT）對應的全局變化，以產生用於操作運算電路1的第二時脈訊號CLK。舉例而言，如稍後將參照圖7所闡釋，基於RES訊號，第二時脈訊號CLK的頻率可被降低至低於第一時脈訊號CLK0的初始頻率。若關鍵路徑複本電路140內的全局模擬測試指出關鍵路徑中的時序誤差，或是若時脈速度未被降低至低於第一時脈訊號CLK0的初始頻率，則可能產生時脈頻率降低。

此處，全局變化是指根據生產製程參數、供應電壓及溫度在半導體電路中發生的變化。舉例而言，當供應至半導體電路的電壓增大時，半導體電路的運作頻率亦通常增大。半導體電路的效能及特性的變化受PVT的顯著影響。

進一步詳細而言，藉由對第一環形振盪器110a及第二環形振盪器110b執行延遲控制，校正電路130可產生用於操作運算電路1的第二時脈訊號CLK。此處，延遲控制是指使反映局部變化的第一時脈訊號CLK0的延遲與運算電路1的環境匹配的任務。為此，校正電路130可向第一環形振盪器110a及第二環形振盪器110b提供延遲控制訊號DC。延遲控制訊號DC控制第一環形振盪器110a的內部延遲，並藉此控制振盪輸出訊號的頻率，延遲愈高，振盪頻率愈慢。

此外，校正電路130可向第一環形振盪器110a及第二環形振盪器110b提供賦能訊號EN來對第一環形振盪器110a及第二環形振盪器110b中的僅一者賦能。（圖2示出分別施加至環形振盪器110a及環形振盪器110b的不同賦能訊號EN1及EN2）。

此外，校正電路130可提供環形振盪器選擇訊號RO_SEL至檢測電路120並可自以第二運作模式運作的檢測電路120接收被賦能訊號EN賦能的環形振盪器的輸出。

關鍵路徑複本電路140自檢測電路120接收第一時脈訊號CLK0且在多個預定關鍵路徑中檢查第一時脈訊號CLK0是否產生時序誤差。

關鍵路徑複本電路140藉由多個預定關鍵路徑複本（CPR）而判斷第一時脈訊號CLK0是否具有時序誤差，且關鍵路徑複本（CPR）中的每一者對應於利用關鍵路徑的複本電路，所述關鍵路徑對應於運算電路1在其當前狀態中的PVT狀況。舉例而言，關鍵路徑複本可為運算電路1內的特定邏輯電路的複本，使得可藉由測試所述關鍵路徑複本而執行對所述邏輯電路的效能模擬。可假定關鍵路徑複本與運算電路1內的實際邏輯電路之間具有極小製程差異，乃因所述兩者是一起製作的（即使製程效果在不同晶片及不同批（lot）等之間有所變化）。關鍵路徑複本經歷與實際邏輯電路實質上相同的周圍環境全局溫度並以與實際邏輯電路實質上相同的電壓運作（所述兩者皆可隨時間及情況而變化）。因此，利用關鍵路徑複本的效能模擬可反映邏輯電路的全局PVT狀況。

根據自校正電路130接收的控制訊號（CTL），關鍵路徑複本電路140將測試脈衝施加至多個關鍵路徑複本，以判斷第一時脈訊號CLK0是否具有時序誤差（或因時脈速度過高而在關鍵路徑複本內導致時序誤差），且然後將判斷結果訊號TES_OUT遞送至校正電路130。

圖3是可用於本文中所述環形振盪器中的任一者的環形振盪器110的實例的示意圖。環形振蕩器110可包括預設振盪週期調整電路112、第一振盪週期調整電路114以及第二振盪週期調整電路116。藉由環形振盪器110，串聯連接的元件之間的延遲可因應於自外部施加的延遲控制（delay control，DC）訊號而進行調整。指示相對較長延遲的延遲控制訊號是用於產生RO輸出訊號RO_OUT的相對較低的振盪頻率。注意，環形振盪器110不同於利用自輸出埠返回至輸入的直接回饋以產生振盪的諸多傳統環形振盪器。

預設振盪週期調整電路112可包括多個反相閘123。預設振盪週期調整電路112藉由所述多個反相閘123自輸入訊號RO_IN產生振盪訊號，且然後將所產生的振盪訊號遞送至第一振盪週期調整電路114。

在本實施例中，環形振盪器110的輸入訊號RO_IN可為由檢測電路120產生的第一時脈訊號CLK0的回饋訊號。暫時返回參照圖2及圖3，在第一運作模式中，檢測電路120可對第一時脈訊號CLK0賦能，以藉由追蹤第一振盪訊號RO_OUT1及第二振盪訊號RO_OUT2中的最慢振盪頻率且然後將所產生的第一時脈訊號CLK0（具有與所追蹤的最慢振盪頻率實質上相等的時脈頻率）回饋至環形振盪器110a及110b而反映局部變化。

第一振盪週期調整電路114可包括多個反相閘1142及多工器（MUX）1144。第一振盪週期調整電路114可將自預設振盪週期調整電路112接收的振蕩訊號的振蕩週期調整至第一單位週期。亦即，第一振盪週期調整電路114可將自預設振盪週期調整電路112接收的振蕩訊號的延遲調整至第一單位週期。

為此，第一振盪週期調整電路114可自校正電路130接收延遲控制訊號DC。延遲控制訊號DC可經由多工器1144控制第一振盪週期調整電路114以將振盪週期調整至第一單位週期。

隨後，第一振盪週期調整電路114將振盪週期被調整至第一單位週期的振盪訊號遞送至第二振盪週期調整電路116。

第二振盪週期調整電路116可包括多個反相閘1162及多工器（MUX）1164。

第二振盪週期調整電路116可將自第一振盪週期調整電路114接收的振蕩訊號的振蕩週期調整至小於第一單位週期的第二單位週期。亦即，第二振盪週期調整電路116可將自第一振盪週期調整電路114接收的振蕩訊號的延遲調整至第二單位週期。

為此，第二振盪週期調整電路116可自校正電路130接收延遲控制訊號DC。延遲控制訊號DC可經由多工器1164控制第二振盪週期調整電路116以將振盪週期調整至第二單位週期。

隨後，第二振盪週期調整電路116將振盪週期被調整至第二單位週期的振盪訊號遞送至賦能設定電路118。

根據自校正電路130接收的賦能訊號EN，賦能設定電路118可對已穿過預設振盪週期調整電路112、第一振盪週期調整電路114及第二振盪週期調整電路116的振盪訊號的輸出進行賦能或去能。

隨後，可將由賦能設定電路118輸出的輸出訊號RO_OUT遞送至檢測電路120。

如上所述，環形振盪器110可被實作為能夠調整振盪週期的可調整的環形振盪器，藉此調整輸出振盪訊號RO_OUT的頻率。

如先前所述，根據本發明概念，可將所述多個環形振盪器110a至110d（參見圖1）設置於運算電路1的不同點處，以產生反映運算電路1的局部變化的時脈訊號。用於操作邏輯電路20a至20d的時脈訊號的週期可針對每一點而言為不同的。為將此考量在內，可將所述多個環形振盪器110a至110d實作為可調整的環形振盪器，以執行適用於每一點的延遲控制。然而，在圖1所示的實例中，將同一時脈訊號CLK施加至每一邏輯電路20a至20d，且因此所有的邏輯電路20a至20d可以同一時脈速度運作。如稍後將結合圖7所闡釋，作為模擬測試的結果，可能需要進一步減小時脈速度。在此種情形中，環形振盪器中被選擇的一者可藉由延遲控制訊號DC而進行延遲調整，以生成較慢的RO振盪輸出訊號，所述較慢的RO振盪輸出訊號然後可經由檢測電路120及校正電路130傳播以產生最終的較慢的輸出時脈訊號CLK。在其他實施例中，可產生具有不同時脈速度的多個時脈訊號，且可將所述多個時脈訊號中的每一者施加至邏輯電路20a至20d中的不同者。該些時脈訊號中的每一者可起源於由相應延遲控制訊號DC控制的環形振蕩器110a至110d中的不同者，從而以獨一無二的頻率振盪。

在本發明概念的一些實施例中，可利用與第二振盪週期調整電路116的所述多個反相閘1162相同類型的邏輯閘來實作環形振蕩器110的第一振盪週期調整電路114的所述多個反相閘1142。

舉例而言，環形振盪器110的第一振盪週期調整電路114的所述多個反相閘1142可利用第一類型的邏輯閘（例如，「反及」（NAND）邏輯閘123）進行實作（其中所示出的每一條輸入線被分為兩條線以提供具有同一邏輯位準的第一輸入及第二輸入，「反及」閘123藉此形成「反」（NOT）閘），且環形振盪器110的第二振盪週期調整電路116的所述多個反相閘1162可利用第二類型的邏輯閘（例如，反相器）進行實作。

可設想環形振盪器110的其他適當配置。能夠基於回饋訊號RO_IN提供輸出振盪訊號RO_OUT、具有可因應於輸入延遲控制訊號DC進行調整的振盪頻率、且被訊號EN賦能的任何配置皆可滿足要求。

在本發明概念的一些實施例中，所述多個環形振盪器110a至110d可利用相同類型的邏輯單元或不同類型的邏輯單元進行實作。

圖4是根據本發明概念的實施例的檢測電路120的一個實例的示意圖。檢測電路120可包括第一邏輯閘121、第二邏輯閘122、第三邏輯閘124及第四邏輯閘125。在所示出的配置中，檢測電路120具有用於處理異步輸入的「C元件」設計，所述「C元件」設計在兩個異步輸入滿足某一標準時保持前一輸出狀態。檢測電路120的所示C元件配置足以以與所述多個異步輸入訊號中的最慢振盪頻率匹配的頻率輸出第一時脈頻率訊號CLK0。

第一邏輯閘121可為用於對多個輸入訊號執行第一邏輯運算（例如，「及」（AND）邏輯運算）的多輸入「及」（AND）邏輯閘。第一邏輯閘121對第一振盪訊號RO_OUT1及第二振盪訊號RO_OUT2執行第一邏輯運算，並將結果訊號遞送至第三邏輯閘124。

第二邏輯閘122可為用於對多個輸入訊號執行第二邏輯運算（例如，「或」（OR）邏輯運算）的多輸入「或」（OR）邏輯閘。第二邏輯閘122對第一振盪訊號RO_OUT1及第二振盪訊號RO_OUT2執行第二邏輯運算，並將結果訊號遞送至第四邏輯閘125。

第三邏輯閘124可為用於對兩個輸入訊號執行第三邏輯運算（例如，「或」邏輯運算）的或邏輯閘。第三邏輯閘124對第一邏輯閘121的輸出訊號及第四邏輯閘125的輸出訊號執行第三邏輯運算，並遞送結果訊號作為第一時脈訊號CLK0。

第四邏輯閘125可為用於對多個輸入訊號執行第四邏輯運算（例如，「及」邏輯運算）的多輸入「及」邏輯閘。第四邏輯閘125對第二邏輯閘122的輸出訊號、環形振盪器選擇訊號RO_SEL的反相訊號及第三邏輯閘124的輸出訊號執行第四邏輯運算，並將結果訊號遞送至第三邏輯閘124。

此處，環形振盪器選擇訊號RO_SEL是指校正電路130向檢測電路120提供的訊號，以自檢測電路120接收被賦能訊號EN賦能的環形振盪器的輸出。

共同參照圖2及圖4，當選擇訊號RO_SEL是第一值（例如，「0」）時，檢測電路120可在第一運作模式中追蹤第一振盪訊號RO_OUT1及第二振盪訊號RO_OUT2中的最慢振盪頻率，且可輸出結果訊號作為第一時脈訊號CLK0（以與所述最慢振盪頻率匹配的時脈頻率）。

因此，第一時脈訊號CLK0可反映運算電路1的局部變化。更具體而言，第一時脈訊號CLK0可利用第一振盪訊號RO_OUT1反映第一邏輯電路20a的第一運作環境，且可利用第二振盪訊號RO_OUT2反映第二邏輯電路20b的運作環境。

當選擇訊號RO_SEL是第二值（例如，「1」）時，檢測電路120可在第二運作模式中僅傳播自被賦能訊號EN賦能的環形振盪器輸出的振盪訊號（即，第一振盪訊號RO_OUT1及第二振盪訊號RO_OUT2中的一者）。換言之，在第二運作模式中，第一時脈訊號CLK0可具有與由賦能訊號選擇的振盪訊號RO_OUT1或RO_OUT2的頻率匹配的時脈頻率。

具體而言，校正電路130可利用賦能訊號EN對第一環形振盪器110a賦能並對第二環形振盪器110b去能，反之亦可。此外，校正電路130可利用延遲控制訊號DC對被賦能的第一環形振盪器110a執行延遲控制。

以第二運作模式運作的檢測電路120可輸出被賦能且已執行延遲控制的第一環形振盪器110a的傳播訊號作為第一時脈訊號CLK0。

隨後，校正電路130可利用賦能訊號EN對第二環形振盪器110b賦能並對第一環形振盪器110a去能。此外，校正電路130可利用延遲控制訊號DC對被賦能的第二環形振盪器110b執行延遲控制。

以第二運作模式運作的檢測電路120可輸出被賦能且已執行延遲控制的第二環形振盪器110b的傳播訊號作為第一時脈訊號CLK0。

因此，第一時脈訊號CLK0可反映運算電路1的對應於PVT的全局變化。

在本發明概念的一些實施例中，藉由延遲控制，校正電路130可使反映局部變化的第一時脈訊號CLK0的延遲與運算電路1的環境匹配，且然後為第一時脈訊號CLK0另外設定邊限。

圖5是根據本發明概念的實施例的時脈產生電路的示意圖。在此實例中，時脈產生電路10’（其為根據本發明概念的實施例的半導體裝置）可藉由更包括查找表（look up table，LUT）150而與時脈產生電路10不同。

查找表150可被校正電路130存取以獲得資料。詳細而言，查找表150可預儲存關於對應於一或多個PVT狀況的延遲設定的資料。

校正電路130可自查找表150接收預儲存的資料，並可基於所接收的資料對第一環形振盪器110a及第二環形振盪器110b執行延遲控制。

在本實施例中，查找表150可於揮發性記憶體（包括動態隨機存取記憶體（dynamic random access memory，DRAM））中實作，抑或可於非揮發性記憶體（包括快閃記憶體）中實作。

圖6是根據本發明概念的實施例的示例性關鍵路徑複本電路140的示意圖。關鍵路徑複本（CPR）電路140可包括測試脈衝發射（test pulse launching，TPL）電路144、關鍵路徑複本電路單元142以及時序誤差統計（timing error statistics，TES）電路146。關鍵路徑複本電路140可更包括第一鎖存單元148a及第二鎖存單元148b，第一鎖存單元148a及第二鎖存單元148b根據經由檢測電路120接收的第一時脈訊號CLK0而控制測試脈衝的行進。

測試脈衝發射電路144產生用於檢查第一時脈訊號CLK0是否具有時序誤差的測試脈衝。舉例而言，若關鍵路徑複本電路140內的多個不同關鍵路徑複本中的一者未通過基於第一時脈訊號CLK0的當前時脈頻率的時序誤差測試，則可將第一時脈訊號CLK0視為具有時序誤差。

具體而言，測試脈衝發射電路144根據自校正電路130接收的控制訊號CTL而產生測試脈衝，且將所產生的測試脈衝遞送至第一鎖存單元148a。所述測試脈衝經由根據第一時脈訊號CLK0被同步的第一鎖存單元148a而被施加至關鍵路徑複本電路單元142。

關鍵路徑複本電路單元142包括多個關鍵路徑複本142a至142c。此處，關鍵路徑複本142a至142c中的每一者對應於利用關鍵路徑的複本電路，所述關鍵路徑對應於運算電路1在其當前狀態下的PVT狀況。

詳細而言，第一關鍵路徑複本142a可反映第一預定狀況，亦即第一PVT狀況。舉例而言，第一關鍵路徑複本142a可為「借入」自第一轉角提取的關鍵路徑的複本電路。此處，轉角可指製程轉角或積體電路1的某一區域。在後一種情形中，可藉由提供實質上複製在所述區域中存在的關鍵路徑電路的電路而「借入」關鍵路徑。

第二關鍵路徑複本142b可反映第二預定狀況，亦即第二PVT狀況。舉例而言，第二關鍵路徑複本142b可為借入自第二轉角及第三轉角提取的關鍵路徑的複本電路。

在本發明概念的一些實施例中，關鍵路徑複本142a至142c的數量可被最佳化至小於自所有轉角提取的關鍵路徑的數量。舉例而言，所述多個關鍵路徑複本142a至142c可僅包括自轉角提取的關鍵路徑中藉由另外過濾能夠滿足時序簽核條件（timing signoff condition）的路徑而獲得的結果。

關鍵路徑複本電路單元142將測試脈衝施加至所述多個關鍵路徑複本142a至142c，且然後經由根據第一時脈訊號CLK0被同步的第二鎖存單元148b將結果訊號遞送至時序誤差檢測電路146。

基於經由第二鎖存單元148b接收的結果訊號，時序誤差檢測電路146在運算電路1的若干關鍵路徑中判斷第一時脈訊號CLK0是否產生了時序誤差，且然後將判斷結果訊號TES_OUT遞送至校正電路130。

舉例而言，為判斷測試脈衝發射電路144的時序誤差，關鍵路徑複本電路140產生例如自「0」至「1」轉變的測試脈衝，檢查由時序誤差檢測電路146得到的值是否為「0」，並在所述值不為「0」時確定已發生時序誤差。替代時序誤差測試可使用脈衝的下降緣（falling edge）。

圖7是根據本發明概念的實施例，一種在半導體裝置中產生並控制時脈的方法的流程圖。所述方法可由時脈產生電路10執行，時脈產生電路10作為重設操作（S701）的一部分可輸出最初具有與第一振盪訊號RO_OUT1及第二振盪訊號RO_OUT2中的最慢振盪頻率匹配的頻率的第一時脈訊號CLK0。作為另一選擇，第一時脈訊號CLK0追蹤振盪訊號RO_OUT1及RO_OUT2中的最慢轉變。

隨後，校正電路130可利用賦能訊號EN選擇所述多個環形振盪器110a至110d中的一者（S703）。檢測電路120然後可藉由所選擇的環形振盪器產生第一時脈訊號CLK0（S705）。

接下來，校正電路130利用關鍵路徑複本電路140的關鍵路徑複本142a至142c判斷是否已發生了第一時脈訊號CLK0的時序誤差（S707）。

此外，當確定已發生了第一時脈訊號CLK0的時序誤差（S707中的Y）時，校正電路130利用延遲控制訊號DC控制所選擇的環形振盪器的延遲（S709），且然後再次執行步驟S705。在所示的實例中，在操作S709中增大延遲以藉此減小由所選擇的環形振蕩器鏈輸出的振盪訊號的頻率並減小第一時脈訊號CLK0的時脈頻率。然而，延遲控制可減小或增大由所選擇的環形振蕩器鏈輸出的振盪訊號的振盪頻率，以藉此相應地改變第一時脈訊號CLK0的時脈頻率。

當確定未發生第一時脈訊號的時序誤差（S707中的N）時，校正電路130判斷針對其他環形振盪器的所有延遲控制任務是否皆已被完成（S711）。

當所有的任務皆已被完成（S711中的Y）時，校正電路130藉由所述多個環形振盪器110a至110d產生第二（輸出）時脈訊號CLK。

當剩餘至少一個任務（S711中的N）時，校正電路130增大指數以選擇另一個環形振盪器並執行步驟S703。然後，校正電路130利用賦能訊號EN選擇所述多個環形振盪器110a至110d中的另一者並繼續進行接下來的步驟。

圖8是根據本發明概念的實施例的半導體系統（運算電路）2的示意圖。運算電路2包括多個邏輯電路20a至20d以及時脈產生電路10’’，時脈產生電路10’’藉由包括鎖相迴路（phase-locked loop，PLL）30而不用於圖1所示的時脈產生電路10。邏輯電路20a至20d以及時脈產生電路10’’的其他態樣可與參照圖1所述者相同或類似。因此，邏輯電路20a至20d可設置於運算電路2中的不同位置處，且所述多個環形振盪器110a至110d亦可設置於運算電路2中的不同對應位置處。

鎖相迴路30可將鎖相迴路時脈訊號PLL_CLK提供至時脈產生電路10’’的時脈控制電路102。時脈控制電路102亦可自所述多個環形振盪器110a至110d接收振盪訊號。

根據運算電路2的運作環境，時脈控制電路102可恰當地對自所述多個環形振盪器110a至110d接收的振盪訊號、以及對自鎖相迴路30接收的鎖相迴路時脈訊號PLL_CLK執行切換，以產生用於操作運算電路2的時脈訊號CLK。

以下將參照圖9A及圖9B詳細闡述時脈控制電路102的運作。

圖9A是根據本發明概念的實施例的示例性時脈產生電路10’’的示意圖。時脈產生電路10’’（其為根據本發明概念的半導體裝置的另一實例）包括至少兩個環形振盪器110a及110b、鎖相迴路30以及時脈控制電路102。為闡釋清晰起見，將在本實施例中論述兩個環形振盪器110a及110b，但在本實施例的其他變型中，可利用多於或少於兩個環形振盪器。時脈控制電路102藉由經修改的檢測電路120’並藉由省略關鍵路徑複本電路及校正電路而與上述時脈控制電路100不同。在圖9B中示出了檢測電路120’的示例性配置。

如參照圖8所述，所述多個環形振盪器110a至110d設置於運算電路2中的不同點處。共同參照圖8、圖9A及圖9B，第一環形振盪器110a設置於鄰近運算電路2中的第一邏輯電路20a的第一點處，且被配置成產生第一振盪訊號RO_OUT1。此外，第二環形振盪器110b設置於鄰近運算電路2中的第二邏輯電路20b且不同於所述第一點的第二點處，且被配置成產生第二振盪訊號RO_OUT2。因此，第一振盪訊號RO_OUT1反映第一邏輯電路20a的第一運作環境，且第二振盪訊號RO_OUT2反映第二邏輯電路20b的運作環境。

鎖相迴路30產生鎖相迴路時脈訊號PLL_CLK，鎖相迴路時脈訊號PLL_CLK為具有預定頻率的振盪訊號，與鎖相迴路30設置於運算電路2中的位置無關。

檢測電路120’可基於自第一環形振盪器110a輸出的第一振盪訊號RO_OUT1及自第二環形振盪器110b輸出的第二振盪訊號RO_OUT2而產生反映局部變化的時脈訊號CLK，且可在鎖相迴路時脈訊號PLL_CLK的基礎上產生與局部變化無關的時脈訊號CLK。

舉例而言，當在運算電路2被基於鎖相迴路時脈訊號PLL_CLK的時脈訊號操作的同時在第一邏輯電路20a中發生電壓降時，檢測電路120可基於自第一環形振盪器110a輸出的第一振盪訊號RO_OUT1產生時脈訊號CLK以將局部變化考量在內。亦即，電壓降導致最靠近第一環形振盪器110a的局部散熱，但在第二環形振盪器110b處的散熱並非如此之多。在第一環形振盪器110a處的較高的溫度導致第一振盪訊號RO_OUT1以較第二振盪訊號RO_OUT2及鎖相迴路時脈訊號PLL_CLK低的頻率振盪。

為此，檢測電路120’可追蹤第一振盪訊號RO_OUT1、第二振盪訊號RO_OUT2及鎖相迴路時脈訊號PLL_CLK中的最慢轉變或振盪。

在本實施例中，由檢測電路120’產生的時脈訊號CLK可被回饋至第一環形振盪器110a及第二環形振盪器110b。

在本發明概念的一些實施例中，檢測電路120可對第一振盪訊號RO_OUT1、第二振盪訊號RO_OUT2及鎖相迴路時脈訊號PLL_CLK執行預定的邏輯運算，以產生時脈訊號CLK。

舉例而言，如在圖9B中所示，檢測電路120’可包括第一邏輯閘121、第二邏輯閘122、第三邏輯閘124及第四邏輯閘125。正如早前所述的檢測電路120的情形，檢測電路120’被示出為具有用於處理異步輸入的C元件設計，所述C元件設計在兩個輸入滿足某一標準時保持前一輸出狀態。具體而言，檢測電路120’被配置成以與三個異步輸入訊號RO_OUT1、RO_OUT2及PLL_CLK中的最慢振盪頻率匹配的頻率輸出時脈訊號CLK。

具體而言，第一邏輯閘121可為用於對多個輸入訊號執行第一邏輯運算（例如，「及」（AND）邏輯運算）的多輸入「及」（AND）邏輯閘。第一邏輯閘121對第一振盪訊號RO_OUT1、第二振盪訊號RO_OUT2及鎖相迴路時脈訊號PLL_CLK執行第一邏輯運算，並將結果訊號遞送至第三邏輯閘124。

第二邏輯閘122可為用於對多個輸入訊號執行第二邏輯運算（例如，「或」（OR）邏輯運算）的多輸入「或」（OR）邏輯閘。第二邏輯閘122對第一振盪訊號RO_OUT1、第二振盪訊號RO_OUT2及鎖相迴路時脈訊號PLL_CLK執行第二邏輯運算，並將結果訊號遞送至第四邏輯閘125。

第三邏輯閘124可為用於對兩個輸入訊號執行第三邏輯運算（例如，「或」邏輯運算）的「或」邏輯閘。第三邏輯閘124對第一邏輯閘121的輸出訊號及第四邏輯閘125的輸出訊號執行第三邏輯運算，並遞送結果訊號作為時脈訊號CLK。

第四邏輯閘125可為用於對兩個輸入訊號執行第四邏輯運算（例如，「及」邏輯運算）的「及」邏輯閘。第四邏輯閘125對第二邏輯閘122的輸出訊號及第三邏輯閘124的輸出訊號執行第四邏輯運算，並將結果訊號遞送至第三邏輯閘124。

圖10是根據本發明概念的實施例的半導體系統（運算電路）3的示意圖。運算電路3包括邏輯電路20a至20d、時脈產生電路10’’’以及監測電路40。

監測電路40是用於根據對應於PVT的局部變化及全局變化而監測運算電路3的實際效能的電路。藉由利用監測電路40監測運算電路3，可追蹤在各種條件下操作運算電路3的最小條件並進一步有利於調整被提供至運算電路3的供應電壓或時脈訊號的頻率。

圖11是根據本發明概念的實施例的監測電路40的示例性配置的示意圖。監測電路40（其為根據本發明概念的實施例的另一半導體裝置）可包括監測控制電路400、檢測電路410以及計數器420。

監測電路40可利用已參照圖6所述的多個關鍵路徑複本142a及142b。此處，關鍵路徑複本142a至142c對應於照原樣利用關鍵路徑的複本電路，所述關鍵路徑對應於運算電路3的PVT狀況。為闡釋清晰起見，在本實施例中提供了兩個關鍵路徑複本142a及142b，但本發明概念並非僅限於此。

如亦在圖6中所示，第一關鍵路徑複本142a可反映第一預定狀況，亦即第一PVT狀況。舉例而言，第一關鍵路徑複本142a可為利用自第一轉角提取的關鍵路徑的複本電路。

第二關鍵路徑複本142b可反映第二預定狀況，亦即第二PVT狀況。舉例而言，第二關鍵路徑複本142b可為利用自第二轉角及第三轉角提取的關鍵路徑的複本電路。

在本發明概念的一些實施例中，關鍵路徑複本142a至142c的數量可被最佳化至較自所有轉角提取的關鍵路徑的數量低的數量。舉例而言，所述多個關鍵路徑複本142a至142c可僅包括自轉角提取的關鍵路徑中藉由另外過濾能夠滿足時序簽核條件的路徑而獲得的結果。

監測控制電路400產生用於選擇第一關鍵路徑複本142a的第一關鍵路徑複本選擇訊號CPR_SEL1，將所產生的第一關鍵路徑複本選擇訊號CPR_SEL1遞送至第一關鍵路徑複本142a。此外，監測控制電路400產生用於選擇第二關鍵路徑複本142b的第二關鍵路徑複本選擇訊號CPR_SEL2，並將所產生的第二關鍵路徑複本選擇訊號CPR_SEL2遞送至第二關鍵路徑複本142b。

監測控制電路400進一步將第一關鍵路徑複本選擇訊號CPR_SEL1及第二關鍵路徑複本選擇訊號CPR_SEL2遞送至檢測電路410。

檢測電路410自監測控制電路400接收第一關鍵路徑複本選擇訊號CPR_SEL1及第二關鍵路徑複本選擇訊號CPR_SEL2並對第一振盪訊號CPR_OUT1、第二振盪訊號CPR_OUT2、第一關鍵路徑複本選擇訊號CPR_SEL1及第二關鍵路徑複本選擇訊號CPR_SEL2執行預定邏輯運算，以產生用於監測運算電路3的監測訊號MON_OUT。

在本實施例中，由檢測電路120產生的輸出訊號CLK1可被回饋至第一關鍵路徑複本142a及第二關鍵路徑複本142b。

圖12是根據本發明概念的實施例的監測電路40的示例性檢測電路410的示意圖。檢測電路410可包括第一邏輯閘411、第二邏輯閘412、第三邏輯閘414及第四邏輯閘415。

第一邏輯閘411可為用於對多個第一訊號執行第一邏輯運算（例如，「及」（AND）邏輯運算）的多輸入「及」（AND）邏輯閘。第一邏輯閘411對所述多個第一訊號執行第一邏輯運算，並將結果訊號遞送至第三邏輯閘414。

第二邏輯閘412可為用於對多個第二訊號執行第二邏輯運算（例如，「或」（OR）邏輯運算）的多輸入或（OR）邏輯閘。第二邏輯閘412對所述多個第二訊號執行第二邏輯運算，並將結果訊號遞送至第四邏輯閘415。

第三邏輯閘414可為用於對兩個輸入訊號執行第三邏輯運算（例如，「或」邏輯運算）的「或」邏輯閘。第三邏輯閘414對第一邏輯閘411的輸出訊號及第四邏輯閘415的輸出訊號執行第三邏輯運算，並遞送結果訊號作為時脈訊號CLK。

第四邏輯閘415可為用於對兩個輸入訊號執行第四邏輯運算（例如，「及」邏輯運算）的多輸入「及」邏輯閘。第四邏輯閘415對第二邏輯閘412的輸出訊號及第三邏輯閘414的輸出訊號執行第四邏輯運算，並將結果訊號遞送至第三邏輯閘414。

此處，所述多個第一訊號包括藉由對第一振盪訊號CPR_OUT1及第一關鍵路徑複本選擇訊號CPR_SEL1的反相訊號執行第五邏輯運算（例如，「或」邏輯運算）而獲得的輸出訊號，且包括藉由對第二振盪訊號CPR_OUT2及第二關鍵路徑複本選擇訊號CPR_SEL2的反相訊號執行所述第五邏輯運算而獲得的輸出訊號。

所述多個第二訊號包括藉由對第一振盪訊號CPR_OUT1及第一關鍵路徑複本選擇訊號CPR_SEL1執行第六邏輯運算（例如，「及」邏輯運算）而獲得的輸出訊號，且包括藉由對第二振盪訊號CPR_OUT2及第二關鍵路徑複本選擇訊號CPR_SEL2執行所述第六邏輯運算而獲得的輸出訊號。

根據本發明概念的上述各種實施例，可在減小對用於操作半導體電路的時脈訊號而言所必要的邊限的同時克服對應於PVT的局部變化及全局變化，藉此改善半導體電路的效能並減小半導體電路的功耗。

儘管已參照本發明概念的示例性實施例特別示出並闡述了本文中所述的本發明概念，但此項技術中具有通常知識者應理解，在不背離由隨附申請專利範圍及其等效範圍界定的所請求保護的主題的精神及範圍的條件下，可作出各種形式及細節上的變化。

1、2、3‧‧‧半導體系統/運算電路/積體電路10、10’、10’’、10’’’‧‧‧時脈產生電路20a‧‧‧第一邏輯電路20b‧‧‧第二邏輯電路20c、20d‧‧‧邏輯電路30‧‧‧鎖相迴路（PLL）40‧‧‧監測電路100‧‧‧時脈控制電路102‧‧‧時脈控制電路110‧‧‧環形振盪器110a‧‧‧第一環形振盪器110b‧‧‧第二環形振盪器110c、110d‧‧‧環形振盪器112‧‧‧預設振盪週期調整電路114‧‧‧第一振盪週期調整電路116‧‧‧第二振盪週期調整電路118‧‧‧賦能設定電路120、120’‧‧‧檢測電路121‧‧‧第一邏輯閘122‧‧‧第二邏輯閘123‧‧‧反相閘/反及邏輯閘/反及閘124‧‧‧第三邏輯閘125‧‧‧第四邏輯閘130‧‧‧校正電路140‧‧‧關鍵路徑複本（CPR）電路142‧‧‧關鍵路徑複本電路單元142a‧‧‧第一關鍵路徑複本142b‧‧‧第二關鍵路徑複本142c‧‧‧關鍵路徑複本144‧‧‧測試脈衝發射（TPL）電路146‧‧‧時序誤差統計（TES）電路/時序誤差檢測電路148a‧‧‧第一鎖存單元148b‧‧‧第二鎖存單元150‧‧‧查找表（LUT）400‧‧‧監測控制電路410‧‧‧檢測電路411‧‧‧第一邏輯閘412‧‧‧第二邏輯閘414‧‧‧第三邏輯閘415‧‧‧第四邏輯閘420‧‧‧計數器1142‧‧‧反相閘1144‧‧‧多工器（MUX）1162‧‧‧反相閘1164‧‧‧多工器（MUX）CLK‧‧‧時脈訊號/第二時脈訊號CLK0‧‧‧第一時脈訊號/第一時脈頻率訊號CLK1‧‧‧輸出訊號CPR_OUT1‧‧‧第一振盪訊號CPR_OUT2‧‧‧第二振盪訊號CPR_OUTn‧‧‧振盪訊號CPR_SEL1‧‧‧第一關鍵路徑複本選擇訊號CPR_SEL2‧‧‧第二關鍵路徑複本選擇訊號CPR_SELn‧‧‧關鍵路徑複本選擇訊號CTL‧‧‧控制訊號DC‧‧‧延遲控制訊號EN、EN1、EN2‧‧‧賦能訊號MON_OUT‧‧‧監測訊號PLL_CLK‧‧‧鎖相迴路時脈訊號RES‧‧‧結果訊號RO_IN‧‧‧輸入訊號/回饋訊號RO_OUT‧‧‧RO輸出訊號/輸出振盪訊號RO_OUT1‧‧‧第一振盪訊號RO_OUT2‧‧‧第二振盪訊號RO_SEL‧‧‧環形振盪器選擇訊號S701、S703、S705、S707、S709、S711、S713、S715‧‧‧步驟TES_OUT‧‧‧判斷結果訊號

藉由參照附圖詳細闡述本發明概念的示例性實施例，本發明概念的上述及其他態樣及特徵將變得更加顯而易見，在附圖中相同的參考元件指代相同的組件或功能，在附圖中：

圖1是根據本發明概念的實施例的半導體系統的示意圖。

圖2是根據本發明概念的實施例的半導體裝置的示意圖。

圖3是根據本發明概念的實施例的示例性環形振盪器的示意圖。

圖4是根據本發明概念的實施例的檢測電路的示意圖。

圖5是根據本發明概念的實施例的半導體裝置的示意圖。

圖6是根據本發明概念的實施例的關鍵路徑複本電路的示意圖。

圖7是根據本發明概念的實施例，一種在半導體裝置中產生並控制時脈的方法的流程圖。

圖8是根據本發明概念的實施例的半導體系統的示意圖。

圖9A是根據本發明概念的實施例的半導體裝置的示意圖。

圖9B可用於圖9A所示半導體裝置中的檢測電路的示例性配置。

圖10是根據本發明概念的實施例的半導體系統的示意圖。

圖11是根據本發明概念的實施例的監測電路的示意圖。

圖12是根據本發明概念的實施例的監測電路的檢測電路的示意圖。

1‧‧‧半導體系統/運算電路/積體電路

10‧‧‧時脈產生電路

20a‧‧‧第一邏輯電路

20b‧‧‧第二邏輯電路

20c、20d‧‧‧邏輯電路

100‧‧‧時脈控制電路

110a‧‧‧第一環形振盪器

110b‧‧‧第二環形振盪器

110c、110d‧‧‧環形振盪器

CLK‧‧‧時脈訊號

Claims (20)

1. 一種半導體裝置，包括： 第一環形振盪器，設置於第一位置且被配置成產生第一振盪訊號； 第二環形振盪器，設置於第二位置且被配置成產生第二振盪訊號，所述第一位置較所述第二位置更靠近運算電路的第一邏輯電路，且所述第二位置較所述第一位置更靠近所述運算電路的第二邏輯電路； 檢測電路，被配置成藉由對所述第一振盪訊號及所述第二振盪訊號執行預定邏輯運算而產生第一時脈訊號；以及 校正電路，被配置成藉由自所述檢測電路接收所述第一時脈訊號並對所述第一環形振盪器及所述第二環形振盪器中的每一者執行延遲控制而產生用於操作所述運算電路的第二時脈訊號。
2. 如申請專利範圍第1項所述的半導體裝置，其中由所述檢測電路產生的所述第一時脈訊號被回饋至所述第一環形振盪器及所述第二環形振盪器，以使所述第一環形振盪器及所述第二環形振盪器中的每一者振盪。
3. 如申請專利範圍第1項所述的半導體裝置，其中所述校正電路向所述第一環形振盪器及所述第二環形振盪器提供延遲控制訊號，以用於對所述第一環形振盪器及所述第二環形振盪器中的每一者執行所述延遲控制。
4. 如申請專利範圍第3項所述的半導體裝置， 其中所述第一環形振盪器及所述第二環形振盪器各自包括第一振盪週期調整電路及第二振盪週期調整電路，所述第一振盪週期調整電路被配置成將振盪週期調整至第一單位週期，所述第二振盪週期調整電路被配置成將所述振盪週期調整至較所述第一單位週期小的第二單位週期，且 其中所述延遲控制訊號控制所述第一振盪週期調整電路及所述第二振盪週期調整電路。
5. 如申請專利範圍第1項所述的半導體裝置，其中所述第一振盪訊號與所述第二振盪訊號是異步訊號，且所述檢測電路是C元件型電路，所述C元件型電路被配置成以與所述第一振盪訊號及所述第二振盪訊號中的最慢振盪頻率匹配的頻率輸出所述第一時脈訊號。
6. 如申請專利範圍第1項所述的半導體裝置，其中所述校正電路向所述第一環形振盪器及所述第二環形振盪器提供賦能訊號來對所述第一環形振盪器及所述第二環形振盪器中的僅一者賦能以將所述第一振盪訊號或所述第二振盪訊號輸出至所述檢測電路。
7. 如申請專利範圍第6項所述的半導體裝置，其中所述校正電路提供環形振盪器選擇訊號至所述檢測電路並自所述檢測電路接收時脈頻率與由被所述賦能訊號賦能的所述環形振盪器輸出的所述第一振盪訊號或所述第二振盪訊號匹配的所述第一時脈訊號。
8. 如申請專利範圍第7項所述的半導體裝置， 其中所述檢測電路包括第一邏輯閘、第二邏輯閘、第三邏輯閘及第四邏輯閘， 其中所述第一邏輯閘及所述第二邏輯閘分別對所述第一振盪訊號及所述第二振盪訊號執行第一邏輯運算及第二邏輯運算， 其中所述第三邏輯閘對所述第一邏輯閘的輸出訊號及所述第四邏輯閘的輸出訊號執行第三邏輯運算，且 其中所述第四邏輯閘對所述第二邏輯閘的輸出訊號、所述環形振盪器選擇訊號的反相訊號及所述第三邏輯閘的輸出訊號執行第四邏輯運算。
9. 如申請專利範圍第1項所述的半導體裝置，更包括關鍵路徑複本電路，所述關鍵路徑複本電路被配置成自所述檢測電路接收所述第一時脈訊號且在多個關鍵路徑中檢查是否在所述第一時脈訊號中已發生時序誤差。
10. 如申請專利範圍第9項所述的半導體裝置，其中所述關鍵路徑複本電路包括第一關鍵路徑複本及第二關鍵路徑複本，所述第一關鍵路徑複本反映第一預定狀況，所述第二關鍵路徑複本反映第二預定狀況。
11. 如申請專利範圍第1項所述的半導體裝置，其中所述第一時脈訊號基於所述第一振盪訊號的頻率反映所述第一邏輯電路的第一運作環境且基於所述第二振盪訊號的頻率反映所述第二邏輯電路的第二運作環境。
12. 如申請專利範圍第1項所述的半導體裝置，更包括由所述校正電路存取的查找表（LUT），且 其中所述校正電路被配置成自所述查找表接收預先儲存的資料並基於至少部分的所述預先儲存的資料對所述第一環形振盪器及所述第二環形振盪器中的每一者執行延遲控制。
13. 一種半導體裝置，包括： 第一環形振盪器，設置於第一位置且被配置成產生第一振盪訊號； 第二環形振盪器，設置於第二位置且被配置成產生第二振盪訊號，所述第一位置較所述第二位置更靠近運算電路的第一邏輯電路，且所述第二位置較所述第一位置更靠近所述運算電路的第二邏輯電路； 鎖相迴路（PLL），設置於第三位置且被配置成產生鎖相迴路時脈訊號；以及 檢測電路，被配置成對所述第一振盪訊號、所述第二振盪訊號及所述鎖相迴路時脈訊號執行預定邏輯運算，以產生用於操作所述運算電路的時脈訊號。
14. 如申請專利範圍第13項所述的半導體裝置，其中由所述檢測電路產生的所述時脈訊號被回饋至所述第一環形振盪器及所述第二環形振盪器。
15. 如申請專利範圍第13項所述的半導體裝置， 其中所述檢測電路包括第一邏輯閘、第二邏輯閘、第三邏輯閘及第四邏輯閘， 其中所述第一邏輯閘及所述第二邏輯閘分別對所述第一振盪訊號、所述第二振盪訊號及所述鎖相迴路時脈訊號執行第一邏輯運算及第二邏輯運算， 其中所述第三邏輯閘對所述第一邏輯閘的輸出訊號及所述第四邏輯閘的輸出訊號執行第三邏輯運算，且 其中所述第四邏輯閘對所述第二邏輯閘的輸出訊號及所述第三邏輯閘的輸出訊號執行第四邏輯運算。
16. 如申請專利範圍第13項所述的半導體裝置，其中所述第一振盪訊號反映所述第一邏輯電路的第一運作環境，且所述第二振盪訊號反映所述第二邏輯電路的第二運作環境。
17. 一種半導體裝置，包括： 第一關鍵路徑複本，被配置成藉由反映與運算電路中的第一邏輯電路相關聯的第一狀況而產生第一振盪訊號； 第二關鍵路徑複本，被配置成藉由反映與所述運算電路中的第二邏輯電路相關聯的第二狀況而產生第二振盪訊號； 監測控制電路，被配置成產生用於選擇所述第一關鍵路徑複本的第一關鍵路徑複本選擇訊號，將所產生的所述第一關鍵路徑複本選擇訊號提供至所述第一關鍵路徑複本，產生用於選擇所述第二關鍵路徑複本的第二關鍵路徑複本選擇訊號，並將所產生的所述第二關鍵路徑複本選擇訊號提供至所述第二關鍵路徑複本；以及 檢測電路，被配置成自所述監測控制電路接收所述第一關鍵路徑複本選擇訊號及所述第二關鍵路徑複本選擇訊號並對所述第一振盪訊號、所述第二振盪訊號、所述第一關鍵路徑複本選擇訊號及所述第二關鍵路徑複本選擇訊號執行預定邏輯運算，以產生用於監測所述運算電路的監測訊號。
18. 如申請專利範圍第17項所述的半導體裝置，其中由所述檢測電路產生的輸出訊號被回饋至所述第一關鍵路徑複本及所述第二關鍵路徑複本。
19. 如申請專利範圍第17項所述的半導體裝置， 其中所述檢測電路包括第一邏輯閘、第二邏輯閘、第三邏輯閘及第四邏輯閘， 其中所述第一邏輯閘對多個第一訊號執行第一邏輯運算， 其中所述第二邏輯閘對多個第二訊號執行第二邏輯運算， 其中所述第三邏輯閘對所述第一邏輯閘的輸出訊號及所述第二邏輯閘的輸出訊號執行第三邏輯運算， 其中所述第四邏輯閘對所述第二邏輯閘的輸出訊號及所述第三邏輯閘的輸出訊號執行第四邏輯運算， 其中所述多個第一訊號包括藉由對所述第一振盪訊號及所述第一關鍵路徑複本選擇訊號的反相訊號執行第五邏輯運算而獲得的輸出訊號，且包括藉由對所述第二振盪訊號及所述第二關鍵路徑複本選擇訊號的反相訊號執行所述第五邏輯運算而獲得的輸出訊號，且 其中所述多個第二訊號包括藉由對所述第一振盪訊號及所述第一關鍵路徑複本選擇訊號執行第六邏輯運算而獲得的輸出訊號，且包括藉由對所述第二振盪訊號及所述第二關鍵路徑複本選擇訊號執行所述第六邏輯運算而獲得的輸出訊號。
20. 如申請專利範圍第17項所述的半導體裝置，其中所述第一振盪訊號反映所述第一邏輯電路的第一運作環境，且所述第二振盪訊號反映所述第二邏輯電路的第二運作環境。

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