JPS62117341A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体集積回路に係り、特に複数個あるプログ
ラマブルロジックアレイ（１’　Ｔ、　Ａ　）に々ｆ適
な回路構成法に関する。。

〔発明の背景〕

従来プログラマブルＬ１ジッグアｌノイ（Ｉ）Ｔ、Ａ）
を用いている半導体装ｈ’ｔ　ｔ：ｔ：ｔアイ・イー・
イー・イー・、マイクロ（［［Ｉ４ＨＭｉｃｒｏ）　Ｈ
２Ｏ：１年６月号第２４〜３９頁におけるダグラス・マ
ツクグレガー（Ｄｏｕｇｌａｓ　ＭｎｃＧｒｃＨｏｒ）
及びデビット−Ｓ＋マザーソール（Ｄａｖｉｄ　Ｓ、Ｍ
ｏｔｈｅｒｓｏｌ、ｏ）による″バーチュアル・メモリ
・アンド・ザ・Ｍ　（：６８０１０　（Ｖｉｒｔｕａｌ
Ｍｅｍｏｒｙ　ａｎｄ　ｔｈｏ　ＭＣ６８０１０）　”
と題する文献で論じられている１６ビツトマイク「１コ
ンビ」、−タＭＣ６８０１０がある。しかし複数個のび
ロヴラマブルロジツクアレイの出力信号の論理を構成す
る領域や入出力信号の領域についてのレイアウＩ−面禎
を最小にする点については配慮さＪｃてぃなが７）だ。

〔発明の目的〕

本発明の目的は、複数個あるブ［１グラマプル「１シツ
クアレイ（１−）　Ｔ、　Ａ　）を高効率にし、イアウ
トシ、高集積の半導体集積回路を提供する１″とにある
。

〔発明の概要〕

本発明は」１記目的を達成するために、複数個あるプロ
グラマブルロジックアレイ（ＰＬＡ）において ｊ）　各々のＩ）　Ｌ　Ａの入力及び出力方向を向い合
わせその中間部分に出力論理を構成し ｉｉ　）　　Ｐ　Ｌ　Ａの入出力配線を中間部分に共通
に配線し １１玉）　　出力論理を複合ゲートで構成することを特
徴としている。

〔発明の実施例〕

以下、本発明の一実施例を図を用いて詳細に説明する。

マイクロコンピュータ等の大規模半導体集積回路におい
ては、設計効率向上のために、論理及びレイアウ！−パ
ターンが規則構造をしたプログラマブルロジックアレイ
（ＰＴ、Ａ）を多く用いられている。

第１図及び第２図にＰＬＡの基本構成を示す。

入力信号が入力信号線１より入力され、ある論理が、と
られ出力信号線７に出力される。Ｐ　Ｌ　Ａの特徴は任
、Ｑ′：の論理髪構成するごとができ、論理変更が容易
に行える。でとである３１次に第１図及び第２図を用い
て、！、）　ｉ、　Ａの！Ｉ！Ｊｌ什を詳しく説明する
６人力信号線ｌより人／Ｉされノー信１月、１、ＡＮＤ
論理アレイ３内の論理素ｆ２，２．’の配列によりある
Ａ　Ｎ　Ｄ論Ｊ１１１がとり４シ、積項線４【Ｊ“出力
さＪしる。

積項線４の信号はさ＋；、　Ｌ：、　ＯＲ−理アレイに
に入力される。そしてその人力信狡に対応した０■り論
理が、ＯＲ論理アレーｆ　Ｂ内の論Ｊす１素子Ｆ５ｒ５
’　の配列により決められて出力信叶線’７４Ｊ出力さ
ｉする。

このようにＡ　Ｎ　Ｄ論理及び０１り論理に、しり任意
の論理を構成することができる。第１図のＡ　Ｎ　Ｉ）
論理アレイ：３及びＯＲｉ理／１ノ〜（６内の丸印で示
ず論理素子２，５の配置ｉ１により論Ｊｌｊ！が決定さ
れ、この位置を変えるだけで容易に論理変更できる。

この論理素子２，５にＮ　ｆＡ）ネルＭＯ８を用いた例
を第２図に示す、、ＡＮｌ、）論理アレイ３及びＯＲ論
理７１ノイ６内に、ＮｙＡｌネＡ）ＭＯ８２’。

５′を論理Ａｒ・とじて配置する。このタイプのＰ　Ｌ
　ＡはＡ　Ｎ　Ｉ）論理アレイ；目ノ４の積項線４及び
Ｑ　Ｒｍ理アレイ６内の出力信号線７を予めＨｉｇｈｌ
ノベルにしておく。その後入力信号線１より信号が人力
され信号が旧ｇｈレベルでありかつその入力信−号１ｊ
　＋−にＮチャネルＭＯ８が存在すると、その論理素子
であるＮチャネルＭＯ８がＯＮ状態となりそれに接続さ
Ａした積項線４が旧ｇｈレベルからＬｏｗレベルへと変
化する。また入力信号がＬｏｗレベルであるとＮチャン
ネルＭＯ８が存在しても積項線４は旧ｇｈレベルを保持
したままである。このことにより入力信号とＡＮＤ論理
アレイ３内の論理素子２，２′により積項１＆４にＨｉ
ｇｈあるいはＬｏｗレベルの信号が出力される。その信
号が積項線４よりＯＲ論理アレイ６に入力され（Ｐ４号
のレベルとＯＲ論理アレイ６内の論理素子５．’５’　
によりＡ　Ｎ　Ｄ論理アレイと同様の動作をし出力信号
線７に旧ｇｈあるいはＬ　ｏ　ｗの信号が出力される。

以−１−説明してきたようにＰＬＡは任意の論理を構成
することができる。しかし論理の基が多くなると積項線
４の数が多くなり、ＡＮＤ論理アレイＯＲ論理アレイの
面積が大きくなってしまう。そのため従来このＩ）　ｉ
、　Ａ　Ｉいく−１かに分割し・積項線を少なくする方
式がとら４じＣいる。このことはレイアウ１〜面積だけ
平面積、入力信号線の配線長が短くなりＰＬＡの動作速
度の点でも有利となる。

ところがこの方式を用いると、複数個のＩＩＮ、への出
力の内のどの出力をｙｆｉＩＪ（するかを決める論理が
、必要となってくる。従来この出力論理の部分が、レイ
アラ１−面積を大きくしていた。まけ入力線の配線領域
も複数個のＴ）　Ｔ、　Ａに人力するために大きいもの
となっている。

第３図に２個のＩ）　Ｌ　Ａに分割したときの構成図を
示す、ＡＮｆ）論理アレイ及び０■り論理アレイは各々
２個ずつ存在する１１人カイ、１枠線８，８′より入力
された信号−が、各々の論理Ｉレイを通り出方信号線１
２．１２’　に出力される。イの信シ）が出力論理ブロ
ック１４に入りｆの結果が、出方信号線１５に出力され
る７ ここで出力論理は、（月Ｚ−ＮＡＮＩＩ型の複合ゲー１
〜１３．１３’　により構成さ４Ｌ、この出力論理ブロ
ック１４に人力されたく１１号・のどれ＾４選択するか
を（Ｉ；） 決定している。重連したように従来は、この出力論理ブ
ロック１４の面積が大きくなるという問題となっていた
。

この問題を解決するための一実施例を第４図に示す。Ｉ
）　ｒ、、　Ａは、２個存在し各々のＰＩ、Ａの入力信
号線８，８′と出力信号線１２．１２’は同じ方向にあ
る。そして各々のＩ）ＬＡの入出力信号線は、向い合っ
た形にレイアウトさＪ′Ｉ、ている。出力論理ブロック
１４は、図に示すようにＯＲ論理アレイ１１と１１′の
中間部分に配置されている。

こ才りにより各々のＦ　Ｔ−Ａの出力信号線１−２゜１
２′はｉ＆短の配線ができるため、レイアウト面積を小
さくすることが可能となる。

また、入力信号線８．８′は各々のＰ　Ｔ＝　ＡのＡ　
Ｎ　＋）論理°７レイ９と９′の中間部分に脱線する。

このように配線すると各々のＰＬＡの入力信号は最短に
なりレイアウト面積は小さくなる。

次に出力論理ブロック１４内の論理構成を複合ゲーＩ〜
１３，１３’　を用いることにより必要な、論理機能を
最小のレイアウト面積で実現することができる。

〔発明の効果〕

以上述べたように１本発明によれば、プログラマブルロ
ジックアレイ（２丁、Δ）の ｉ）　出力論理什構成する領域が縮小でき、ｉｆ）　　
入出力信号線の共通部分の面積が小さくなり ｆｉｉ）　　出力論理の構成を最小化することができる
のでＩ）ｒ、へのレイア「″ノ１−面積が１０％から２
０％小さくなり高集積の１う導体集積回路を提供するこ
とが可能となる。

【図面の簡単な説明】

第１図はＩ’Ｔ　Ｉ、　Ａの構成図、第２図はＮチャネ
ルＭＯ８を用いた１１　Ｔ、Ａ（１）構成図、第３図は
従来方式のＰ　Ｌ、　Ａのレイアラ１へ図、第４図は本
発明のＰＬＡのレイアラ１−図である。 １．８．８’　−・・入力（１ｔ　％３−線、２．、２
′−ＡＮＩ−１論理アレイ素子、３，９．り’　・・・
Ａ　Ｎ　Ｉ）論理アレイ、４．１０，１．０’・・・積
項線、５，５′・・・０】り論１１１アレイ素子、Ｇ　
、　　１．　ｉ　、　　ｉ、　１．、　’　・・・ＯＲ
論理アレイ、７．１２．１２’・・・出力信号線、１３
．１３’・・・出力論理複合ゲート、１４・・・出力論
理ブロック、１５・・・出力信号線。

Claims (1)

1. 【特許請求の範囲】 １、プログラマブルロジックアレイ（ＰＬＡ）を、複数
   個用いた半導体集積回路において、ＰＬＡの出力論理を
   構成する領域をＰＬＡの中間部分に設けたことを特徴と
   する半導体集積回路。 ２、前記ＰＬＡの中間部分に、ＰＬＡの入出力信号線を
   共通に配線する領域を設けたことを特徴とする特許請求
   の範囲第１項記載の半導体集積回路。 ３、上記ＰＬＡが複数個設けられ、該複数個あるＰＬＡ
   の内のどの出力信号を選択するかを複合ゲートを用いて
   制御することを特徴とする特許請求の範囲第１項又は第
   ２項記載の半導体集積回路。