JPH02146813A - クロック信号のデューティファクタ調整回路 - Google Patents
クロック信号のデューティファクタ調整回路Info
- Publication number
- JPH02146813A JPH02146813A JP30124488A JP30124488A JPH02146813A JP H02146813 A JPH02146813 A JP H02146813A JP 30124488 A JP30124488 A JP 30124488A JP 30124488 A JP30124488 A JP 30124488A JP H02146813 A JPH02146813 A JP H02146813A
- Authority
- JP
- Japan
- Prior art keywords
- duty factor
- adjustment
- gate
- clock signal
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ディジタル回路に使用するクロック信号のデユーティフ
ァクタ調整回路に関し。
ァクタ調整回路に関し。
外部からの制御信号により、複数のディレィ調整ゲート
の中から、クロック信号が通過するディレィ調整ゲート
を選択することにより、デユーティファクタの調整を簡
単に行うことができる、クロック信号のデユーティファ
クタ調整回路を提供することを目的とし、 立ち上がり遅延時間と立ち下がり遅延時間の異なる複数
のディレィ調整ゲートよりなる時間調整手段と、クロッ
ク信号がディレィ調整ゲートを通過するか否かを指定す
る通過ゲート指定手段とを備え構成する。
の中から、クロック信号が通過するディレィ調整ゲート
を選択することにより、デユーティファクタの調整を簡
単に行うことができる、クロック信号のデユーティファ
クタ調整回路を提供することを目的とし、 立ち上がり遅延時間と立ち下がり遅延時間の異なる複数
のディレィ調整ゲートよりなる時間調整手段と、クロッ
ク信号がディレィ調整ゲートを通過するか否かを指定す
る通過ゲート指定手段とを備え構成する。
本発明は、ディジタル回路に使用するクロック信号のデ
ユーティファクタの調整回路に関する。
ユーティファクタの調整回路に関する。
各種ディジタル電子装置の動作の基準となるクロック信
号のデユーティファクタは、使用する装置によりその値
と許容値が規定されている。
号のデユーティファクタは、使用する装置によりその値
と許容値が規定されている。
そのために、クロック信号のデユーティファクタの調整
が必要となる。
が必要となる。
かかるクロック信号のデユーティファクタ調整は、箔単
に調整が行うことができ、且つ信頼性の高い回路が要求
される。
に調整が行うことができ、且つ信頼性の高い回路が要求
される。
第３図は従来例を説明する図を示す。
第３図に示す従来例の図中のｌａ、１ｂはデユーティフ
ァクタ調整用のディレィ調整ゲートであり、立ち上がり
遅延時間、立ち下がり遅延時間の異なる何種類かのディ
レィ調整ゲートを′＄備しておき、これをクロック信号
ラインに挿入することによりクロック信号のデユーティ
ファクタを所定の値に調整する。
ァクタ調整用のディレィ調整ゲートであり、立ち上がり
遅延時間、立ち下がり遅延時間の異なる何種類かのディ
レィ調整ゲートを′＄備しておき、これをクロック信号
ラインに挿入することによりクロック信号のデユーティ
ファクタを所定の値に調整する。
上述の第３図に示す従来例の場合、立ち上がり遅延時間
、立ち下がり遅延時間の異なるディレィ調整ゲートを準
備しておき、これを適宜選択挿入してデユーティファク
タを調整するため、自動調整が不可能であり、且つ調整
工数が大きい。
、立ち下がり遅延時間の異なるディレィ調整ゲートを準
備しておき、これを適宜選択挿入してデユーティファク
タを調整するため、自動調整が不可能であり、且つ調整
工数が大きい。
本発明は、外部からの制御信号により、複数のディレィ
調整ゲートの中から、クロック信号が通過するディレィ
調整ゲートを選択することにより、デユーティファクタ
の調整を簡単に行うことができる、クロック信号のデユ
ーティファクタ調整回路を提供することを目的とする。
調整ゲートの中から、クロック信号が通過するディレィ
調整ゲートを選択することにより、デユーティファクタ
の調整を簡単に行うことができる、クロック信号のデユ
ーティファクタ調整回路を提供することを目的とする。
第１図は本発明の詳細な説明するブロフク図を示す。
第１図に示す本発明の原理ブロック図中の１は立ち下が
り遅延時間、立ち下がり時間の異なる複数のディレィ調
整ゲー）１１−Ｉｎよりなる時間調整手段であり、 ２は所定のデユーティファクタに調整するために、クロ
ック信号が通過するディレィ調整ゲート１１〜１ｎを指
定する通過ゲート指定手段であり、かかる手段を具備す
ることにより本課題を解決するための手段とする。
り遅延時間、立ち下がり時間の異なる複数のディレィ調
整ゲー）１１−Ｉｎよりなる時間調整手段であり、 ２は所定のデユーティファクタに調整するために、クロ
ック信号が通過するディレィ調整ゲート１１〜１ｎを指
定する通過ゲート指定手段であり、かかる手段を具備す
ることにより本課題を解決するための手段とする。
立ち下がり遅延時間（以下ｔｐＬＨと称する）、立ち下
がり時間（以下ｔ ｐ ＨＬと称する）の異なる複数の
ディレィ調整ゲートを、ゲート指定手段２により、所定
のデユーティファクタになるように指定し組み合わせる
ことにより、デユーティファクタを調整することが可能
となる。
がり時間（以下ｔ ｐ ＨＬと称する）の異なる複数の
ディレィ調整ゲートを、ゲート指定手段２により、所定
のデユーティファクタになるように指定し組み合わせる
ことにより、デユーティファクタを調整することが可能
となる。
例えば、ここでディレィ調整ゲートを４段、８種で構成
し、８種の遅延時間を次のようにすると、Ａ；ｔｐＬＨ
−ｔｐＨＬ＝＋８Ｎｓ Ｂ ｉ ＬｐＬＨ−１ｐｆ（Ｌ＝−８ＮＳＣ； ｔ ｐ
ＬＨ−ｔ ｐＨＬ＝＋４ＮｓＤ； ｔｐＬＨ−ｔｐＨＬ
＝−４ＮＳ Ｅ； ｔｐＬＨ−ｔｐＨＬ＝＋２Ｎｓ ＦＳ ｔｐＬＨ−ｔｐＨＬ＝〜２ＮＳ Ｇ； ｔｐＬＨ−ＬＰＨＬ＝＋ｌＮ５ Ｈ；ｔｐＬＨ−ｔｐＨＬ＝−ＩＮＳ 組み合わせ指定回路の指定により、ＩＮステップで±１
５ＮＳの範囲で調整することが可能となる。
し、８種の遅延時間を次のようにすると、Ａ；ｔｐＬＨ
−ｔｐＨＬ＝＋８Ｎｓ Ｂ ｉ ＬｐＬＨ−１ｐｆ（Ｌ＝−８ＮＳＣ； ｔ ｐ
ＬＨ−ｔ ｐＨＬ＝＋４ＮｓＤ； ｔｐＬＨ−ｔｐＨＬ
＝−４ＮＳ Ｅ； ｔｐＬＨ−ｔｐＨＬ＝＋２Ｎｓ ＦＳ ｔｐＬＨ−ｔｐＨＬ＝〜２ＮＳ Ｇ； ｔｐＬＨ−ＬＰＨＬ＝＋ｌＮ５ Ｈ；ｔｐＬＨ−ｔｐＨＬ＝−ＩＮＳ 組み合わせ指定回路の指定により、ＩＮステップで±１
５ＮＳの範囲で調整することが可能となる。
体的に説明する。
第２図は本発明の詳細な説明するを説明する図を示す。
なお、全図を通して同一符号は同一対象物を示す。
第２図に示す本発明の実施例は第１図で説明した時間調
整手段ｌとして、入力バッファ回路３０、出力ゲート４
０と、それぞれ立ち上がり遅延時間、立ち下がり遅延時
間の異なる４段８種のディレィ調整ゲート（１１）、（
１２）、（３１，３２）、（４１，４２）、（５１，５
２，５３，５４）、（６１，６２，６３，６４）、（７
１，７２，７３，７４，７５，７６，７７，７８）およ
び（８１，８２，８３，８４，８５，８６，８７，８８
）、ここで（）内のディレィ調整ゲートは同一時間特性
を持つものとする。
整手段ｌとして、入力バッファ回路３０、出力ゲート４
０と、それぞれ立ち上がり遅延時間、立ち下がり遅延時
間の異なる４段８種のディレィ調整ゲート（１１）、（
１２）、（３１，３２）、（４１，４２）、（５１，５
２，５３，５４）、（６１，６２，６３，６４）、（７
１，７２，７３，７４，７５，７６，７７，７８）およ
び（８１，８２，８３，８４，８５，８６，８７，８８
）、ここで（）内のディレィ調整ゲートは同一時間特性
を持つものとする。
組み合わせ通過ゲート指定手段２としてインバータ２０
ａ、２０ｂ、２０ｃ、２０ｄとをもつ通過ゲート指定回
路２０とから構成した例である。
ａ、２０ｂ、２０ｃ、２０ｄとをもつ通過ゲート指定回
路２０とから構成した例である。
例えば、４０ＭＨｚで、デユーティファクタが４０％の
クロック信号を、デユーティファクタが５０％のクロッ
ク信号に調整する例を説明する。
クロック信号を、デユーティファクタが５０％のクロッ
ク信号に調整する例を説明する。
４０ＭＨｚでデユーティファクタ４０％は時間で表示す
るとハイレベルが１０ｎＳ、ロウレ・＼ルが１５ｎｓで
繰り返されるクロック信号である。
るとハイレベルが１０ｎＳ、ロウレ・＼ルが１５ｎｓで
繰り返されるクロック信号である。
したがって、これのデユーティファクタを５０％に調整
するためにはハイレベルを１２．５ ｎ Ｓに調整する
ことが必要になる。
するためにはハイレベルを１２．５ ｎ Ｓに調整する
ことが必要になる。
ここで前項で説明した本実施例の時間の調整単位ＮＳは
、０．２ ｎ Ｓとし、各段の調整値は次の通りとする
。
、０．２ ｎ Ｓとし、各段の調整値は次の通りとする
。
第１段；±１．６ ｎ Ｓ
第２段；±０．８ ｎ Ｓ
第１段；±０．４ ｎ Ｓ
第２段；±０．２ ｎ Ｓ
まず、入力クロック信号が入力バッファ回路２０を通過
すると、反転してハイレベルが１５ｎＳとなる。したが
ってデユーティファクタ５０％とするためには、第１段
ではハイレベルを短縮することが必要であり、「−」側
のディレィ調整ゲート２１を通して１．６ ｎ Ｓ短縮
し１３．４ ｎ Ｓとし、反転出力し１１．６ ｎ Ｓ
のハイレベル信号となる。
すると、反転してハイレベルが１５ｎＳとなる。したが
ってデユーティファクタ５０％とするためには、第１段
ではハイレベルを短縮することが必要であり、「−」側
のディレィ調整ゲート２１を通して１．６ ｎ Ｓ短縮
し１３．４ ｎ Ｓとし、反転出力し１１．６ ｎ Ｓ
のハイレベル信号となる。
このためのゲート指定回路のインバータ２０ａの出力は
ｒｌ、が必要となる。
ｒｌ、が必要となる。
以下第２段でディレィ調整ゲート３２を通過させ、第３
段でディレィ調整ゲート６３を通過させ、第４段でディ
レィ調整ゲート７６を通過させることによりハイレベル
が １５−１．６−０．８−０．４ ＋ ０．２ ＝ １２
．４ ｎ Ｓとなり、これを出力ゲートで反転しハイレ
ベルが１２、６ ｎ Ｓ即ちデユーティファクタが５０
．４％のクロック信号として出力される。この時の通過
ゲート指定回路２０の入力はｒｏｕ ｒｌ、ｒＯｕ「
ＯＪとなる。
段でディレィ調整ゲート６３を通過させ、第４段でディ
レィ調整ゲート７６を通過させることによりハイレベル
が １５−１．６−０．８−０．４ ＋ ０．２ ＝ １２
．４ ｎ Ｓとなり、これを出力ゲートで反転しハイレ
ベルが１２、６ ｎ Ｓ即ちデユーティファクタが５０
．４％のクロック信号として出力される。この時の通過
ゲート指定回路２０の入力はｒｏｕ ｒｌ、ｒＯｕ「
ＯＪとなる。
以上のように構成することにより、外部からの制御信号
でクロック信号が通過するディレィ調整ゲートを指定す
ることにより１、クロック信号のデユーティファクタの
調整を簡単に行うことが可能となる。
でクロック信号が通過するディレィ調整ゲートを指定す
ることにより１、クロック信号のデユーティファクタの
調整を簡単に行うことが可能となる。
なお、本実施例では４段８種のディレィ調整ゲートをツ
リー状に指定したが、デユーティファクタの要求精度に
より更に多段になっても、あるいは指定方法がツリー状
でなくとも本発明の効果は変わらない。
リー状に指定したが、デユーティファクタの要求精度に
より更に多段になっても、あるいは指定方法がツリー状
でなくとも本発明の効果は変わらない。
以上のような本発明によれば、外部からの制御信号によ
り、デユーティファクタを簡単に所要の値に調整できる
クロック信号のデユーティファクタ調整回路を提供でき
ると言う効果がある。
り、デユーティファクタを簡単に所要の値に調整できる
クロック信号のデユーティファクタ調整回路を提供でき
ると言う効果がある。
１０は時間調整回路、
ｌａ、、ｌｂ、１１．２１．３１，３２．４１．４２．
５１〜５４．６１〜６４．７１〜７日、８１〜８８はデ
ィレィ調整ゲート、 ２０は通過ゲート指定回路、 ２０ａ、２０ｂ、２０ｃ、２０ｄはインバータ、３０は
入カバソファ回路、 ４０は出力ゲート回路、 をそれぞれ示す。
５１〜５４．６１〜６４．７１〜７日、８１〜８８はデ
ィレィ調整ゲート、 ２０は通過ゲート指定回路、 ２０ａ、２０ｂ、２０ｃ、２０ｄはインバータ、３０は
入カバソファ回路、 ４０は出力ゲート回路、 をそれぞれ示す。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明する図、 第３図は従来例を説明する図、 をそれぞれ示す。 図において、 ｌは時間調整手段、 ２は通過デー１−指定手段、 （１（Ｉ″Ｉ！ｉ！！！！＆ゝ 本発明の詳細な説明するブロック図 第１図 本発明の詳細な説明する図
本発明の詳細な説明する図、 第３図は従来例を説明する図、 をそれぞれ示す。 図において、 ｌは時間調整手段、 ２は通過デー１−指定手段、 （１（Ｉ″Ｉ！ｉ！！！！＆ゝ 本発明の詳細な説明するブロック図 第１図 本発明の詳細な説明する図
Claims (1)
- 【特許請求の範囲】 ディジタル回路に使用するクロック信号のデューティフ
ァクタ調整回路であって、 立ち上がり遅延時間と立ち下がり遅延時間の異なる複数
のディレィ調整ゲート（１１〜１ｎ）よりなる時間調整
手段（１）と、 クロック信号が前記ディレィ調整ゲート（１１〜１ｎ）
を通過するか否かを指定する通過ゲート指定手段（２）
とを備えたことを特徴とするクロック信号のデューティ
ファクタ調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30124488A JPH02146813A (ja) | 1988-11-28 | 1988-11-28 | クロック信号のデューティファクタ調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30124488A JPH02146813A (ja) | 1988-11-28 | 1988-11-28 | クロック信号のデューティファクタ調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02146813A true JPH02146813A (ja) | 1990-06-06 |
Family
ID=17894510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30124488A Pending JPH02146813A (ja) | 1988-11-28 | 1988-11-28 | クロック信号のデューティファクタ調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02146813A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007012944A (ja) * | 2005-06-30 | 2007-01-18 | Mitsumi Electric Co Ltd | 電機巻線部品用ボビン |
-
1988
- 1988-11-28 JP JP30124488A patent/JPH02146813A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007012944A (ja) * | 2005-06-30 | 2007-01-18 | Mitsumi Electric Co Ltd | 電機巻線部品用ボビン |
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