JPS5994916A - 位相制御回路 - Google Patents
位相制御回路Info
- Publication number
- JPS5994916A JPS5994916A JP20455282A JP20455282A JPS5994916A JP S5994916 A JPS5994916 A JP S5994916A JP 20455282 A JP20455282 A JP 20455282A JP 20455282 A JP20455282 A JP 20455282A JP S5994916 A JPS5994916 A JP S5994916A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- stage
- dclk
- output
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は周波数の異なる二相の入力信号の位相を合せる
位相制御回路に関するものである。
位相制御回路に関するものである。
（従来例の構成とその問題点）
システムが複雑にな多回路を構成するのに複数の回路素
子例えばＬＳＩを使用しなければならない場合、各ＬＳ
Ｉの動作タイミングを合わせるためにしばしば複数の共
通制御入力信号を用いることが必要である。しかし、こ
れら制御信号間には普通信号伝送線の抵抗、容量、及び
途中に介在するトランジスタの遅れ時間等によって、多
少なりとも位相のずれを生ずることは避けられない。動
作速度が高速になると、例えば信号の乱れに対してシス
テムを正常に動作できる余裕度が少なくなり、少しの位
相のずれによっても誤動作をおこし、システムが正常に
動作しなくなることが充分起こり得る。このために複数
のＬＳＩを使ったシステムの動作速度にはおのずから限
界があった。しかし、ＬＳＩの動作速度はますます高速
化の傾向にあり、システム全体の動作速度を向上させる
ためには、制御信号間に生じた位相のずれを補正し、タ
イミングずれを正確に戻す機能を半導体基板上に簡単に
実現できる回路が必要になってきている。
子例えばＬＳＩを使用しなければならない場合、各ＬＳ
Ｉの動作タイミングを合わせるためにしばしば複数の共
通制御入力信号を用いることが必要である。しかし、こ
れら制御信号間には普通信号伝送線の抵抗、容量、及び
途中に介在するトランジスタの遅れ時間等によって、多
少なりとも位相のずれを生ずることは避けられない。動
作速度が高速になると、例えば信号の乱れに対してシス
テムを正常に動作できる余裕度が少なくなり、少しの位
相のずれによっても誤動作をおこし、システムが正常に
動作しなくなることが充分起こり得る。このために複数
のＬＳＩを使ったシステムの動作速度にはおのずから限
界があった。しかし、ＬＳＩの動作速度はますます高速
化の傾向にあり、システム全体の動作速度を向上させる
ためには、制御信号間に生じた位相のずれを補正し、タ
イミングずれを正確に戻す機能を半導体基板上に簡単に
実現できる回路が必要になってきている。
（発明の目的）
本発明は上記問題点の解消を図るためになされたもので
あり、周波数が偶数倍具なる二種の制御信号に関して、
両信号間に生じた位相のずれを充分に補正し得る位相制
御回路を提供するものである。
あり、周波数が偶数倍具なる二種の制御信号に関して、
両信号間に生じた位相のずれを充分に補正し得る位相制
御回路を提供するものである。
（発明の構成）
本発明の回路は、ポジティブエツジＤフリッゾフロッゾ
とネガティブエツジＤフリップフロップを交互に合計ｎ
段（ｎ：偶数）連結した構成からなり、周波数がｎ倍異
なる二相の入力信号の高周波信号で前記ｎ段のフリップ
フロップをクロック駆動すると共に、低周波信号を前記
ｎ段のフリップフロップの初段に入力し、順次前段のフ
リップフロップの出力を後段のフリップフロップに入力
し、最終段より低周波信号を取り出す回路構成になって
いる。これにより、低周波信号は高周波信号に位相が一
致する。
とネガティブエツジＤフリップフロップを交互に合計ｎ
段（ｎ：偶数）連結した構成からなり、周波数がｎ倍異
なる二相の入力信号の高周波信号で前記ｎ段のフリップ
フロップをクロック駆動すると共に、低周波信号を前記
ｎ段のフリップフロップの初段に入力し、順次前段のフ
リップフロップの出力を後段のフリップフロップに入力
し、最終段より低周波信号を取り出す回路構成になって
いる。これにより、低周波信号は高周波信号に位相が一
致する。
（実施例の説明）
本発明の回路は、低周波信号の位相を、高周波信号でク
ロックを駆動したポ・ゾティゾエッノＤフリッゾフロッ
ゾと、ネガティブエラ−）Ｄフリップフロップを使って
遅らせていき、目的とするタイミングより位相が丁度半
周期ずれた信号を作シ出し、その反転出力をとシ出すこ
とによって、タイミングが目的と一致し、かつ位相のば
らつきが充分にとり除かれた低周波信号を作シ出すとい
うものである。
ロックを駆動したポ・ゾティゾエッノＤフリッゾフロッ
ゾと、ネガティブエラ−）Ｄフリップフロップを使って
遅らせていき、目的とするタイミングより位相が丁度半
周期ずれた信号を作シ出し、その反転出力をとシ出すこ
とによって、タイミングが目的と一致し、かつ位相のば
らつきが充分にとり除かれた低周波信号を作シ出すとい
うものである。
以下、本発明の実施例を周波数比が２倍の場合について
図面を用いて説明する。二つの入力信号の低周波信号を
ＤＣＬＫ、高周波信号をＨＣＬＫとし、ＨＣＬＫの１］
期＋；Ｊ ＤＣＬＫの１／２とする。これら二つの入力
信号の位相のずれを修正する場合、元の信号の位相関係
、つまシ低周波信号ＤＣＬＫの立上シ立下シエッジがＨ
ＣＬＫの立上りエツジに合っているか、立下りエツジに
合っているかによって、回路の構成が若干異なってくる
。
図面を用いて説明する。二つの入力信号の低周波信号を
ＤＣＬＫ、高周波信号をＨＣＬＫとし、ＨＣＬＫの１］
期＋；Ｊ ＤＣＬＫの１／２とする。これら二つの入力
信号の位相のずれを修正する場合、元の信号の位相関係
、つまシ低周波信号ＤＣＬＫの立上シ立下シエッジがＨ
ＣＬＫの立上りエツジに合っているか、立下りエツジに
合っているかによって、回路の構成が若干異なってくる
。
第１図はＤＣＬＫのエツジがＨＣＬＫの立上りエツジで
合う場合の回路の構成を示すブロック図である。
合う場合の回路の構成を示すブロック図である。
この場合は、初段にネガティブエツジＤフリップフロッ
プ１、次段にポジティブエツジフリップフロップ２を配
置する。なお３及び４は入カッ々ッファである。ネガテ
ィブエッジフリツプフロツ７’ｌのＤ入力に低周波信号
であるＤＣＬＫを入力し、そのＱ出力をポジティブエツ
ジフリップフロップ２のＤ入力に接続する。クロック信
号として、各各のフリップフロップに高周波のＨＣＬＫ
を入力する。
プ１、次段にポジティブエツジフリップフロップ２を配
置する。なお３及び４は入カッ々ッファである。ネガテ
ィブエッジフリツプフロツ７’ｌのＤ入力に低周波信号
であるＤＣＬＫを入力し、そのＱ出力をポジティブエツ
ジフリップフロップ２のＤ入力に接続する。クロック信
号として、各各のフリップフロップに高周波のＨＣＬＫ
を入力する。
低周波信号としての出力は、ポジティブエツジフリップ
フロップ２のｎ出力から、高周波信号はＨＣＬＫをその
ままとり出す。
フロップ２のｎ出力から、高周波信号はＨＣＬＫをその
ままとり出す。
第２図は第１図における各点における信号波形を示すも
ので、第２図（、）及び（ｂ）に示すように、ＨＣＬＫ
に対して位相のずれが生じたＤＣＬＫ信号をまずネガテ
ィブエッノＤフリッゾフロップｌに入れると、位相のず
れがＨｅ ＬＫの周期の±１／２以内であれば、第２図
（ｃ）に示すように、位相のずれの大小にかかわらず目
的のターイミングより位相が丁度ＤＣＬＫの周期の・′
ｌ／４遅れたＤＣＬＫ“信号がＱ出力より出力される。
ので、第２図（、）及び（ｂ）に示すように、ＨＣＬＫ
に対して位相のずれが生じたＤＣＬＫ信号をまずネガテ
ィブエッノＤフリッゾフロップｌに入れると、位相のず
れがＨｅ ＬＫの周期の±１／２以内であれば、第２図
（ｃ）に示すように、位相のずれの大小にかかわらず目
的のターイミングより位相が丁度ＤＣＬＫの周期の・′
ｌ／４遅れたＤＣＬＫ“信号がＱ出力より出力される。
この時、ＤＣＬＫ“はＨＣＬＫの立下りエツジにタイミ
ングが完全に合う。この信号を次段のポジティブエツジ
フリップフロップ２に入力すると、低周波信号のタイミ
ングはさらに１／４周期遅れ、Ｑ出力からは目的の信号
の反転信号（位相が１／２（５） 遅れた信号）が、つまシ、万出力からは、第２図（ｄ）
（ｅ）のように、目的としたタイミングに一致し、かつ
位相のずれがとシ除かれた信号が出力される。
ングが完全に合う。この信号を次段のポジティブエツジ
フリップフロップ２に入力すると、低周波信号のタイミ
ングはさらに１／４周期遅れ、Ｑ出力からは目的の信号
の反転信号（位相が１／２（５） 遅れた信号）が、つまシ、万出力からは、第２図（ｄ）
（ｅ）のように、目的としたタイミングに一致し、かつ
位相のずれがとシ除かれた信号が出力される。
第３図はＤＣＬＫのタイミングが）ＩＣＬＫの立下シエ
ッジで合う場合の回路の構成を示すブロック図である。
ッジで合う場合の回路の構成を示すブロック図である。
この場合は第１図とは逆に、初段にポジティブエツジＤ
フリッゾフロップ２を、次段にネガティブエツジＤフリ
ップフロッゾ１を配置したものであり、前に述べた説明
と同様な原理で、最終段のＱ出力よシ高周波信号の立下
シエッジに正確に位相が合った低周波信号を取り出すこ
とができる。
フリッゾフロップ２を、次段にネガティブエツジＤフリ
ップフロッゾ１を配置したものであり、前に述べた説明
と同様な原理で、最終段のＱ出力よシ高周波信号の立下
シエッジに正確に位相が合った低周波信号を取り出すこ
とができる。
第４図（、）〜（ｄ）は第３図の各点（、）〜（ｄ）に
おける波−形を示す。
おける波−形を示す。
一般に周波数比がｎ倍（ｎ：偶数）の二相の入力信号の
位相を合わせるためには、ポ・ゾティブエ。
位相を合わせるためには、ポ・ゾティブエ。
ッジＤフリッグフロッグとネガティブエツジＤフリッゾ
フロッグを交互に、合計ｎ段だけ並べた構造を作れば良
い。この場合低周波信号の位相が高周波信号の立上りエ
ツジで合う場合には、初段に（６） ネガティブエツジＤフリッゾ７０ッゾ、立下シで合う場
合には、初段にポジティブエツジＤフリップ７０ツブを
配置する。
フロッグを交互に、合計ｎ段だけ並べた構造を作れば良
い。この場合低周波信号の位相が高周波信号の立上りエ
ツジで合う場合には、初段に（６） ネガティブエツジＤフリッゾ７０ッゾ、立下シで合う場
合には、初段にポジティブエツジＤフリップ７０ツブを
配置する。
第５図は周波数比が４倍の場合の回路構成を示し、この
例では低周波信号の位相が高周波信号の立上りエツジで
合う場合を示している。
例では低周波信号の位相が高周波信号の立上りエツジで
合う場合を示している。
（発明の効果）
以上説明したように、本発明の位相制御回路によれば、
周波数が偶数倍具なる二相の信号間に生じた位相のずれ
を補正し、タイミングを充分に一致させることができ、
回路構成も比較的シングルで、半導体集積回路基板上に
簡単に一体構成でき、信号間の位相のばらつきを除去で
きる。また、必要とするＬＳＩにこのような位相制御回
路を設けることによって、複数のＬＳＩを使った回路シ
ステムの動作速度を向上させる上で極めて有効である。
周波数が偶数倍具なる二相の信号間に生じた位相のずれ
を補正し、タイミングを充分に一致させることができ、
回路構成も比較的シングルで、半導体集積回路基板上に
簡単に一体構成でき、信号間の位相のばらつきを除去で
きる。また、必要とするＬＳＩにこのような位相制御回
路を設けることによって、複数のＬＳＩを使った回路シ
ステムの動作速度を向上させる上で極めて有効である。
第１図及び第３図は本発明の位相制御回路の回路構成を
示すブロック図、第２図及び第４図は第１図及び第３図
の各点における信号波形を示す図、第５図は本発明の別
の実施例の構成を示すブロック図である。 １・・・ネガティブエツジＤフリッゾフロッグ、２・・
・ポジティブエツジＤフリッゾフロッグ、３．４・・・
入カパッファ。 第１図 第２図 第３図 第４図
示すブロック図、第２図及び第４図は第１図及び第３図
の各点における信号波形を示す図、第５図は本発明の別
の実施例の構成を示すブロック図である。 １・・・ネガティブエツジＤフリッゾフロッグ、２・・
・ポジティブエツジＤフリッゾフロッグ、３．４・・・
入カパッファ。 第１図 第２図 第３図 第４図
Claims (1)
- ？ジティブエッジＤフリッゾフロッグとネガティブエツ
ジＤフリノゾフロッゾとを交互に連結した１段構成とし
、周波数がｎ倍異なる二相の入力信号の高周波信号で前
記ｎ段の各フリップフロッ７’＆クロック駆動すると共
に、低周波信号を前記ｎ段のフリップ７０ツゾの初段に
入力し、順次前段のフリッゾフロッ！出力を後段のフリ
ラグフロップに入力し、最終段よシ前記低周波信号を出
力するようにしたことを特徴とする位相制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20455282A JPS5994916A (ja) | 1982-11-24 | 1982-11-24 | 位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20455282A JPS5994916A (ja) | 1982-11-24 | 1982-11-24 | 位相制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5994916A true JPS5994916A (ja) | 1984-05-31 |
Family
ID=16492378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20455282A Pending JPS5994916A (ja) | 1982-11-24 | 1982-11-24 | 位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994916A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7069697B2 (en) | 2000-07-06 | 2006-07-04 | Mitsubishi Jidosha Kogyo Kabushiki Kaisha | Door glass run |
-
1982
- 1982-11-24 JP JP20455282A patent/JPS5994916A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7069697B2 (en) | 2000-07-06 | 2006-07-04 | Mitsubishi Jidosha Kogyo Kabushiki Kaisha | Door glass run |
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