JPH04134563A - 論理シミュレーション方法 - Google Patents
論理シミュレーション方法Info
- Publication number
- JPH04134563A JPH04134563A JP2257805A JP25780590A JPH04134563A JP H04134563 A JPH04134563 A JP H04134563A JP 2257805 A JP2257805 A JP 2257805A JP 25780590 A JP25780590 A JP 25780590A JP H04134563 A JPH04134563 A JP H04134563A
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- Japan
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- delay
- logic
- delay time
- input terminal
- simulation
- Prior art date
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- 238000004088 simulation Methods 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 6
- 238000004364 calculation method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理シミュレーション方式に関し、特に論理素
子の伝搬遅延を考慮した論理シミュレーション方式に関
する。
子の伝搬遅延を考慮した論理シミュレーション方式に関
する。
従来の論理回路における素子の論理シミュレーション方
式は、素子の一伝搬遅延を考慮して行なわれる。
式は、素子の一伝搬遅延を考慮して行なわれる。
第3図(a)、(b)はそれぞれかかる従来の一例を説
明するための論理回路図である。
明するための論理回路図である。
第3図(a)に示すように、従来の論理回路は、伝搬遅
延dを持つ論理素子を表わし、二つの入力INI、IN
2を有する遅延時間Oの論理素子4と、この論理素子4
の出力に接続された伝搬遅延dを持つ遅延素子7とから
構成される。実際に、論理シミュレータとして実現する
に当っては、論理素子4の出力の変化によって生じるイ
ベントを時刻d後のイベントとしてタイムホイールに登
録することにより、遅延素子7を等価的に実現している
。
延dを持つ論理素子を表わし、二つの入力INI、IN
2を有する遅延時間Oの論理素子4と、この論理素子4
の出力に接続された伝搬遅延dを持つ遅延素子7とから
構成される。実際に、論理シミュレータとして実現する
に当っては、論理素子4の出力の変化によって生じるイ
ベントを時刻d後のイベントとしてタイムホイールに登
録することにより、遅延素子7を等価的に実現している
。
第3図(b)に示すように、論理シミュレータ上第3図
(a)で示した各素子は、伝搬遅延dをもった1個の論
理素子4で実現される。
(a)で示した各素子は、伝搬遅延dをもった1個の論
理素子4で実現される。
かかる第3図(a)、(b)の方法によると、全ての入
力端子INI、IN2から出力端子OUTまでの伝搬遅
延時間は等しくなってしまう0例えば、入力端子INI
から出力端子OUTまでの遅延時間と入力端子IN2か
ら出力端子UTまでの遅延は等しくdである。しかしな
がら、実際の論理回路においては、入力端子と出力端子
の組み合わせにより遅延時間が異なる。従って、それを
正確にシミュレートしようとする場合、第3図(a)、
(b)に基づくシミュレーション方式は使用できない。
力端子INI、IN2から出力端子OUTまでの伝搬遅
延時間は等しくなってしまう0例えば、入力端子INI
から出力端子OUTまでの遅延時間と入力端子IN2か
ら出力端子UTまでの遅延は等しくdである。しかしな
がら、実際の論理回路においては、入力端子と出力端子
の組み合わせにより遅延時間が異なる。従って、それを
正確にシミュレートしようとする場合、第3図(a)、
(b)に基づくシミュレーション方式は使用できない。
この問題を解決するために、入力端子にも遅延を考慮し
、入力端子毎に遅延時間を変えることが行なわれる。
、入力端子毎に遅延時間を変えることが行なわれる。
第4図はかかる従来の他の例を説明するための論理回路
図である。
図である。
第4図に示すように、この論理回路は、論理素子4の入
力端子INI側に伝搬遅延時間d1の遅延素子2を挿入
し、跋た入力端子IN2側に遅延時間d2の遅延素子3
を挿入する。ここで、論理素子4の遅延をdとすると、
入力端子INIから出力端子OUTへの遅延はdl+d
となり、入力端子IN2から出力端子OUTへの遅延は
d2+dとなる。すなわち、遅延素子2.3の遅延時間
d1とd2に差を持たせることにより、各経路の遅延時
間を異なるようにすることができる。
力端子INI側に伝搬遅延時間d1の遅延素子2を挿入
し、跋た入力端子IN2側に遅延時間d2の遅延素子3
を挿入する。ここで、論理素子4の遅延をdとすると、
入力端子INIから出力端子OUTへの遅延はdl+d
となり、入力端子IN2から出力端子OUTへの遅延は
d2+dとなる。すなわち、遅延素子2.3の遅延時間
d1とd2に差を持たせることにより、各経路の遅延時
間を異なるようにすることができる。
上述した従来の論理シミュレーション方式、特に後者の
入力端子に遅延を持たせる第4図の論理シミュレーショ
ン方式は、入力側に挿入した遅延素子2.3が第3図(
a)に示す出力側に挿入した遅延素子7と異なり、イベ
ントの処理方法の工夫で実現することはできない、この
ため、あたかも実際に素子があるかのような取り扱いが
必要になる。すなわち、後者の第4図に示す例では、遅
延素子2,3および論理素子4の3つの素子があるもの
として取り扱わなければならない、要するに、入力端子
に遅延を持たせるシミュレーション方式では、シミュレ
ーションの対象となる論理回路の素子数を等価的に増加
させることになり、シミュレーションに要する計算時間
を著しく増加させるという欠点がある。
入力端子に遅延を持たせる第4図の論理シミュレーショ
ン方式は、入力側に挿入した遅延素子2.3が第3図(
a)に示す出力側に挿入した遅延素子7と異なり、イベ
ントの処理方法の工夫で実現することはできない、この
ため、あたかも実際に素子があるかのような取り扱いが
必要になる。すなわち、後者の第4図に示す例では、遅
延素子2,3および論理素子4の3つの素子があるもの
として取り扱わなければならない、要するに、入力端子
に遅延を持たせるシミュレーション方式では、シミュレ
ーションの対象となる論理回路の素子数を等価的に増加
させることになり、シミュレーションに要する計算時間
を著しく増加させるという欠点がある。
本発明の目的は、かかる論理回路の素子数の削減および
シミュレーションの計算時間の短縮等を実現することの
できる論理シミュレーション方式を提供することにある
。
シミュレーションの計算時間の短縮等を実現することの
できる論理シミュレーション方式を提供することにある
。
本発明の論理シミュレーション式は、論理回路を構成す
る論理素子の全入力端子のうち少なくとも一部の遅延時
間を各々の入力端子を駆動する前段の論理素子の遅延時
間に加え、前段に遅延時間を加えた入力端子の遅延を零
に置き換えてシミュレーションするように構成している
。
る論理素子の全入力端子のうち少なくとも一部の遅延時
間を各々の入力端子を駆動する前段の論理素子の遅延時
間に加え、前段に遅延時間を加えた入力端子の遅延を零
に置き換えてシミュレーションするように構成している
。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図(a)、(b)は、それぞれ本発明の一実施例を
説明するための論理回路図である。
説明するための論理回路図である。
第1図(a)に示すように、本実施例は前述した第4図
に示す従来例と同様に、論理素子4の入力端子側に伝搬
遅延時間di、d2を有する遅延素子2,3を挿入する
。この遅延素子2は伝搬遅延時間tの論理素子lにより
駆動されている。
に示す従来例と同様に、論理素子4の入力端子側に伝搬
遅延時間di、d2を有する遅延素子2,3を挿入する
。この遅延素子2は伝搬遅延時間tの論理素子lにより
駆動されている。
次に、第1図(b)に示すように、前段の論理素子1の
遅延時間を(t+dl)とし、遅延素子2の遅延時間を
零にする。このようにしても、論理回路の論理動作や伝
搬遅延時間に影響しないことは明らかである。この遅延
素子2を省いた状態で、論理シミュレーションを行えば
、素子数が少なく、シミュレーションに要する計数時間
を短縮することができる。
遅延時間を(t+dl)とし、遅延素子2の遅延時間を
零にする。このようにしても、論理回路の論理動作や伝
搬遅延時間に影響しないことは明らかである。この遅延
素子2を省いた状態で、論理シミュレーションを行えば
、素子数が少なく、シミュレーションに要する計数時間
を短縮することができる。
第2図(a)、(b)はそれぞれ本発明の他の実施例を
説明するための論理回路図である。
説明するための論理回路図である。
第2図(a)に示すように、本実施例は論理素子4の入
力端子の遅延を表わす遅延素子2を駆動している論理素
子1が同時に論理素子5の入力端子の遅延を表わす遅延
素子6をも駆動している。
力端子の遅延を表わす遅延素子2を駆動している論理素
子1が同時に論理素子5の入力端子の遅延を表わす遅延
素子6をも駆動している。
このように、複数の遅延素子2,6を駆動している論理
素子1の場合は、最も小さな遅延時間d1を有する遅延
素子2に着目し、その遅延時間d1を駆動素子1に加算
し、大きな遅延時間d3を有する遅延素子6から遅延時
間dbを減算するとともにその遅延素子2を省略する。
素子1の場合は、最も小さな遅延時間d1を有する遅延
素子2に着目し、その遅延時間d1を駆動素子1に加算
し、大きな遅延時間d3を有する遅延素子6から遅延時
間dbを減算するとともにその遅延素子2を省略する。
第2図(b)に示すように、遅延時間がdl<d3の時
は、前段論理素子1の伝搬遅延時間を(d十dl”)と
し、遅延素子2を省略し、遅延素子6の遅延時間を(d
3−dl)とする。
は、前段論理素子1の伝搬遅延時間を(d十dl”)と
し、遅延素子2を省略し、遅延素子6の遅延時間を(d
3−dl)とする。
かかる状態の論理回路はシミュレーションにあたり、前
述した一実施例と同様の結果が得られる。
述した一実施例と同様の結果が得られる。
以上説明したように、本発明の論理シミュレーション方
式は、論理回路を構成する論理素子の入力に接続されて
いる遅延素子を大幅に省略することができ、各素子の入
力端子と出力端子の組み合わせによる伝搬遅延時間の組
立を表現できるだけでなく、シミュレーションに要する
計算時間を短縮できるという効果がある。
式は、論理回路を構成する論理素子の入力に接続されて
いる遅延素子を大幅に省略することができ、各素子の入
力端子と出力端子の組み合わせによる伝搬遅延時間の組
立を表現できるだけでなく、シミュレーションに要する
計算時間を短縮できるという効果がある。
ための論理回路図、第3図(a)、(b)はそれぞれ従
来の一例を説明するための論理回路図、第4図は従来の
他の例を説明するための論理回路図である。
来の一例を説明するための論理回路図、第4図は従来の
他の例を説明するための論理回路図である。
1.4.5・・・論理素子、2,3.6・・・遅延素子
、IN、INI、IN2・・・入力端子、OUT・・・
出力端子。
、IN、INI、IN2・・・入力端子、OUT・・・
出力端子。
Claims (1)
- 論理回路を構成する論理素子の全入力端子のうち少なく
とも一部の遅延時間を各々の入力端子を駆動する前段の
論理素子の遅延時間に加え、前段に遅延時間を加えた入
力端子の遅延を零に置き換えてシミュレーションするこ
とを特徴とする論理シミュレーション方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2257805A JP3060512B2 (ja) | 1990-09-27 | 1990-09-27 | 論理シミュレーション方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2257805A JP3060512B2 (ja) | 1990-09-27 | 1990-09-27 | 論理シミュレーション方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04134563A true JPH04134563A (ja) | 1992-05-08 |
JP3060512B2 JP3060512B2 (ja) | 2000-07-10 |
Family
ID=17311357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2257805A Expired - Lifetime JP3060512B2 (ja) | 1990-09-27 | 1990-09-27 | 論理シミュレーション方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3060512B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006203416A (ja) * | 2005-01-19 | 2006-08-03 | Mitsubishi Electric Corp | 電子素子及び解読攻撃防御方法 |
-
1990
- 1990-09-27 JP JP2257805A patent/JP3060512B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006203416A (ja) * | 2005-01-19 | 2006-08-03 | Mitsubishi Electric Corp | 電子素子及び解読攻撃防御方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3060512B2 (ja) | 2000-07-10 |
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