JPH04134563A - 論理シミュレーション方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理シミュレーション方式に関し、特に論理素
子の伝搬遅延を考慮した論理シミュレーション方式に関
する。

〔従来の技術〕

従来の論理回路における素子の論理シミュレーション方
式は、素子の一伝搬遅延を考慮して行なわれる。

第３図（ａ）、（ｂ）はそれぞれかかる従来の一例を説
明するための論理回路図である。

第３図（ａ）に示すように、従来の論理回路は、伝搬遅
延ｄを持つ論理素子を表わし、二つの入力ＩＮＩ、ＩＮ
２を有する遅延時間Ｏの論理素子４と、この論理素子４
の出力に接続された伝搬遅延ｄを持つ遅延素子７とから
構成される。実際に、論理シミュレータとして実現する
に当っては、論理素子４の出力の変化によって生じるイ
ベントを時刻ｄ後のイベントとしてタイムホイールに登
録することにより、遅延素子７を等価的に実現している
。

第３図（ｂ）に示すように、論理シミュレータ上第３図
（ａ）で示した各素子は、伝搬遅延ｄをもった１個の論
理素子４で実現される。

かかる第３図（ａ）、（ｂ）の方法によると、全ての入
力端子ＩＮＩ、ＩＮ２から出力端子ＯＵＴまでの伝搬遅
延時間は等しくなってしまう０例えば、入力端子ＩＮＩ
から出力端子ＯＵＴまでの遅延時間と入力端子ＩＮ２か
ら出力端子ＵＴまでの遅延は等しくｄである。しかしな
がら、実際の論理回路においては、入力端子と出力端子
の組み合わせにより遅延時間が異なる。従って、それを
正確にシミュレートしようとする場合、第３図（ａ）、
（ｂ）に基づくシミュレーション方式は使用できない。

この問題を解決するために、入力端子にも遅延を考慮し
、入力端子毎に遅延時間を変えることが行なわれる。

第４図はかかる従来の他の例を説明するための論理回路
図である。

第４図に示すように、この論理回路は、論理素子４の入
力端子ＩＮＩ側に伝搬遅延時間ｄ１の遅延素子２を挿入
し、跋た入力端子ＩＮ２側に遅延時間ｄ２の遅延素子３
を挿入する。ここで、論理素子４の遅延をｄとすると、
入力端子ＩＮＩから出力端子ＯＵＴへの遅延はｄｌ＋ｄ
となり、入力端子ＩＮ２から出力端子ＯＵＴへの遅延は
ｄ２＋ｄとなる。すなわち、遅延素子２．３の遅延時間
ｄ１とｄ２に差を持たせることにより、各経路の遅延時
間を異なるようにすることができる。

〔発明が解決しようとする課題〕

上述した従来の論理シミュレーション方式、特に後者の
入力端子に遅延を持たせる第４図の論理シミュレーショ
ン方式は、入力側に挿入した遅延素子２．３が第３図（
ａ）に示す出力側に挿入した遅延素子７と異なり、イベ
ントの処理方法の工夫で実現することはできない、この
ため、あたかも実際に素子があるかのような取り扱いが
必要になる。すなわち、後者の第４図に示す例では、遅
延素子２，３および論理素子４の３つの素子があるもの
として取り扱わなければならない、要するに、入力端子
に遅延を持たせるシミュレーション方式では、シミュレ
ーションの対象となる論理回路の素子数を等価的に増加
させることになり、シミュレーションに要する計算時間
を著しく増加させるという欠点がある。

本発明の目的は、かかる論理回路の素子数の削減および
シミュレーションの計算時間の短縮等を実現することの
できる論理シミュレーション方式を提供することにある
。

〔課題を解決するための手段〕

本発明の論理シミュレーション式は、論理回路を構成す
る論理素子の全入力端子のうち少なくとも一部の遅延時
間を各々の入力端子を駆動する前段の論理素子の遅延時
間に加え、前段に遅延時間を加えた入力端子の遅延を零
に置き換えてシミュレーションするように構成している
。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）、（ｂ）は、それぞれ本発明の一実施例を
説明するための論理回路図である。

第１図（ａ）に示すように、本実施例は前述した第４図
に示す従来例と同様に、論理素子４の入力端子側に伝搬
遅延時間ｄｉ、ｄ２を有する遅延素子２，３を挿入する
。この遅延素子２は伝搬遅延時間ｔの論理素子ｌにより
駆動されている。

次に、第１図（ｂ）に示すように、前段の論理素子１の
遅延時間を（ｔ＋ｄｌ）とし、遅延素子２の遅延時間を
零にする。このようにしても、論理回路の論理動作や伝
搬遅延時間に影響しないことは明らかである。この遅延
素子２を省いた状態で、論理シミュレーションを行えば
、素子数が少なく、シミュレーションに要する計数時間
を短縮することができる。

第２図（ａ）、（ｂ）はそれぞれ本発明の他の実施例を
説明するための論理回路図である。

第２図（ａ）に示すように、本実施例は論理素子４の入
力端子の遅延を表わす遅延素子２を駆動している論理素
子１が同時に論理素子５の入力端子の遅延を表わす遅延
素子６をも駆動している。

このように、複数の遅延素子２，６を駆動している論理
素子１の場合は、最も小さな遅延時間ｄ１を有する遅延
素子２に着目し、その遅延時間ｄ１を駆動素子１に加算
し、大きな遅延時間ｄ３を有する遅延素子６から遅延時
間ｄｂを減算するとともにその遅延素子２を省略する。

第２図（ｂ）に示すように、遅延時間がｄｌ＜ｄ３の時
は、前段論理素子１の伝搬遅延時間を（ｄ十ｄｌ”）と
し、遅延素子２を省略し、遅延素子６の遅延時間を（ｄ
３−ｄｌ）とする。

かかる状態の論理回路はシミュレーションにあたり、前
述した一実施例と同様の結果が得られる。

〔発明の効果〕

以上説明したように、本発明の論理シミュレーション方
式は、論理回路を構成する論理素子の入力に接続されて
いる遅延素子を大幅に省略することができ、各素子の入
力端子と出力端子の組み合わせによる伝搬遅延時間の組
立を表現できるだけでなく、シミュレーションに要する
計算時間を短縮できるという効果がある。

ための論理回路図、第３図（ａ）、（ｂ）はそれぞれ従
来の一例を説明するための論理回路図、第４図は従来の
他の例を説明するための論理回路図である。

１．４．５・・・論理素子、２，３．６・・・遅延素子
、ＩＮ、ＩＮＩ、ＩＮ２・・・入力端子、ＯＵＴ・・・
出力端子。

Claims (1)

【特許請求の範囲】
1. 論理回路を構成する論理素子の全入力端子のうち少なく
   とも一部の遅延時間を各々の入力端子を駆動する前段の
   論理素子の遅延時間に加え、前段に遅延時間を加えた入
   力端子の遅延を零に置き換えてシミュレーションするこ
   とを特徴とする論理シミュレーション方式。