JPH04256177A - 論理シミュレーション方式 - Google Patents

論理シミュレーション方式

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Publication number
JPH04256177A
JPH04256177A JP3017239A JP1723991A JPH04256177A JP H04256177 A JPH04256177 A JP H04256177A JP 3017239 A JP3017239 A JP 3017239A JP 1723991 A JP1723991 A JP 1723991A JP H04256177 A JPH04256177 A JP H04256177A
Authority
JP
Japan
Prior art keywords
logic
delay
calculation
result
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3017239A
Other languages
English (en)
Inventor
Hiroshi Satake
佐武 弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3017239A priority Critical patent/JPH04256177A/ja
Publication of JPH04256177A publication Critical patent/JPH04256177A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、論理回路の論理シミュ
レーション方式に関する。
【0002】
【従来の技術】従来、論理回路の論理シミュレーション
方式においては、遅延時間の演算を行っておらず、遅延
時間のシミュレーションは遅延シミュレーションで行っ
ていた。しかし、遅延シミュレーションでは、イベント
処理を行っているため、同じゲートの演算を重複してシ
ミュレーションすることがあった。
【0003】
【発明が解決しようとする課題】上述した従来の遅延シ
ミュレーションでは、同じゲートの演算を重複してシミ
ュレーションすることがあるので、論理シミュレーショ
ン方式に比べそれだけ時間がかかり、シミュレーション
速度が遅くなるという欠点を有していた。
【0004】本発明の目的は、遅延時間のシミュレーシ
ョン速度を速めることができる論理シミュレーション方
式を提供することにある。
【0005】
【課題を解決するための手段】第1の発明の論理シミュ
レーション方式は、論理回路のシミュレーションを行う
論理シミュレーション方式において、(A)論理回路の
回路情報と入力パタンとを入力して、論理値演算を行う
論理演算手段、(B)前記論理演算手段の演算結果情報
と各ゲートの遅延情報とから遅延値演算を行う遅延演算
手段、(C)前記論理演算手段の演算結果である前段の
ゲートの論理値と、前記遅延演算手段の演算結果である
前段のゲートの遅延値とを次段のゲートに伝播する伝播
手段、(D)演算結果の伝播が順次外部出力ピンまで伝
わったとき、論理演算結果と遅延演算結果とを出力する
演算結果出力手段、を備えている。
【0006】また、第2の発明の論理シミュレーション
方式は、論理回路のシミュレーションを行う論理シミュ
レーション方式において、(A)論理回路の回路情報と
入力パタンとを入力して、論理値演算を行う論理演算ス
テップ、(B)前記論理演算ステップの演算結果情報と
各ゲートの遅延情報とから遅延値演算を行う遅延演算ス
テップ、(C)前記論理演算ステップの演算結果である
前段のゲートの論理値と、前記遅延演算ステップの演算
結果である前段のゲートの遅延値とを次段のゲートに伝
播する伝播ステップ、(D)演算結果の伝播が順次外部
出力ピンまで伝わったとき、論理演算結果と遅延演算結
果とを出力する演算結果出力ステップ、を備えて構成さ
れている。
【0007】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【0008】図1は本発明の論理シミュレーション方式
の一実施例を示すブロック図である。
【0009】図1の論理シミュレーション方式は、論理
回路の回路情報5と入力パタン6とを入力して、論理値
演算を行う論理演算部1、論理演算部1の演算結果情報
と各ゲートの遅延情報とから遅延値演算を行う遅延演算
部2、論理演算部1の演算結果である前段のゲートの論
理値と、遅延演算部2の演算結果である前段のゲートの
遅延値とを次段のゲートに伝播する伝播部3、演算結果
の伝播が順次外部出力ピンまで伝わったとき、論理演算
結果と遅延演算結果とを出力する演算結果出力部4から
構成されている。
【0010】次に、動作を説明する。
【0011】図2は、図1の論理シミュレーション方式
の動作の流れを示すフローチャートである。
【0012】まず、論理回路の回路情報5と与えられた
入力パタン6とを論理演算部1に入力してゲートの論理
値演算を行う(ステップ11)。この後で、そのゲート
の遅延情報が遅延演算部2に入力され、遅延演算部2に
より遅延時間が演算される(ステップ12)。次に、論
理演算部1及び遅延演算部2で得られた演算結果を、伝
播部3により次段のゲートに伝播させる(ステップ13
)。そして、演算結果の伝播が外部出力ピンまで伝わっ
たか否かが判定され(ステップ14)、演算結果の伝播
が順次外部出力ピンまで伝わったとき、論理演算結果と
遅延演算結果とが出力され(ステップ15)、動作を終
了する。また、演算結果の伝播が外部出力ピンまで伝わ
っていないときには、再度ステップ11に戻り、そして
論理値演算,遅延演算及び演算結果の伝播が繰り返され
る。
【0013】図3は、本実施例の論理シミュレーション
方式における動作の一例を示すために用いられる回路の
回路図であり、この回路を演算対象として上記の動作を
具体的に説明する。
【0014】なお、遅延演算部2は、ゲートの出力側で
の遅延時間としては、そのゲート自身の遅延時間に、ゲ
ートの2つの入力に接続された前段のゲートの出力側で
の遅延時間うち、大きい方の値を加算して得られる値を
とるものとする。
【0015】まず、外部入力ピンに入力パタンを与える
。次に、論理値演算部1がゲートAの論理値演算を行い
、遅延値演算部2が遅延値演算を行う。論理値演算の結
果は「0」であり、遅延値演算の結果は「2.0」であ
る。次に、伝播部3は、論理演算部1及び遅延演算部2
で得られた2つの演算結果を次段(ゲートC)に伝播さ
せる。
【0016】次に、ゲートBについても同様に2つの演
算を行う。
【0017】ゲートBの場合の論理値演算の結果は「1
」であり、遅延値演算の結果は「1.0」である。 そして、この2つの演算結果を伝播部3により次段(ゲ
ートCとゲートD)に伝播させる。
【0018】ゲートCの論理値演算と遅延値演算とを行
うと、論理値演算の結果は「0」である。遅延値演算の
結果は、2入力のうちの大きい方の遅延値「2.0」と
処理対象ゲート(ゲートC)の遅延値「1.0」の和を
とり、2.0+1.0=3.0となる。そして、これら
の結果を次段(ゲートD)に伝播させる。
【0019】ゲートDの論理値演算と遅延値演算とを行
うと、論理値演算の結果は「0」である。遅延値演算の
結果は、2入力のうちの大きい方の遅延値「3.0」と
、処理対象ゲート(ゲートD)の遅延値「1.0」との
和をとり、3.0+1.0=4.0となる。そして、こ
れらの結果を次段(外部出力ピン)に伝播させる。
【0020】演算結果が外部ピンまで伝播されたとき処
理を終了する。演算結果としては、論理値演算の演算結
果「0」と、遅延値演算の演算結果「4.0」とが演算
結果出力部4から出力される。
【0021】
【発明の効果】以上説明したように、本発明の論理シミ
ュレーション方式は、同時に遅延時間の演算をすること
により、従来の遅延シミュレーションよりも速く遅延時
間を得ることができるという効果を有している。
【図面の簡単な説明】
【図1】本発明の論理シミュレーション方式の一実施例
を示すブロック図である。
【図2】図1の論理シミュレーション方式の一実施例の
動作の流れを示すフローチャートである。
【図3】本実施例の論理シミュレーション方式における
動作の一例を示すために用いられる回路の回路図である
【符号の説明】
1    論理演算部 2    遅延演算部 3    伝播部 4    演算結果出力部 5    回路情報 6    入力パタン 7    遅延情報

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】  論理回路のシミュレーションを行う論
    理シミュレーション方式において、(A)論理回路の回
    路情報と入力パタンとを入力して、論理値演算を行う論
    理演算手段、(B)前記論理演算手段の演算結果情報と
    各ゲートの遅延情報とから遅延値演算を行う遅延演算手
    段、(C)前記論理演算手段の演算結果である前段のゲ
    ートの論理値と、前記遅延演算手段の演算結果である前
    段のゲートの遅延値とを次段のゲートに伝播する伝播手
    段、(D)演算結果の伝播が順次外部出力ピンまで伝わ
    ったとき、論理演算結果と遅延演算結果とを出力する演
    算結果出力手段、を備えることを特徴とする論理シミュ
    レーション方式。
  2. 【請求項2】  論理回路のシミュレーションを行う論
    理シミュレーション方式において、(A)論理回路の回
    路情報と入力パタンとを入力して、論理値演算を行う論
    理演算ステップ、(B)前記論理演算ステップの演算結
    果情報と各ゲートの遅延情報とから遅延値演算を行う遅
    延演算ステップ、(C)前記論理演算ステップの演算結
    果である前段のゲートの論理値と、前記遅延演算ステッ
    プの演算結果である前段のゲートの遅延値とを次段のゲ
    ートに伝播する伝播ステップ、(D)演算結果の伝播が
    順次外部出力ピンまで伝わったとき、論理演算結果と遅
    延演算結果とを出力する演算結果出力ステップ、を備え
    ることを特徴とする論理シミュレーション方式。
JP3017239A 1991-02-08 1991-02-08 論理シミュレーション方式 Pending JPH04256177A (ja)

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JP3017239A JPH04256177A (ja) 1991-02-08 1991-02-08 論理シミュレーション方式

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JP3017239A JPH04256177A (ja) 1991-02-08 1991-02-08 論理シミュレーション方式

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JPH04256177A true JPH04256177A (ja) 1992-09-10

Family

ID=11938397

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JP3017239A Pending JPH04256177A (ja) 1991-02-08 1991-02-08 論理シミュレーション方式

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