JPH05108747A - 双方向ｍｏｓスイツチシミユレーシヨン方式 - Google Patents
双方向ｍｏｓスイツチシミユレーシヨン方式Info
- Publication number
- JPH05108747A JPH05108747A JP3265765A JP26576591A JPH05108747A JP H05108747 A JPH05108747 A JP H05108747A JP 3265765 A JP3265765 A JP 3265765A JP 26576591 A JP26576591 A JP 26576591A JP H05108747 A JPH05108747 A JP H05108747A
- Authority
- JP
- Japan
- Prior art keywords
- mos switch
- level
- input
- simulation
- bidirectional mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【構成】ワイヤードゲート13、14、15は各入力のワイヤー
ド演算を行い、ネットの論理状態値を決定する役割をも
つ零遅延のゲートである。特殊ゲート16は双方向ＭＯＳ
スイッチが構成要素となる経路への入力信号を入力と
し、双方向ＭＯＳスイッチの入力端子及び双方向ＭＯＳ
スイッチが構成要素となる経路に含まれる零遅延素子の
入力端子へシミュレーション上最も弱い論理レベルを伝
搬する役割を持ち、入力端子S1,G1,D2,G2,I1の各端子を
ファンイン元とし、☆印で示した端子へ出力が接続され
る。 【効果】双方向素子を含む経路の論理信号レベルを決定
することが可能となり、シミュレーションアルゴリズム
が単純化し、また、双方向ＭＯＳスイッチの評価のため
の特別な処理が不要になり、シミュレーション速度が向
上する。
ド演算を行い、ネットの論理状態値を決定する役割をも
つ零遅延のゲートである。特殊ゲート16は双方向ＭＯＳ
スイッチが構成要素となる経路への入力信号を入力と
し、双方向ＭＯＳスイッチの入力端子及び双方向ＭＯＳ
スイッチが構成要素となる経路に含まれる零遅延素子の
入力端子へシミュレーション上最も弱い論理レベルを伝
搬する役割を持ち、入力端子S1,G1,D2,G2,I1の各端子を
ファンイン元とし、☆印で示した端子へ出力が接続され
る。 【効果】双方向素子を含む経路の論理信号レベルを決定
することが可能となり、シミュレーションアルゴリズム
が単純化し、また、双方向ＭＯＳスイッチの評価のため
の特別な処理が不要になり、シミュレーション速度が向
上する。
Description
【０００１】
【産業上の利用分野】本発明は双方向ＭＯＳスイッチシ
ミュレーション方式に関する。
ミュレーション方式に関する。
【０００２】
【従来の技術】近年の半導体技術の進歩に伴いＬＳＩの
規模が増大し、その応用分野も急激に広がりつつある。
また、ＬＳＩの製造形態も、少品種多量生産から、多品
種小量生産へと移行し製品のライフサイクルも短くなり
つつある。これに伴い、以前にも増して必要な機能を早
く、かつ正しく実現できる設計支援システムが必要不可
欠となってきている。このため、実際のＬＳＩの製造す
る前に論理・タイミング検証を行うため論理シミュレー
タが開発され活用されている。また、ＭＯＳ回路技術の
発展に伴い双方向ＭＯＳスイッチの正確なシミュレーシ
ョンが要求されてきている。
規模が増大し、その応用分野も急激に広がりつつある。
また、ＬＳＩの製造形態も、少品種多量生産から、多品
種小量生産へと移行し製品のライフサイクルも短くなり
つつある。これに伴い、以前にも増して必要な機能を早
く、かつ正しく実現できる設計支援システムが必要不可
欠となってきている。このため、実際のＬＳＩの製造す
る前に論理・タイミング検証を行うため論理シミュレー
タが開発され活用されている。また、ＭＯＳ回路技術の
発展に伴い双方向ＭＯＳスイッチの正確なシミュレーシ
ョンが要求されてきている。
【０００３】従来の双方向ＭＯＳスイッチシミュレーシ
ョン方式では、双方向ＭＯＳスイッチが‘ＯＮ' 状態と
なった時等電位となる接点をリンクポインタで接続し、
いづれかの接点への入力状態値が変化した時、リンクポ
インタをたどって接続されている全接点の論理レベルの
ワイヤード演算を行い双方向ＭＯＳスイッチを含む経路
の論理レベルを決定する。双方向ＭＯＳスイッチの状態
が変化した時は、あらためて等電位となる接点をリンク
ポインタでダイナミックに接続し、リンクポインタをた
どりながら双方向ＭＯＳスイッチを含む経路の論理信号
レベルを決定していた。
ョン方式では、双方向ＭＯＳスイッチが‘ＯＮ' 状態と
なった時等電位となる接点をリンクポインタで接続し、
いづれかの接点への入力状態値が変化した時、リンクポ
インタをたどって接続されている全接点の論理レベルの
ワイヤード演算を行い双方向ＭＯＳスイッチを含む経路
の論理レベルを決定する。双方向ＭＯＳスイッチの状態
が変化した時は、あらためて等電位となる接点をリンク
ポインタでダイナミックに接続し、リンクポインタをた
どりながら双方向ＭＯＳスイッチを含む経路の論理信号
レベルを決定していた。
【０００４】
【発明が解決しようとする課題】上述した従来の双方向
ＭＯＳスイッチシミュレーション方式は、等電位となる
接点をリンクポインタで接続し評価を行うので動的なポ
インタ管理のオーバーヘッドが大きくなり、また、回路
データを分割して複数のプロセッサでシミュレーション
を行う場合、双方向ＭＯＳスイッチを含む経路がプロセ
ッサ間にまたがって展開されると等電位経路の論理レベ
ルを求めるためプロセッサ間で通信処理を行わなければ
ならず、実現するためにアルゴリズムが複雑になりシミ
ュレーション速度が低下するという欠点があった。
ＭＯＳスイッチシミュレーション方式は、等電位となる
接点をリンクポインタで接続し評価を行うので動的なポ
インタ管理のオーバーヘッドが大きくなり、また、回路
データを分割して複数のプロセッサでシミュレーション
を行う場合、双方向ＭＯＳスイッチを含む経路がプロセ
ッサ間にまたがって展開されると等電位経路の論理レベ
ルを求めるためプロセッサ間で通信処理を行わなければ
ならず、実現するためにアルゴリズムが複雑になりシミ
ュレーション速度が低下するという欠点があった。
【０００５】
【課題を解決するための手段】本発明の双方向ＭＯＳス
イッチシミュレーション方式は、双方向ＭＯＳスイッチ
を含む論理回路を、前記双方向ＭＯＳスイッチを含む等
電位経路への入力信号を入力し、シミュレーション上最
も弱い論理レベルを前記双方向ＭＯＳスイッチの入力端
子及び前記等電位経路に含まれる零遅延素子の入力端子
へ伝搬する特殊ゲートを含む等価回路に変換する特殊ゲ
ート付加手段と、前記等価回路に含まれる論理素子を、
零遅延素子、前記特殊ゲート、前記双方向ＭＯＳスイッ
チ、有遅延素子に分類する素子分類手段を含み、シミュ
レーション実行時、各シミュレーション時刻を４つの評
価レベルに分割し、第１のレベルでは前記零遅延素子の
評価、出力状態値の伝搬処理、第２のレベルでは前記特
殊ゲートの評価、出力状態値の伝搬処理、第３のレベル
では前記双方向ＭＯＳスイッチの評価、出力状態値の伝
搬処理、第４のレベルでは前記有遅延素子の評価、出力
状態値のスケジューリング処理を行うレベル別評価手段
を含んで構成される。
イッチシミュレーション方式は、双方向ＭＯＳスイッチ
を含む論理回路を、前記双方向ＭＯＳスイッチを含む等
電位経路への入力信号を入力し、シミュレーション上最
も弱い論理レベルを前記双方向ＭＯＳスイッチの入力端
子及び前記等電位経路に含まれる零遅延素子の入力端子
へ伝搬する特殊ゲートを含む等価回路に変換する特殊ゲ
ート付加手段と、前記等価回路に含まれる論理素子を、
零遅延素子、前記特殊ゲート、前記双方向ＭＯＳスイッ
チ、有遅延素子に分類する素子分類手段を含み、シミュ
レーション実行時、各シミュレーション時刻を４つの評
価レベルに分割し、第１のレベルでは前記零遅延素子の
評価、出力状態値の伝搬処理、第２のレベルでは前記特
殊ゲートの評価、出力状態値の伝搬処理、第３のレベル
では前記双方向ＭＯＳスイッチの評価、出力状態値の伝
搬処理、第４のレベルでは前記有遅延素子の評価、出力
状態値のスケジューリング処理を行うレベル別評価手段
を含んで構成される。
【０００６】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【０００７】図１は、本発明の一実施例を示す等価回路
図である。この等価回路は、図２に示す双方向ＭＯＳス
イッチ21、22 を含む論理回路を変換したものである。双
方向ＭＯＳスイッチ11、12 は論理回路図上では３端子の
ゲートであるが、等価回路図上では５端子のゲートとし
て扱う。これは、Ｓ(SOURCE)端子及びＤ(DRAIN) 端子は
信号の伝搬する方向が一定ではなく、入力と出力を分離
してシミュレーションする必要があるからである。
図である。この等価回路は、図２に示す双方向ＭＯＳス
イッチ21、22 を含む論理回路を変換したものである。双
方向ＭＯＳスイッチ11、12 は論理回路図上では３端子の
ゲートであるが、等価回路図上では５端子のゲートとし
て扱う。これは、Ｓ(SOURCE)端子及びＤ(DRAIN) 端子は
信号の伝搬する方向が一定ではなく、入力と出力を分離
してシミュレーションする必要があるからである。
【０００８】ワイヤードゲート13、14、15は各入力のワイ
ヤード演算を行い、ネットの論理状態値を決定する役割
をもつ零遅延のゲートである。特殊ゲート16は双方向Ｍ
ＯＳスイッチが構成要素となる経路への入力信号を入力
とし、双方向ＭＯＳスイッチの入力端子及び双方向ＭＯ
Ｓスイッチが構成要素となる経路に含まれる零遅延素子
の入力端子へシミュレーション上最も弱い論理レベルを
伝搬する役割を持ち、本実施例においては入力端子S1,G
1,D2,G2,I1の各端子をファンイン元とし、☆印で示した
端子へ出力が接続される。
ヤード演算を行い、ネットの論理状態値を決定する役割
をもつ零遅延のゲートである。特殊ゲート16は双方向Ｍ
ＯＳスイッチが構成要素となる経路への入力信号を入力
とし、双方向ＭＯＳスイッチの入力端子及び双方向ＭＯ
Ｓスイッチが構成要素となる経路に含まれる零遅延素子
の入力端子へシミュレーション上最も弱い論理レベルを
伝搬する役割を持ち、本実施例においては入力端子S1,G
1,D2,G2,I1の各端子をファンイン元とし、☆印で示した
端子へ出力が接続される。
【０００９】図３（ａ），（ｂ）は、図１に示す双方向
ＭＯＳスイッチのモデリング方式を示す図である。双方
向ＭＯＳスイッチは、ゲート入力Ｇによって、ソースＳ
とドレインＤ間の短絡／解放を制御し、ソースＳとドレ
インＤが解放された状態を‘ＯＦＦ状態' と呼び、ソー
スＳとドレインＤが短絡された状態を‘ＯＮ状態' と呼
ぶ。‘ＯＮ状態' の時信号はソース、ドレイン間をいづ
れの方向にも伝搬する。このためソースＳ及びドレイン
Ｄはそれぞれ入力( Ｓin、Ｄin) と出力( Ｓout 、Ｄou
t)に分離されシミュレーションされる。‘ＯＦＦ状態'
のモデリング方式を図３（ａ）に示す。ＯＦＦ状態の時
は、ソースＳ及びドレインＤの入力( Ｓin、Ｄin) をそ
のまま出力( Ｓout 、Ｄout)へ伝搬させる。ソース、ド
レイン間で論理信号値の干渉はない。‘ＯＮ状態' のモ
デリング方式を図３（ｂ）に示す。ＯＮ状態の時は、ソ
ースＳ及びドレインＤの入力のワイヤード演算33を行い
ソースＳ及びドレインＤの出力へ伝搬させる。図４は、
図１に示す等価回路の論理シミュレーションを実行する
際の、１シミュレーション時刻の処理の流れを示すフロ
ーチャートである。以下の説明ではイベントドリブン方
式の論理シミュレーションを例にして説明する。レベル
１では零遅延素子の評価を行い、出力に変化が生じた場
合、接続先のゲートに出力が変化したという情報( イベ
ント) を伝搬する(42)。レベル２ではイベントを受信し
た特殊ゲートを評価し、接続先のゲートに最弱の論理信
号レベルを伝搬し、各ゲートの入力状態値を初期化する
(43)。最弱の論理信号レベルとは、等価回路中のワイヤ
ードゲートにてワイヤード演算を行う際無効となる論理
信号レベルである。すなわち、他の論理信号レベルとの
ワイヤード演算の結果は必ず他の論理信号レベルとな
る。レベル３では双方向ＭＯＳスイッチの評価を行い、
ソース及びドレインの出力( Ｓout 、Ｄout)に変化が生
じた場合接続先のゲートにイベントを伝搬させる(44)。
以上の結果、レベル１、２、３のいづれかのゲートにイ
ベントが登録された場合イベントが収束するまでレベル
１、２、３の評価を繰り返す。レベル４は有遅延素子の
評価を行う。評価の結果出力に変化が生じた場合、イベ
ントのスケジューリング処理を行う(46)。
ＭＯＳスイッチのモデリング方式を示す図である。双方
向ＭＯＳスイッチは、ゲート入力Ｇによって、ソースＳ
とドレインＤ間の短絡／解放を制御し、ソースＳとドレ
インＤが解放された状態を‘ＯＦＦ状態' と呼び、ソー
スＳとドレインＤが短絡された状態を‘ＯＮ状態' と呼
ぶ。‘ＯＮ状態' の時信号はソース、ドレイン間をいづ
れの方向にも伝搬する。このためソースＳ及びドレイン
Ｄはそれぞれ入力( Ｓin、Ｄin) と出力( Ｓout 、Ｄou
t)に分離されシミュレーションされる。‘ＯＦＦ状態'
のモデリング方式を図３（ａ）に示す。ＯＦＦ状態の時
は、ソースＳ及びドレインＤの入力( Ｓin、Ｄin) をそ
のまま出力( Ｓout 、Ｄout)へ伝搬させる。ソース、ド
レイン間で論理信号値の干渉はない。‘ＯＮ状態' のモ
デリング方式を図３（ｂ）に示す。ＯＮ状態の時は、ソ
ースＳ及びドレインＤの入力のワイヤード演算33を行い
ソースＳ及びドレインＤの出力へ伝搬させる。図４は、
図１に示す等価回路の論理シミュレーションを実行する
際の、１シミュレーション時刻の処理の流れを示すフロ
ーチャートである。以下の説明ではイベントドリブン方
式の論理シミュレーションを例にして説明する。レベル
１では零遅延素子の評価を行い、出力に変化が生じた場
合、接続先のゲートに出力が変化したという情報( イベ
ント) を伝搬する(42)。レベル２ではイベントを受信し
た特殊ゲートを評価し、接続先のゲートに最弱の論理信
号レベルを伝搬し、各ゲートの入力状態値を初期化する
(43)。最弱の論理信号レベルとは、等価回路中のワイヤ
ードゲートにてワイヤード演算を行う際無効となる論理
信号レベルである。すなわち、他の論理信号レベルとの
ワイヤード演算の結果は必ず他の論理信号レベルとな
る。レベル３では双方向ＭＯＳスイッチの評価を行い、
ソース及びドレインの出力( Ｓout 、Ｄout)に変化が生
じた場合接続先のゲートにイベントを伝搬させる(44)。
以上の結果、レベル１、２、３のいづれかのゲートにイ
ベントが登録された場合イベントが収束するまでレベル
１、２、３の評価を繰り返す。レベル４は有遅延素子の
評価を行う。評価の結果出力に変化が生じた場合、イベ
ントのスケジューリング処理を行う(46)。
【００１０】前記のような特殊ゲートを用いる目的は以
下のように説明できる。
下のように説明できる。
【００１１】図５に示すように、特殊ゲートを含まない
回路でシミュレーションを実施する場合を考える。ある
時刻で端子51から論理信号レベル‘１'が入力され、ソ
ースＳの状態値が‘１' に収束したと仮定する。次の時
刻で端子51からハイインピーダンス状態‘Ｚ' が入力さ
れたとするとソース入力Ｓinに正しくこの状態を伝搬す
ることができない。これはソースの入力Ｓin、出力Ｓou
t のワイヤード演算を行うワイヤードゲート52のＳout
が接続された端子に状態値‘１' が残ってしまうためで
ある。図５の回路で端子51をファンイン元とし、ワイヤ
ードゲートのＳout が接続された端子へ出力が接続され
た特殊ゲートを用意することにより端子51からの論理信
号値‘Ｚ' を正しくソース入力Ｓinに伝搬させることが
できる。
回路でシミュレーションを実施する場合を考える。ある
時刻で端子51から論理信号レベル‘１'が入力され、ソ
ースＳの状態値が‘１' に収束したと仮定する。次の時
刻で端子51からハイインピーダンス状態‘Ｚ' が入力さ
れたとするとソース入力Ｓinに正しくこの状態を伝搬す
ることができない。これはソースの入力Ｓin、出力Ｓou
t のワイヤード演算を行うワイヤードゲート52のＳout
が接続された端子に状態値‘１' が残ってしまうためで
ある。図５の回路で端子51をファンイン元とし、ワイヤ
ードゲートのＳout が接続された端子へ出力が接続され
た特殊ゲートを用意することにより端子51からの論理信
号値‘Ｚ' を正しくソース入力Ｓinに伝搬させることが
できる。
【００１２】
【発明の効果】本発明の双方向ＭＯＳスイッチシミュレ
ーション方式は、双方向ＭＯＳスイッチを含む論理回路
を、前記双方向ＭＯＳスイッチを含む等電位経路への入
力信号を入力し、シミュレーション上最も弱い論理レベ
ルを前記双方向ＭＯＳスイッチの入力端子及び前記等電
位経路に含まれる零遅延素子の入力端子へ伝搬する特殊
ゲートを含む等価回路に変換する特殊ゲート付加手段
と、前記等価回路に含まれる論理素子を、零遅延素子、
前記特殊ゲート、前記双方向ＭＯＳスイッチ、有遅延素
子に分類する素子分類手段を含み、シミュレーション実
行時、各シミュレーション時刻を４つの評価レベルに分
割し、第１のレベルでは前記零遅延素子の評価、出力状
態値の伝搬処理、第２のレベルでは前記特殊ゲートの評
価、出力状態値の伝搬処理、第３のレベルでは前記双方
向ＭＯＳスイッチの評価、出力状態値の伝搬処理、第４
のレベルでは前記有遅延素子の評価、出力状態値のスケ
ジューリング処理を行うレベル別評価手段を含んで構成
され、特殊ゲートをイベントドリブン方式で評価するこ
とにより双方向素子を含む経路の論理信号レベルを決定
することが可能となり、等電位となる接点をリンクポイ
ンタで接続し評価を行う処理が不要となるので、シミュ
レーションアルゴリズムが単純化し、また、回路データ
を分割して複数のプロセッサでシミュレーションを行う
場合でも通常のイベントドリブン方式で処理ができるの
で、双方向ＭＯＳスイッチの評価のための特別な処理が
不要になり、シミュレーション速度が向上するという利
点がある。
ーション方式は、双方向ＭＯＳスイッチを含む論理回路
を、前記双方向ＭＯＳスイッチを含む等電位経路への入
力信号を入力し、シミュレーション上最も弱い論理レベ
ルを前記双方向ＭＯＳスイッチの入力端子及び前記等電
位経路に含まれる零遅延素子の入力端子へ伝搬する特殊
ゲートを含む等価回路に変換する特殊ゲート付加手段
と、前記等価回路に含まれる論理素子を、零遅延素子、
前記特殊ゲート、前記双方向ＭＯＳスイッチ、有遅延素
子に分類する素子分類手段を含み、シミュレーション実
行時、各シミュレーション時刻を４つの評価レベルに分
割し、第１のレベルでは前記零遅延素子の評価、出力状
態値の伝搬処理、第２のレベルでは前記特殊ゲートの評
価、出力状態値の伝搬処理、第３のレベルでは前記双方
向ＭＯＳスイッチの評価、出力状態値の伝搬処理、第４
のレベルでは前記有遅延素子の評価、出力状態値のスケ
ジューリング処理を行うレベル別評価手段を含んで構成
され、特殊ゲートをイベントドリブン方式で評価するこ
とにより双方向素子を含む経路の論理信号レベルを決定
することが可能となり、等電位となる接点をリンクポイ
ンタで接続し評価を行う処理が不要となるので、シミュ
レーションアルゴリズムが単純化し、また、回路データ
を分割して複数のプロセッサでシミュレーションを行う
場合でも通常のイベントドリブン方式で処理ができるの
で、双方向ＭＯＳスイッチの評価のための特別な処理が
不要になり、シミュレーション速度が向上するという利
点がある。
【図１】本発明の一実施例を示す等価回路図である。
【図２】図１に示した回路の論理回路図である。
【図３】（ａ），（ｂ）は双方向ＭＯＳスイッチのモデ
リング方式を示す図である。
リング方式を示す図である。
【図４】論理シミュレーションを実施する際の１シミュ
レーション時刻の処理の流れを示すフローチャートであ
る。
レーション時刻の処理の流れを示すフローチャートであ
る。
【図５】特殊ゲートを含まない双方向ＭＯＳスイッチの
回路図である。
回路図である。
１１，１２ 双方向ＭＯＳスイッチ １３〜１５ ワイヤードゲート １６ 特殊ゲート １０１〜１０４ 入力端子 １０５ 出力端子 １０６ 入力端子
Claims (2)
- 【請求項１】双方向ＭＯＳスイッチを含む論理回路を前
記双方向ＭＯＳスイッチを含む等電位経路への入力信号
を入力し、シミュレーション上最も弱い論理レベルを前
記双方向ＭＯＳスイッチの入力端子及び前記等電位経路
に含まれる零遅延素子の入力端子へ伝搬する特殊ゲート
を含む等価回路に変換する特殊ゲート付加手段を含むこ
とを特徴とする双方向ＭＯＳスイッチシミュレーション
方式。 - 【請求項２】前記等価回路に含まれる論理素子を、零遅
延素子，前記特殊ゲート，前記双方向ＭＯＳスイッチ，
有遅延素子に分類する素子分類手段と、シミュレーショ
ン実行時に各シミュレーション時刻を４つの評価レベル
に分割し、第１のレベルでは前記零遅延素子の評価，出
力状態値の伝搬処理，第２のレベルでは前記特殊ゲート
の評価，出力状態値の伝搬処理，第３のレベルでは前記
双方向ＭＯＳスイッチの評価，出力状態値の伝搬処理，
第４のレベルでは前記有遅延素子の評価，出力状態値の
スケジューリング処理を行うレベル別評価手段を含む請
求項１記載の双方向ＭＯＳスイッチシミュレーション方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265765A JPH05108747A (ja) | 1991-10-15 | 1991-10-15 | 双方向ｍｏｓスイツチシミユレーシヨン方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265765A JPH05108747A (ja) | 1991-10-15 | 1991-10-15 | 双方向ｍｏｓスイツチシミユレーシヨン方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108747A true JPH05108747A (ja) | 1993-04-30 |
Family
ID=17421714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3265765A Pending JPH05108747A (ja) | 1991-10-15 | 1991-10-15 | 双方向ｍｏｓスイツチシミユレーシヨン方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108747A (ja) |
-
1991
- 1991-10-15 JP JP3265765A patent/JPH05108747A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5940779A (en) | Architectural power estimation method and apparatus | |
| US6996515B1 (en) | Enabling verification of a minimal level sensitive timing abstraction model | |
| US20060107244A1 (en) | Method for designing semiconductor intgrated circuit and system for designing the same | |
| US7254794B1 (en) | Timing performance analysis | |
| JPH05108747A (ja) | 双方向ｍｏｓスイツチシミユレーシヨン方式 | |
| JPH0614609B2 (ja) | 論理ゲ−ト・アレイ | |
| US11194942B1 (en) | Emulation system supporting four-state for sequential logic circuits | |
| US11900135B1 (en) | Emulation system supporting representation of four-state signals | |
| US6631506B1 (en) | Method and apparatus for identifying switching race conditions in a circuit design | |
| Lekashri et al. | Design and evaluation of dynamic partial reconfiguration using fault tolerance in asynchronous FPGA | |
| Albert et al. | Static implementation of a null convention logic based exponent adder | |
| US6339835B1 (en) | Pseudo-anding in dynamic logic circuits | |
| Khodosevych et al. | Combining relaxation with NCL_X for enhanced optimization of asynchronous NULL convention logic circuits | |
| JPH03175720A (ja) | 半導体集積回路 | |
| JPH04563A (ja) | 入出力兼用ピンシミュレーション方式 | |
| Guazzelli et al. | Schmitt trigger on output inverters of NCL gates for soft error hardening: Is it enough? | |
| JP2921087B2 (ja) | ハードウェアアクセラレータにおける実チップシミュレーション方式 | |
| JPH05266117A (ja) | 双方向スイッチング素子の等価回路構成方法 | |
| JPH04564A (ja) | 論理シミュレーション方式 | |
| Maurer et al. | State-machine based logic simulation using three logic values | |
| JPH05128200A (ja) | 論理合成方法及び装置 | |
| JPH0581368A (ja) | スキヤンパスにおける双方向端子のモード検証方法 | |
| JPH03288270A (ja) | 論理シミュレーション装置 | |
| JPH0644335A (ja) | 論理シミュレーション装置 | |
| JPH01197868A (ja) | 論理シミュレーション方法 |