JP3255234B2 - 二重プロセスを用いた集積回路の内部接合 - Google Patents

二重プロセスを用いた集積回路の内部接合

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JP3255234B2 JP52502796A JP52502796A JP3255234B2 JP 3255234 B2 JP3255234 B2 JP 3255234B2 JP 52502796 A JP52502796 A JP 52502796A JP 52502796 A JP52502796 A JP 52502796A JP 3255234 B2 JP3255234 B2 JP 3255234B2
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Description

【発明の詳細な説明】 発明の分野 本発明は、半導体の構成に関し、特に多結晶シリコン
の内部接合の構成に関する。
技術背景 図１に示すように、半導体の埋め込み接触のいくつか
の応用においては、上部１と下部２の多結晶シリコン層
が電気的な内部接合３を基板に対して形成する。電気的
な内部接合３を形成するプロセスでは、電気的な内部接
合３を画成するために多結晶シリコン層がマスクされ
る。多結晶シリコン層２とその上のポリシリコン１と
は、マスクに従った内部接合を形成するためにエッチン
グされる。典型的には、上部１と下部２の多結晶シリコ
ン層の間の水平な界面に沿って欠陥が生じる。ある場合
には、エッチング中に露出した部分の下部の多結晶シリ
コン層がエッチングされないことによって、この欠陥に
より電気的接触の完全性の低下をきたす。このようなエ
ッチングされない多結晶シリコンは二つのポリ内部接合
を橋渡し、これにより部分的な機能不全を引き起こす。
一つの解決策は、図1Bに示すように単一のポリプロセ
スを用いることである。単一のポリプロセスでは、多結
晶シリコンの単一層を蒸着し、これにマスクを施して電
気的な内部接合４を形成する。しかしながら、単一のポ
リプロセスを用いる場合には、埋め込み接触を形成する
間にポリ／酸化物の界面に汚染の問題が生じる。さら
に、必要とされるフッ化水素酸のエッチングにより不均
質なゲート酸化物を形成するゲート酸化物層が薄くな
る。
さらに、埋め込み接触部の上の多結晶シリコンをパタ
ーニングする際に、誤った配置により、基板が侵食され
たり埋め込み接触部が露出されたりすることが度々生じ
る。このように、ゲートパターニングの際には、埋め込
み接触部を侵食や露出から保護する必要がある。一つの
解決策は、埋め込み接触部を保護するのに埋め込み接触
キャップを用いることである。しかしながら、寄生トラ
ンジスタは接触キャップの周囲に形成されるため、接触
キャップによりデバイスの性能が低下する。一つの解決
策としては、低接触抵抗に注入マスクを加えこれにより
寄生トランジスタの問題をなくすものである。
このように、反射ノッチなしに接触内に集積度を有す
る多結晶シリコンの内部接合を形成する際に、汚染を最
小限にとどめる方法の必要性がある。
発明の概要 本発明は、基板の埋め込み接触部を覆う典型的には多
結晶シリコン（アモルファスシリコンまたは他の導電性
物質を用いてもよい）の電気的な内部接合を形成する方
法である。典型的には多結晶シリコンの第１の導電層
（ポリ１）が、基板を覆うように蒸着される。ポリ１に
パターニングとエッチングが施されてバイアを形成し、
これによって基板が露出する。典型的には多結晶シリコ
ンの第２の導電層（ポリ２）が基板とポリ１を覆うよう
に蒸着される。第１の実施態様では、ポリ１を覆うポリ
２層を取り除くために、ポリ２層が化学的、機会的にプ
レーナ化され、これによりポリ１層とポリ２層の間の水
平界面が除かれる。
第２の実施態様では、多結晶シリコンのエッチングに
対して抵抗となる層を、ポリ１層のパターニングとエッ
チングの前とポリ２の蒸着前に形成するものである。こ
の層は、第１の多結晶シリコンのエッチング止め層、ま
たは第１のエッチング止め層と言われるであろう。この
第１のエッチング止め層にパターニングとエッチングが
施されて、埋め込み接触部中にポリ１層が露出する。次
いで、ポリ１層がエッチングされて基板の埋め込み接触
部が露出され、第１のエッチング止め層と埋め込み接触
部との残部を覆うようにポリ２が蒸着される。さらに、
このエッチング止め層を露出するためにポリ２が取り除
かれる。ポリ２はバイア中に残存する。
この接合では、シリコンと反応してシリコンのエッチ
ング止め層を形成可能な層が、第１のエッチング止め層
と第２の多結晶シリコン層を覆うように蒸着される。第
２の多結晶シリコン層と、シリコンと反応可能な典型的
にはチタニウムの層との間で反応が起こる。この反応の
結果、多結晶シリコンのエッチングに対して抵抗となる
第２のエッチング止め層が、ポリ２層を覆うように形成
される。この反応中において、第１のエッチング止め層
は保護層として機能し、ポリ１層とシリコンと反応可能
な層との間の反応が起こらないようにする。ポリ１のエ
ッチング中において例えホトレジストが著しく誤って配
置されても、第２のエッチング止め層により基板が侵食
されたり露出されたりすることなく、接合が形成され
る。
さらなる実施態様では、本発明は、基板の第１部分と
第２部分とを電気的に接続するための半導体内部接合で
ある。この半導体内部接合は、第１部分と第２部分との
電気的接触中にあってこれを覆う導電性シリコンプラグ
と、導電性シリコン層とからなり、基板に水平なシリコ
ン界面を備えていない。導電性シリコン層は、基板とは
電気的に隔離されており、第１部分を覆うシリコンプラ
グと第２部分を覆うシリコンプラグとの間に配置され
る。第２部分を覆うシリコンプラグとシリコン層との間
の界面のように、第１部分を覆うシリコンプラグとシリ
コン層との間の界面は基板に垂直である。
図面の簡単な説明 図1Aと1Bは、関連する技術の電気的内部接合の断面図
である。
図２〜12は、本発明の段階を示す断面図である。
図2Aは、基板を覆うように蒸着されて、埋め込み接触
部を画成するようにパターニングされた、第１の多結晶
シリコン層を示す。
図2Bは、基板を覆うように蒸着されて、埋め込み接触
部を画成するようにパターニングされた、第１の多結晶
シリコン層とエッチング止め層を示す。
図3Aと3Bは、露出された基板を示す。
図4Aと4Bは、蒸着された第２の多結晶シリコン層を示
す。
図5Aと5Bは、第１の多結晶シリコン層を覆う部分にお
いて取り除かれた第２の多結晶シリコン層を示す。
図6Aと6Bは、パターニングされたゲート部分を示す。
図7Aと7Bは、ゲート部分を形成するようにエッチング
された第１の多結晶シリコン層を示す。
図８は、図5Bにおけるエッチング止め層と第２の多結
晶シリコン層を覆うように蒸着されたチタニウム層を示
す。
図９は、第２の多結晶シリコン層を覆うように形成さ
れたエッチング止め層と、チタニウムが取り除かれた状
態を示す。
図10は、図2Bにおけるエッチング止め層が取り除かれ
た状態を示す。
図11は、パターニングされたゲート部分と、非マスク
部分において第１の多結晶シリコン層が取り除かれた状
態を示す。
図12は、パターンが取り除かれた状態を示す。
発明を実施するための最良の形態 本発明は、基板の埋め込み接触部を覆う多結晶シリコ
ンの電気的接合を形成するための方法である。この方法
の断面図が、図２〜図12に示されている。
図2Aと2Bに示す実施態様では、通常の方法によって、
フィールド酸化物部分５とゲート酸化物層10が菊判15を
覆うように形成されている。第１の多結晶シリコン層20
の厚さは、この第１の多結晶シリコン層20の最下面がフ
ィールド酸化物部分５の最上面より高くなるように選択
されている。次いで、多結晶シリコン層20がフォトレジ
ストマスク25を用いてパターニングされる。
図2Bに示す第２の実施態様では、エッチング止め層30
と言われる多結晶シリコンのエッチング止め層30が、フ
ォトレジストマスク25を用いてパターニングする前に、
第１の多結晶シリコン層20を覆うように蒸着される。こ
のエッチング止め層は、多結晶シリコンのエッチングに
対して非反応性である。この実施態様では、エッチング
止め層は酸化物であるが、窒化物やその他の物質を用い
てもよい。
次に、マスクされていない部分35の第１の多結晶シリ
コン層20とゲート酸化物層10は通常の方法によってエッ
チングされ、基板15の埋め込み接触部40が露出され、こ
れによってバイア41が形成される。これは、第１と第２
の実施態様に対してそれぞれ図3Aと3Bに示されている。
図3Bに示すように第２の実施態様では、マスクされてい
ない部分35のエッチング止め層30を取り除くために、多
結晶シリコン層をエッチングする前に、別のエッチング
が施される。バイア41の形成後に、フォトレジストマス
ク25が取り除かれる。
第１と第２の実施態様を示す図4Aと4Bでは、第２の多
結晶シリコン層45（ポリ２）が、第１の多結晶シリコン
層と埋め込み接触部40を覆うように蒸着される。第２の
実施態様では、第２の多結晶シリコン層45がエッチング
止め層30も覆うように蒸着され、この多結晶シリコン層
45はバイア41を満たすのに十分な厚さでなければならな
い。
図5Aに示すように第１の実施態様では、化学的、機械
的プレーナ化によって、第１の多結晶シリコン層20を覆
う第２の多結晶シリコン層45が取り除かれ第１の多結晶
シリコン層が露出し、これによりポリ１とポリ２の水平
界面がなくなる。プレーナ化の後の第２多結晶シリコン
層45の高さは、第１の多結晶シリコン層20によって規定
されるのが判る。化学的、機械的プレーナ化の間の損失
により第１の多結晶シリコン層20のもともとの高さがい
くらか損失するが、このような損失は通常、無視できる
ものである。
図5Bに示すように第２の実施態様では、ポリ１層20と
エッチング止め層30を覆うポリ２層45を取り除くため
に、多結晶シリコンのエッチングが用いられる。この場
合、エッチング後のポリ２層45の最大高さは、ポリ１層
20とエッチング止め層30の全体高さによって規定される
のが判る。しかしながら、このエッチングによって、ポ
リ２層45の上部がエッチング止め層30の表面より下にな
るように、通常、ポリ２層45がさらに取り除かれる。ポ
リ１層20を覆うポリ２層45を取り除いた後に、バイア41
に残存する第２多結晶シリコン層45が、埋め込み接触部
40と電気的に接触する接触プラグを形成する。
全ての実施態様において、第１と第２の多結晶シリコ
ン層は導電性を増加させるためにドープされる。好まし
いドーピングは、ヒ素を注入した後に熱処理を施してこ
れを拡散させるものである。拡散又は他の方法によっ
て、基板の埋め込み接触部40にドープ部分46が形成され
る。このドープ部分46は典型的には、図示されていない
ものの当業者によく知られている基板中の他の拡散部分
と接触する。プロセス中におけるドーピングが行なわれ
る正確な箇所が製造上考慮され、それ故、このような箇
所は当業者によって製造時に決定される。
この注入方法は、本発明の接触プラグを形成するため
に二つの方法に沿って進められる。図６と図７は第１の
方法を、図８〜図12は第２の方法をそれぞれ表わす。
図6Aと6Bでは、第１の多結晶シリコン層20が、多結晶
シリコン層45と第１の多結晶シリコン層20からなる電気
的内部接合を画成するように、フォトレジストマスク50
を用いてパターニングされる。この電気的内部接合は異
なる機能を有してもよく、所望のこのような機能に従っ
てパターニングされる。埋め込み接触部40への電気的な
アクセスを提供するのに加えて、接触プラグが電界効果
トランジスタのゲートを形成してもよく、他の回路部品
との電気的接触を提供してもよい。もし、フォトレジス
トマスク50が第２のポリ２層45の上表面を覆うように設
計されていれば、ポリ１層20のエッチングの間に基板が
侵食、露出されることはない。マスキングの前に、ポリ
１層20とポリ２層45を覆うように酸化物層を更に蒸着し
てもよい。
次いで、図6Aにおけるポリ１層20と、更なる酸化物層
が蒸着されたときにはこの酸化物層と、図6Bにおけるエ
ッチング止め層30との露出部分が、エッチングされる。
さらに、それぞれ第１と第２の実施態様に対応する図7A
と7Bに示すように、接触プラグと多結晶シリコン層20か
らなる電気的内部接合55を形成するために、フォトレジ
ストマスク50が取り除かれる。
第２の方法では、チタン層60が、図6Bのエッチング止
め層30とポリ２層45を覆うように蒸着される、図８を参
照されたい。
次に、この構造体は珪化チタンを形成する温度まで加
熱される。ポリ２層45は加熱される間にチタンと反応し
て、図９に示すように、シリコンのエッチング止め層65
として機能する珪化チタンを形成する。エッチング止め
層30を覆う未反応のチタン60は、図９に示すように、珪
化チタン65の形成後に取り除かれる。エッチング止め層
30は、ポリ２層45がチタン層60と反応する間、チタン層
60とポリ１層20との反応を防止する保護層として機能す
る。
チタン層60とその後のエッチング止め層65の位置に、
熱処理によりポリ２層45を覆う酸化物を任意に成長させ
てもよい。この構造体は図９に示すものと類似する。
いずれの場合においても、図10に示すように、エッチ
ング止め層30がエッチング止め層65の形成後に取り除か
れる。
図11において、フォトレジストマスク70を用いて電気
的内部接合がパターニングされる。ポリ１層20と、まだ
取り除かれていなければエッチング止め層30とが、露出
部分において取り除かれる。エッチング止め層65につい
てはシリコンが選択的にエッチングされるので、ポリ１
層20のエッチングの間において、基板はエッチング止め
層65の珪化チタンまたは酸化物のいずれかにより与えら
れた保護のために侵食されたり露出したりしない。電気
的内部接合80が形成される間、第２の多結晶シリコン45
を保護するのにエッチング止め層65が用いられる。多結
晶シリコンのエッチングは、珪化チタンと酸化物に関し
て高い選択性を有する。第２の実施態様のこの方法を用
いることによって、フォトレジストマスクが大きく誤っ
て配置されても、基板の侵食と露出が防止可能となる。
ポリ２層45から形成される電気的内部接合80と接触プ
ラグが、フォトレジストマスク70を取り除いた後に露出
する。内部接合80を形成するのに接触キャップを使用す
る必要がないために、寄生トランジスタは形成されな
い。さらに、接触キャップを用いる方法ではセルの寸法
が低減される。
本発明の方法によって形成される電気的内部接合は、
ダイナミックランダムアクセスメモリだけでなくスタテ
ィックランダムアクセスメモリの製造に用いることがで
きる。
本発明を特定の実施態様に関して説明したが、当業者
にとって自明である他の形態も実施可能である。それ
故、本発明は上述の特定の形状や要素に規定されるもの
ではない。本発明の範囲は、添付の請求の範囲とこれと
同等の原則に従って定められる。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タング、サン・ディー アメリカ合衆国 83704 アイダホ、ボ イス、ノース・ジュリアン・アベニュ 1273 (56)参考文献 特開 平３−19342（ＪＰ，Ａ) 特開 平１−160038（ＪＰ，Ａ) 特開 平６−53327（ＪＰ，Ａ) 特開 平８−31932（ＪＰ，Ａ) 特開 昭60−229366（ＪＰ，Ａ) 米国特許5244835（ＵＳ，Ａ) 米国特許5376577（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 301 H01L 21/3205 H01L 21/768

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】電気的内部接合を形成する方法であって、 基板を被覆する共に、絶縁層で該基板から電気的に分離
    されている第１シリコン層を形成する段階と、 マスク領域及び非マスク領域を形成すべく、前記第１シ
    リコン層をパターニングする段階と、 前記第１シリコン層及び前記絶縁層内にバイアを形成す
    べく、前記非マスク領域内における前記基板を露出する
    段階と、 前記第１シリコン層及び前記基板を被覆して、前記非マ
    スク領域内における前記基板に電気的に接触するように
    第２シリコン層を形成する段階と、 前記第１シリコン層を残存させる一方で、該第１シリコ
    ン層の被覆から前記第２シリコン層を取り除く段階であ
    り、前記第２シリコン層の一部が前記バイア内に残存す
    ると共に前記基板と接触して電気的プラグを形成し、該
    電気的プラグ及び前記第１シリコン層が前記基板に対し
    て垂直方向のみの界面を有する前記電気的内部接合を形
    成するように為す段階と、 前記露出段階に先行して、前記第１シリコン層を被覆す
    るエッチング止め層を形成し、それによって前記バイア
    が前記第１シリコン層及び前記エッチング止め層の内部
    に形成されるように為す段階と、 前記電気的プラグの最大高さを、前記第１シリコン層及
    び前記エッチング止め層の全体高さによって規定して、
    当該電気的プラグの高さが前記第１シリコン層及び前記
    エッチング止め層の全体高さと等しいか或はそれ未満と
    為す段階と、 の諸段階を含む方法。
  2. 【請求項２】前記電気的プラグの高さを前記取り除き段
    階の後に残存する前記第１シリコン層の高さによって規
    定することによって、その電気的プラグの高さが前記第
    １シリコン層の高さに等しくなるように為す段階を更に
    含む、請求項１に記載の方法。
  3. 【請求項３】前記露出段階が、前記第１シリコン層及び
    前記エッチング止め層のエッチングを含む、請求項１に
    記載の方法。
  4. 【請求項４】前記取り除き段階が前記第２シリコン層の
    エッチングを含み、前記エッチング止め層が前記取り除
    き段階中に前記第１シリコン層を保護する、請求項１に
    記載の方法。
  5. 【請求項５】前記取り除き段階が、前記第１シリコン層
    を露出すべく、前記第２シリコン層の化学的機械的なプ
    レーナ化の実行を含む、請求項１に記載の方法。
  6. 【請求項６】前記取り除き段階が、前記第２シリコン層
    のエッチングを含む、請求項１に記載の方法。
  7. 【請求項７】前記取り除き段階の後、少なくとも前記第
    ２シリコン層をフォトレジストで保護する段階と、 前記第１シリコンの露出された部分を取り除き、前記電
    気的プラグと垂直方向で電気的に接触している前記第１
    シリコン層の部分を残存させる段階と、 を以上の順で更に含む、請求項１に記載の方法。
  8. 【請求項８】前記取り除き段階の後、前記第２シリコン
    層をエッチングできるエッチング液とは反応しない層を
    形成するように該第２シリコン層と反応できる層を形成
    する段階であり、前記第２シリコン層と反応できるその
    層が前記エッチング止め層及び前記電気的プラグを被覆
    するように為す段階と、 前記エッチング止め層を第１エッチング止め層とした場
    合、前記電気的プラグを被覆する第２エッチング止め層
    を形成すべく、前記第２シリコン層と反応できる層と前
    記電気的プラグとを反応させる段階であり、前記反応段
    階中、前記第１エッチング止め層が前記第２シリコン層
    と反応できる層との反応から前記第１シリコン層を保護
    するように為す段階と、 前記第２シリコン層と反応できる層の未反応部分を取り
    除く段階と、 前記第２エッチング止め層を残存させる一方で、前記第
    １エッチング止め層を取り除く段階と、 フォトレジストマスクを用いて前記第１シリコン層を部
    分的に取り除いて、前記電気的内部接合の形状を更に画
    成する段階と、 前記第１エッチング止め層を取り除くと共に前記第１シ
    リコン層を部分的に取り除く間、前記電気的プラグを完
    全に保持する段階と、 を更に含む、請求項１に記載の方法。
  9. 【請求項９】前記第１及び第２のシリコン層をドーピン
    グして、それらの導電性を増大する段階を更に含む、請
    求項１に記載の方法。
  10. 【請求項１０】多結晶シリコンを前記第１及び第２のシ
    リコン層として用いる段階を更に含む、請求項１に記載
    の方法。
  11. 【請求項１１】集積回路であって、 第１基板領域及び第２基板領域を有する基板層と、 前記第１基板領域と電気的に接触すると共に前記基板層
    上方へ垂直に延びる第１シリコンプラグと、 前記第２基板領域と電気的に接触すると共に前記基板層
    上方へ垂直に延びる第２シリコンプラグと、 前記基板層を被覆すると共に、前記第１及び第２のシリ
    コンプラグの間に配置された酸化層と、 前記酸化層を被覆する電導性であると共に、前記第１及
    び第２のシリコンプラグの間に介在する第１シリコン層
    であり、前記第１及び第２のシリコンプラグの各々とは
    垂直方向のみの界面を有する第１シリコン層と、 を含み、 前記酸化層を被覆するように第１シリコン層を形成し、
    該第１シリコン層を被覆するようにエッチング止め層を
    形成し、それら第１シリコン層及びエッチング層をパタ
    ーニングしてマスク領域と第１及び第２の非マスク領域
    とを形成し、前記第１及び第２の非マスク領域内に前記
    基板層をそれぞれ露出して、前記第１シリコン層、前記
    酸化層、並びに、前記エッチング止め層の内部にバイア
    を形成するように為し、前記エッチング止め層及び前記
    基板層を被覆すべく第２シリコン層を形成して、該第２
    シリコン層が前記第１及び第２の非マスク領域において
    前記基板層とそれぞれ電気的に接触するように為し、前
    記エッチング止め層を被覆している前記第２シリコン層
    を取り除いて、前記第２シリコン層の一部が前記バイア
    内に残存させられると共に前記基板層と接触させられて
    前記第１シリコンプラグ及び前記第２シリコンプラグを
    形成し、これら第１及び第２のシリコンプラグと前記第
    １シリコン層とが半導体内部接合をそれぞれ形成するこ
    とによって、前記第１及び第２のシリコンプラグと前記
    第１シリコン層とが形成されている集積回路。
  12. 【請求項１２】基板の一領域を被覆する半導体内部接合
    を有する集積回路であって、 第１基板領域及び第２基板領域を有する基板層と、 前記第１基板領域と電気的に接触すると共に前記基板層
    上方へ垂直に延びるシリコンプラグと、 前記シリコンプラグに隣接して前記基板層の一部を被覆
    する酸化層と、 前記シリコンプラグに隣接して前記酸化層を被覆する電
    導性であると共に、前記シリコンプラグとは垂直方向の
    みの界面を有する第１シリコン層と、 を含み、 前記酸化層を被覆するように第１シリコン層を形成し、
    該第１シリコン層を被覆するようにエッチング止め層を
    形成し、それら第１シリコン層及びエッチング層をパタ
    ーニングしてマスク領域と非マスク領域とを形成し、前
    記非マスク領域内に前記基板層を露出して、前記第１シ
    リコン層、前記酸化層、並びに、前記エッチング止め層
    の内部にバイアを形成するように為し、前記エッチング
    止め層及び前記基板層を被覆すべく第２シリコン層を形
    成して、該第２シリコン層が前記非マスク領域において
    前記基板層と電気的に接触するように為し、前記エッチ
    ング止め層を被覆している前記第２シリコン層を取り除
    いて、前記第２シリコン層の一部が前記バイア内に残存
    させられると共に前記基板層と接触させられてシリコン
    プラグを形成し、該シリコンプラグと前記第１シリコン
    層とが半導体内部接合を形成することによって、前記シ
    リコンプラグと前記第１シリコン層とが形成されている
    集積回路。
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