JPH10505203A - 二重プロセスを用いた集積回路の内部接合 - Google Patents

Abstract

(57)【要約】 第１の多結晶シリコン層（２０）を蒸着し、これをパターニングしエッチングしてバイア（４１）を形成することを特徴とする、基板（１５）の埋め込み接触部（４０）を覆う電気的内部接合を形成するための方法。バイア（４１）は基板（１５）を露出するために第１の多結晶シリコン層（２０）中に形成され、第２の多結晶シリコン層（４５）が基板（１５）と接触するためにバイア（４１）中に形成される。第１の多結晶シリコン層を覆う第２の多結晶シリコン層の一部分は、これら二つの多結晶シリコン層（２９、４５）の間の水平な界面をなくすために取り除かれる。エッチングの後に残存する第１の多結晶シリコン層（２０）は、その後電気的内部接合（５５）を形成するためにパターニングされる。

Description

【発明の詳細な説明】 二重プロセスを用いた集積回路の内部接合 発明の分野 本発明は、半導体の構成に関し、特に多結晶シリコンの内部接合の構成に関す る。 技術背景 図１に示すように、半導体の埋め込み接触のいくつかの応用においては、上部 １と下部２の多結晶シリコン層が電気的な内部接合３を基板に対して形成する。 電気的な内部接合３を形成するプロセスでは、電気的な内部接合３を画成するた めに多結晶シリコン層がマスクされる。多結晶シリコン層２とその上のポリシリ コン１とは、マスクに従った内部接合を形成するためにエッチングされる。典型 的には、上部１と下部２の多結晶シリコン層の間の水平な界面に沿って欠陥が生 じる。ある場合には、エッチング中に露出した部分の下部の多結晶シリコン層が エッチングされないことによって、この欠陥により電気的接触の完全性の低下を きたす。このようなエッチングされない多結晶シリコンは二つのポリ内部接合を 橋渡し、これにより部分的な機能不全を引き起こす。 一つの解決策は、図１Ｂに示すように単一のポリプロセスを用いることである 。単一のポリプロセスでは、多結晶シリコンの単一層を蒸着し、これにマスクを 施して電気的な内部接合４を形成する。しかしながら、単一のポリプロセスを用 いる場合には、埋め込み接触を形成する間にポリ／酸化物の界面に汚染の問題が 生じる。さらに、必要とされるフッ化水素酸のエッチングにより不均質なゲート 酸化物を形成するゲート酸化物層が薄くなる。 さらに、埋め込み接触部の上の多結晶シリコンをパターニングする際に、誤っ た配置により、基板が侵食されたり埋め込み接触部が露出されたりすることが度 々生じる。このように、ゲートパターニングの際には、埋め込み接触部を侵食や 露出から保護する必要がある。一つの解決策は、埋め込み接触部を保護するのに 埋め込み接触キャップを用いることである。しかしながら、寄生トランジスタは 接触キャップの周囲に形成されるため、接触キャップによりデバイスの性能が低 下する。一つの解決策としては、低接触抵抗に注入マスクを加えこれにより寄生 トランジスタの問題をなくすものである。 このように、反射ノッチなしに接触内に集積度を有する多結晶シリコンの内部 接合を形成する際に、汚染を最小限にとどめる方法の必要性がある。 発明の概要 本発明は、基板の埋め込み接触部を覆う典型的には多結晶シリコン（アモルフ ァスシリコンまたは他の導電性物質を用いてもよい）の電気的な内部接合を形成 する方法である。典型的には多結晶シリコンの第１の導電層（ポリ１）が、基板 を覆うように蒸着される。ポリ１にパターニングとエッチングが施されてバイア を形成し、これによって基板が露出する。典型的には多結晶シリコンの第２の導 電層（ポリ２）が基板とポリ１を覆うように蒸着される。第１の実施態様では、 ポリ１を覆うポリ２層を取り除くために、ポリ２層が化学的、機会的にプレーナ 化され、これによりポリ１層とポリ２層の間の水平界面が除かれる。 第２の実施態様では、多結晶シリコンのエッチングに対して抵抗となる層を、 ポリ１層のパターニングとエッチングの前とポリ２の蒸着前に形成するものであ る。この層は、第１の多結晶シリコンのエッチング止め層、または第１のエッチ ング止め層と言われるであろう。この第１のエッチング止め層にパターニングと エッチングが施されて、埋め込み接触部中にポリ１層が露出する。次いで、ポリ １層がエッチングされて基板の埋め込み接触部が露出され、第１のエッチング止 め層と埋め込み接触部との残部を覆うようにポリ２が蒸着される。さらに、この エッチング止め層を露出するためにポリ２が取り除かれる。ポリ２はバイア中に 残存する。 この接合では、シリコンと反応してシリコンのエッチング止め層を形成可能な 層が、第１のエッチング止め層と第２の多結晶シリコン層を覆うように蒸着され る。第２の多結晶シリコン層と、シリコンと反応可能な典型的にはチタニウムの 層との間で反応が起こる。この反応の結果、多結晶シリコンのエッチングに対し て抵抗となる第２のエッチング止め層が、ポリ２層を覆うように形成される。こ の反応中において、第１のエッチング止め層は保護層として機能し、ポリ１層と シリコンと反応可能な層との間の反応が起こらないようにする。ポリ１のエッチ ング中において例えホトレジストが著しく誤って配置されても、第２のエッチン グ止め層により基板が侵食されたり露出されたりすることなく、接合が形成され る。 さらなる実施態様では、本発明は、基板の第１部分と第２部分とを電気的に接 続するための半導体内部接合である。この半導体内部接合は、第１部分と第２部 分との電気的接触中にあってこれを覆う導電性シリコンプラグと、導電性シリコ ン層とからなり、基板に水平なシリコン界面を備えていない。導電性シリコン層 は、基板とは電気的に隔離されており、第１部分を覆うシリコンプラグと第２部 分を覆うシリコンプラグとの間に配置される。第２部分を覆うシリコンプラグと シリコン層との間の界面のように、第１部分を覆うシリコンプラグとシリコン層 との間の界面は基板に垂直である。 図面の簡単な説明 図１Ａと１Ｂは、関連する技術の電気的内部接合の断面図である。 図２〜１２は、本発明の段階を示す断面図である。 図２Ａは、基板を覆うように蒸着されて、埋め込み接触部を画成するようにパ ターニングされた、第１の多結晶シリコン層を示す。 図２Ｂは、基板を覆うように蒸着されて、埋め込み接触部を画成するようにパ ターニングされた、第１の多結晶シリコン層とエッチング止め層を示す。 図３Ａと３Ｂは、露出された基板を示す。 図４Ａと４Ｂは、蒸着された第２の多結晶シリコン層を示す。 図５Ａと５Ｂは、第１の多結晶シリコン層を覆う部分において取り除かれた第 ２の多結晶シリコン層を示す。 図６Ａと６Ｂは、パターニングされたゲート部分を示す。 図７Ａと７Ｂは、ゲート部分を形成するようにエッチングされた第１の多結晶 シリコン層を示す。 図８は、図５Ｂにおけるエッチング止め層と第２の多結晶シリコン層を覆うよ うに蒸着されたチタニウム層を示す。 図９は、第２の多結晶シリコン層を覆うように形成されたエッチング止め層と 、チタニウムが取り除かれた状態を示す。 図１０は、図２Ｂにおけるエッチング止め層が取り除かれた状態を示す。 図１１は、パターニングされたゲート部分と、非マスク部分において第１の多 結晶シリコン層が取り除かれた状態を示す。 図１２は、パターンが取り除かれた状態を示す。 発明を実施するための最良の形態 本発明は、基板の埋め込み接触部を覆う多結晶シリコンの電気的接合を形成す るための方法である。この方法の断面図が、図２〜図１２に示されている。 図２Ａと２Ｂに示す実施態様では、通常の方法によって、フィールド酸化物部 分５とゲート酸化物層１０が基板１５を覆うように形成されている。第１の多結 晶シリコン層２０の厚さは、この第１の多結晶シリコン層２０の最下面がフィー ルド酸化物部分５の最上面より高くなるように選択されている。次いで、多結晶 シリコン層２０がフォトレジストマスク２５を用いてパターニングされる。 図２Ｂに示す第２の実施態様では、エッチング止め層３０と言われる多結晶シ リコンのエッチング止め層３０が、フォトレジストマスク２５を用いてパターニ ングする前に、第１の多結晶シリコン層２０を覆うように蒸着される。このエッ チング止め層は、多結晶シリコンのエッチングに対して非反応性である。この実 施態様では、エッチング止め層は酸化物であるが、窒化物やその他の物質を用い てもよい。 次に、マスクされていない部分３５の第１の多結晶シリコン層２０とゲート酸 化物層１０は通常の方法によってエッチングされ、基板１５の埋め込み接触部４ ０が露出され、これによってバイア４１が形成される。これは、第１と第２の実 施態様に対してそれぞれ図３Ａと３Ｂに示されている。図３Ｂに示すように第２ の実施態様では、マスクされていない部分３５のエッチング止め層３０を取り除 くために、多結晶シリコン層をエッチングする前に、別のエッチングが施される 。 バイア４１の形成後に、フォトレジストマスク２５が取り除かれる。 第１と第２の実施態様を示す図４Ａと４Ｂでは、第２の多結晶シリコン層４５ （ポリ２）が、第１の多結晶シリコン層と埋め込み接触部４０を覆うように蒸着 される。第２の実施態様では、第２の多結晶シリコン層４５がエッチング止め層 ３０も覆うように蒸着され、この多結晶シリコン層４５はバイア４１を満たすの に十分な厚さでなければならない。 図５Ａに示すように第１の実施態様では、化学的、機械的プレーナ化によって 、第１の多結晶シリコン層２０を覆う第２の多結晶シリコン層４５が取り除かれ 第１の多結晶シリコン層が露出し、これによりポリ１とポリ２の水平界面がなく なる。プレーナ化の後の第２多結晶シリコン層４５の高さは、第１の多結晶シリ コン層２０によって規定されるのが判る。化学的、機械的プレーナ化の間の損失 により第１の多結晶シリコン層２０のもともとの高さがいくらか損失するが、こ のような損失は通常、無視できるものである。 図５Ｂに示すように第２の実施態様では、ポリ１層２０とエッチング止め層３ ０を覆うポリ２層４５を取り除くために、多結晶シリコンのエッチングが用いら れる。この場合、エッチング後のポリ２層４５の最大高さは、ポリ１層２０とエ ッチング止め層３０の全体高さによって規定されるのが判る。しかしながら、こ のエッチングによって、ポリ２層４５の上部がエッチング止め層３０の表面より 下になるように、通常、ポリ２層４５がさらに取り除かれる。ポリ１層２０を覆 うポリ２層４５を取り除いた後に、バイア４１に残存する第２多結晶シリコン層 ４５が、埋め込み接触部４０と電気的に接触する接触プラグを形成する。 全ての実施態様において、第１と第２の多結晶シリコン層は導電性を増加させ るためにドープされる。好ましいドーピングは、ヒ素を注入した後に熱処理を施 してこれを拡散させるものである。拡散又は他の方法によって、基板の埋め込み 接触部４０にドープ部分４６が形成される。このドープ部分４６は典型的には、 図示されていないものの当業者によく知られている基板中の他の拡散部分と接触 する。プロセス中におけるドーピングが行なわれる正確な箇所が製造上考慮され 、それ故、このような箇所は当業者によって製造時に決定される。 この注入方法は、本発明の接触プラグを形成するために二つの方法に沿って進 められる。図６と図７は第１の方法を、図８〜図１２は第２の方法をそれぞれ表 わす。 図６Ａと６Ｂでは、第１の多結晶シリコン層２０が、多結晶シリコン層４５と 第１の多結晶シリコン層２０からなる電気的内部接合を画成するように、フォト レジストマスク５０を用いてパターニングされる。この電気的内部接合は異なる 機能を有してもよく、所望のこのような機能に従ってパターニングされる。埋め 込み接触部４０への電気的なアクセスを提供するのに加えて、接触プラグが電界 効果トランジスタのゲートを形成してもよく、他の回路部品との電気的接触を提 供してもよい。もし、フォトレジストマスク５０が第２のポリ２層４５の上表面 を覆うように設計されていれば、ポリ１層２０のエッチングの間に基板が侵食、 露出されることはない。マスキングの前に、ポリ１層２０とポリ２層４５を覆う ように酸化物層を更に蒸着してもよい。 次いで、図６Ａにおけるポリ２層２０と、更なる酸化物層が蒸着されたときに はこの酸化物層と、図６Ｂにおけるエッチング止め層３０との露光部分が、エッ チングされる。さらに、それぞれ第１と第２の実施態様に対応する図７Ａと７Ｂ に示すように、接触プラグと多結晶シリコン層２０からなる電気的内部接合５５ を形成するために、フォトレジストマスク５０が取り除かれる。 第２の方法では、チタン層６０が、図６Ｂのエッチング止め層３０とポリ２層 ４５を覆うように蒸着される、図８を参照されたい。 次に、この構造体は珪化チタンを形成する温度まで加熱される。ポリ２層４５ は加熱される間にチタンと反応して、図９に示すように、シリコンのエッチング 止め層６５として機能する珪化チタンを形成する。エッチング止め層３０を覆う 未反応のチタン６０は、図９に示すように、珪化チタン６５の形成後に取り除か れる。エッチング止め層３０は、ポリ２層４５がチタン層６０と反応する間、チ タン層６０とポリ１層２０との反応を防止する保護層として機能する。 チタン層６０とその後のエッチング止め層６５の位置に、熱処理によりポリ２ 層４５を覆う酸化物を任意に成長させてもよい。この構造体は図９に示すものと 類似する。 いずれの場合においても、図１０に示すように、エッチング止め層３０がエッ チング止め層６５の形成後に取り除かれる。 図１１において、フォトレジストマスク７０を用いて電気的内部接合がパター ニングされる。ポリ１層２０と、まだ取り除かれていなければエッチング止め層 ３０とが、露光部分において取り除かれる。エッチング止め層６５についてはシ リコンが選択的にエッチングされるので、ポリ１層２０のエッチングの間におい て、基板はエッチング止め層６５の珪化チタンまたは酸化物のいずれかにより与 えられた保護のために侵食されたり露出したりしない。電気的内部接合８０が形 成される間、第２の多結晶シリコン４５を保護するのにエッチング止め層６５が 用いられる。多結晶シリコンのエッチングは、珪化チタンと酸化物に関して高い 選択性を有する。第２の実施態様のこの方法を用いることによって、フォトレジ ストマスクが大きく誤って配置されても、基板の侵食と露出が防止可能となる。 ポリ２層４５から形成される電気的内部接合８０と接触プラグが、フォトレジ ストマスク７０を取り除いた後に露出する。内部接合８０を形成するのに接触キ ャップを使用する必要がないために、寄生トランジスタは形成されない。さらに 、接触キャップを用いる方法ではセルの寸法が低減される。 本発明の方法によって形成される電気的内部接合は、ダイナミックランダムア クセスメモリだけでなくスタティックランダムアクセスメモリの製造に用いるこ とができる。 本発明を特定の実施態様に関して説明したが、当業者にとって自明である他の 形態も実施可能である。それ故、本発明は上述の特定の形状や要素に規定される ものではない。本発明の範囲は、添付の請求の範囲とこれと同等の原則に従って 定められる。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９７年２月６日 【補正内容】 請求の範囲 １．基板を覆うと共に絶縁層によって基板から隔離され、前記基板の一部分を露 出する開口を内部に有する第１のシリコン層を形成する段階と、 該第１のシリコン層と基板とを覆うと共に前記基板の露出部分と電気的に接触 する第２のシリコン層を形成する段階と、 前記基板の露出部分と電気的に接触する部分を残し、前記第１のシリコン層を 取り除くことなくこの第１のシリコン層を覆う第２のシリコン層を取り除き、第 １のシリコン層と残存する第２のシリコンとが基板に対して垂直な界面を有する ようにする段階とからなる、電気的内部接合を形成する方法。 ２．基板を覆う絶縁層を形成する段階と、 該絶縁層を覆う第１のシリコン層を形成する段階と、 マスク部分と非マスク部分を形成するために前記第１のシリコン層をパターニ ングする段階と、 前記非マスク部分の基板を露出し、これによって前記第１のシリコン層と絶縁 層にバイアを形成する段階と、 前記第１のシリコン層と基板とを覆うと共に前記非マスク部分において前記基 板と電気的に接触する第２のシリコン層を形成する段階と、 電気的内部接合を形成するために前記基板と接触する部分を前記バイア中に残 し、前記第１のシリコン層を取り除くことなくこの前記第１のシリコン層を覆う 第２のシリコン層を取り除き、前記第１のシリコン層と残存する第２のシリコン 層とが基板に対して垂直な界面を有するようにする段階とからなる、電気的内部 接合を形成する方法。 ３．基板を覆うと共に絶縁層によって基板から隔離された第１のシリコン層を形 成する段階と、 マスク部分と非マスク部分を形成するために前記第１のシリコン層をパターニ ングする段階と、 前記非マスク部分の基板を露出し、これによって前記第１のシリコン層と絶縁 層にバイアを形成する段階と、 前記第１のシリコン層と基板とを覆うと共に前記非マスク部分において前記基 板と電気的に接触する第２のシリコン層を形成する段階と、 電気プラグを形成するために前記基板と接触する部分を前記バイア中に残し、 前記第１のシリコン層を保持しつつこの第１のシリコン層を覆う第２のシリコン 層を取り除き、前記電気プラグと第１のシリコン層とが基板に対して垂直な界面 を有する電気的内部接合を形成する段階とからなる、電気的内部接合を形成する 方法。 ４．前記電気プラグの高さが前記第１のシリコン層の高さと等しくなるように、 前記取り除く段階の後に残存する前記第１のシリコン層の高さによって前記電気 プラグの高さを規定する、請求項３に記載の方法。 ５．前記露出段階の前に前記第１のシリコン層を覆うエッチング止め層を形成し 、それによって前記第１のシリコン層とエッチング止め層の中にバイアを形成す る段階と、 前記電気プラグの高さが前記第１のシリコン層とエッチング止め層との全体高 さ以下になるように、該全体高さによって前記電気プラグの最大高さを規定する 段階とからなる、請求項３に記載の方法。 ６．前記露出段階が、前記第１のシリコン層とエッチング止め層とをエッチング することを含む、請求項５に記載の方法。 ７．前記取り除く段階が前記第２のシリコン層をエッチングすることを含み、前 記エッチング止め層がこの取り除く段階において前記第１のシリコン層を保護す る、請求項５に記載の方法。 ８．前記第１のシリコン層を露出させるために、前記取り除く段階が前記第２の シリコン層を化学的、機械的にプレーナ化する、請求項３に記載の方法。 ９．前記取り除く段階が前記第２のシリコン層をエッチングすることを含む、請 求項３に記載の方法。 １０．前記取り除く段階後に、少なくとも前記第２のシリコン層をフォトレジス トマスクで保護する段階と、 前記第１のシリコン層の露出部分を取り除き、この第１のシリコン層に前記電 気プラグと垂直に、かつ電気的に接触する部分を残存させる段階とを更に備える 、請求項３に記載の方法。 １１．前記露出段階の前に前記第１のシリコン層を覆う第１のエッチング止め層 を形成する段階と、 前記取り除く段階の後に前記第２のシリコン層をエッチング可能なエッチング 液と反応しない層を形成するため、前記第２のシリコン層と反応可能な層であっ て第１のエッチング止め層と電気プラグとを覆う第２のシリコン層と反応可能な 層を形成する段階と、 前記第２のシリコン層と反応可能な層と前記電気プラグとを反応させて、この 電気プラグを覆う第２のエッチング止め層を形成し、この反応中において、前記 第１のエッチング止め層によって、前記第１のシリコン層を前記第２のシリコン 層と反応可能な層との反応から保護するする段階と、 前記第２のシリコン層と反応可能な層の未反応部分を取り除く段階と、 前記第２のエッチング止め層を保持しつつ前記第１のエッチング止め層を取り 除く段階と、 フォトレジストマスクを用いて前記第１のシリコン層の一部分を取り除いて、 電気的内部接合の形状を更に画成する段階と、 前記第１のシリコン層の一部分と前記第１のエッチング止め層とを取り除く段 階において、前記電気プラグを完全に保持する段階とからなる、請求項３に記載 の方法。 １２．前記第１と第２のシリコン層をドーピングしてこれらの導電性を増加させ る段階を更に備える、請求項３に記載の方法。 １３．前記第１と第２のシリコン層として多結晶シリコンを用いる段階を更に備 える、請求項３に記載の方法。 １４．基板の第１の部分を覆うと共にこれと電気的に接触する第１のシリコンプ ラグと、 基板の第２の部分を覆うと共にこれと電気的に接触する第２のシリコンプラグ と、 基板から電気的に隔離されると共に前記第１と第２のシリコンプラグの間に配 置されるシリコン層とからなり、 前記第１のシリコンプラグとシリコン層との間の界面が基板に対して垂直であ り、かつ、前記第２のシリコンプラグとシリコン層との間の界面が基板に対して 垂直である、基板の第１部分と第２部分とを電気的に接合するための半導体内部 接合。 １５．基板の第１の部分を覆うと共にこれと電気的に接触する第１のシリコンプ ラグと、 基板の第２の部分を覆うと共にこれと電気的に接触する第２のシリコンプラグ と、 基板から電気的に隔離されると共に、前記第１と第２のシリコンプラグの間に 配置されるシリコン層とからなり、 前記第１のシリコンプラグとシリコン層との間の界面が基板に対して垂直であ り、かつ、前記第２のシリコンプラグとシリコン層との間の界面が基板に対して 垂直である、基板の第１の部分と第２の部分とに電気的に接合するための電気的 内部接合を有するランダムアクセスメモリ。

Claims (1)

1. 【特許請求の範囲】 １．ａ）基板を覆うと共に、該基板の一部分を露出する開口を内部に有する第１ の導電層を形成する段階と、 ｂ）該第１の導電層と基板とを覆うと共に前記基板の露出部分と電気的に接 触する第２の導電層を形成する段階と、 ｃ）前記基板の露出部分と電気的に接触する部分を残すようにして、前記第 １の導電層を覆う第２の導電層を取り除く段階とからなる、電気的内部接合を形 成する方法。 ２．ａ）基板を覆う第１の導電層を形成する段階と、 ｂ）マスク部分と非マスク部分を形成するために前記第１の導電層をパター ニングする段階と、 ｃ）前記非マスク部分の基板を露出させ、これによって前記第１の導電層に バイアを形成する段階と、 ｄ）前記第１の導電層と基板とを覆うと共に前記非マスク部分において前記 基板と電気的に接触する第２の導電層を形成する段階と、 ｅ）電気的内部接合を形成するために前記基板と接触する部分を前記バイア 中に残すようにして、前記第１の導電層を覆う第２の導電層を取り除く段階とか らなる、電気的内部接合を形成する方法。 ３．ａ）基板を覆う第１の導電層を形成する段階と、 ｂ）マスク部分と非マスク部分を形成するために前記第１の導電層をパター ニングする段階と、 ｃ）前記非マスク部分の基板を露出し、これによって前記第１の導電層にバ イアを形成する段階と、 ｄ）前記第１の導電層と基板とを覆うと共に前記非マスク部分において前記 基板と電気的に接触する第２の導電層を形成する段階と、 ｅ）前記基板を電気プラグに接触させる部分を前記バイア中に残し、かつ、 前記電気プラグと前記第１の導電層が電気的内部接合を形成するように、前記第 １の導電層を覆う第２の導電層を取り除く段階とからなる、電気的内部接合を形 成する方法。 ４．前記電気プラグの高さが前記第１の導電層の高さと等しくなるように、前記 取り除く段階の後に残存する前記第１の導電層の高さによって前記電気プラグの 高さを規定する、請求項３に記載の方法。 ５．ａ）前記露出段階の前に前記第１の導電層を覆うエッチング止め層を形成し 、それによって前記第１の導電層とエッチング止め層の中にバイアを形成する段 階と、 ｂ）前記電気プラグの高さが前記第１の導電層とエッチング止め層との全体 高さ以下になるように、該全体高さによって前記電気プラグの最大高さを規定す る段階とからなる、請求項３に記載の方法。 ６．前記露出段階が、前記第１の導電層とエッチング止め層とをエッチングする ことを含む、請求項５に記載の方法。 ７．前記取り除く段階が前記第２の導電層をエッチングすることを含み、前記エ ッチング止め層がこの取り除く段階において前記第１の導電層を保護する、請求 項５に記載の方法。 ８．前記第１の導電層を露出させるために、前記取り除く段階が前記第２の導電 層を化学的、機械的にプレーナ化する、請求項３に記載の方法。 ９．前記取り除く段階が前記第２の導電層をエッチングすることを含む、請求項 ３に記載の方法。 １０．ａ）少なくとも前記第２の導電層をフォトレジストマスクで保護する段階 と、 ｂ）前記第１の導電層の露出部分を取り除き、この第１の導電層に前記電気 プラグと垂直に、かつ電気的に接触する部分を残存させる段階とを更に備える、 請求項３に記載の方法。 １１．前記第２の導電層を取り除く段階の後に残存するこの第２の導電層を覆う と共に前記第１の導電層部分を露出させる間に前記第２の導電層を保護する保護 層を形成する段階を更に備える、請求項１０に記載の方法。 １２．ａ）前記露出段階の前に前記第１の導電層を覆う第１のエッチング止め層 を形成する段階と、 ｂ）前記第２の導電層をエッチング可能なエッチング液と反応しない層を形 成するため前記第２の導電層と反応可能な層であって、第１のエッチング止め層 と電気プラグとを覆う第２の導電層と反応可能な層を形成する段階と、 ｃ）前記第２の導電層と反応可能な層と前記電気プラグとを反応させて、こ の電気プラグを覆う第２のエッチング止め層を形成し、この反応中において、前 記第１のエッチング止め層によって、前記第１の導電層を前記第２の導電層と反 応可能な層との反応から保護する段階と、 ｄ）前記第２の導電層と反応可能な層の未反応部分を取り除く段階と、 ｅ）前記第２のエッチング止め層を保持しつつ前記第１のエッチング止め層 の少なくとも一部分を取り除く段階と、 ｆ）前記第１の導電層の少なくとも一部分を取り除いて、電気的内部接合の 形状を更に画成する段階と、 ｇ）前記ｅ）とｆ）の取り除く段階において、前記電気プラグを完全に保持 する段階とからなる、請求項３に記載の方法。 １３．前記第１と第２の導電層をドーピングしてこれらの導電性を増加させる段 階を更に備える、請求項３に記載の方法。 １４．前記第１と第２の導電層としてシリコンを用いる段階を更に備える、請求 項３に記載の方法。 １５．ａ）基板の第１の部分と第２の部分を覆うと共にこれらと電気的に接合さ れた導電性シリコンプラグと、 ｂ）前記基板に対して水平な界面をもたず、基板から電気的に隔離され、前 記第１の部分を覆うシリコンプラグと前記第２の部分を覆うシリコンプラグとの 間に配置された、導電性シリコン層とからなり、 前記第１の部分を覆うシリコンプラグと前記シリコン層との間の界面が基板に 対して垂直であり、かつ、前記第２の部分を覆うシリコンプラグと前記シリコン 層との間の界面が基板に対して垂直である、基板の第１部分と第２部分とを電気 的に接合するための半導体内部接合。 １６．ａ）基板の第１の部分と第２の部分とを覆うと共にこれらと電気的に接合 された導電性シリコンプラグと、 ｂ）前記基板に対して水平な界面をもたず、基板から電気的に隔離され、前 記第１の部分を覆うシリコンプラグと前記第２の部分を覆うシリコンプラグとの 間に配置された、導電性シリコン層とからなり、 前記第１の部分を覆うシリコンプラグと前記シリコン層との間の界面が基板に 対して垂直であり、前記第２の部分を覆うシリコンプラグと前記シリコン層との 間の界面が基板に対して垂直である、基板の第１の部分と第２の部分とに電気的 に接合するための電気的内部接合を有するランダムアクセスメモリ。