JP3231790B2 - メモリアレーのための自己整列型分離及び平坦化方法 - Google Patents
メモリアレーのための自己整列型分離及び平坦化方法Info
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
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- H10B—ELECTRONIC MEMORY DEVICES
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Description
【発明の詳細な説明】 発明の分野 本発明は、高密度集積回路メモリアレーの製造に係
り、より詳細には、このようなメモリアレー内のアイソ
レーション構造体の形成に係る。本発明は、特に、リー
ドオンリメモリ、EPROM、EEPROM及びフラッシュメモリ
のような不揮発性メモリに特に適している。
り、より詳細には、このようなメモリアレー内のアイソ
レーション構造体の形成に係る。本発明は、特に、リー
ドオンリメモリ、EPROM、EEPROM及びフラッシュメモリ
のような不揮発性メモリに特に適している。
先行技術の説明 高密度メモリの製造においては、アレーの密度が、主
として、メモリセルのレイアウトと、縮小する厳密寸法
に伴うそのレイアウトのスケーリング性とにより決定さ
れる。厳密寸法が0.5ミクロン以下の領域に縮小すると
きには、レイアウトのスケーリング性は、製造プロセス
の解像度と、その設計に使用するマスクで得られる整列
裕度とによって制限される。マスクの整列は、プロセス
においてウェハ上にマスクを配置するのに使用される機
械的な技術と、マスクを整列してマスクからマスクへと
パターンを一貫してプリントするのに使用される技術と
により制限される。チップ設計において整列裕度を制御
するためには、厳密整列のマスクの使用が少数であるこ
とが望ましい。というのは、整列裕度が累積して、アレ
ーのレイアウトに不整列エラーを招くからである。従っ
て、いわゆる「自己整列型」のプロセス段階が開発され
ている。
として、メモリセルのレイアウトと、縮小する厳密寸法
に伴うそのレイアウトのスケーリング性とにより決定さ
れる。厳密寸法が0.5ミクロン以下の領域に縮小すると
きには、レイアウトのスケーリング性は、製造プロセス
の解像度と、その設計に使用するマスクで得られる整列
裕度とによって制限される。マスクの整列は、プロセス
においてウェハ上にマスクを配置するのに使用される機
械的な技術と、マスクを整列してマスクからマスクへと
パターンを一貫してプリントするのに使用される技術と
により制限される。チップ設計において整列裕度を制御
するためには、厳密整列のマスクの使用が少数であるこ
とが望ましい。というのは、整列裕度が累積して、アレ
ーのレイアウトに不整列エラーを招くからである。従っ
て、いわゆる「自己整列型」のプロセス段階が開発され
ている。
多くの高密度メモリ設計は、アレーにおけるセルのカ
ラム間にアイソレーション構造体を必要とする。慣例的
に、これらアイソレーション構造体は、良く知られたLO
COSのような熱フィールド酸化物プロセスを用いて形成
されている。慣例的な解決策は、アイソレーション領域
を識別するためのマスク段階と、それに続いてそれらの
領域に厚いフィールド酸化物を成長させるプロセスとを
伴う。アイソレーション構造体が確立された後に、メモ
リセルを形成するためのマスキング段階が実行される。
それ故、アイソレーション構造体の形成に含まれる整列
裕度と、アレーにおけるメモリセルのレイアウトに含ま
れる整列裕度とが結合されて、特に非常に小さい微小寸
法を用いたアレーの場合に性能に実質的な影響を及ぼし
得る不整列を生じさせる。
ラム間にアイソレーション構造体を必要とする。慣例的
に、これらアイソレーション構造体は、良く知られたLO
COSのような熱フィールド酸化物プロセスを用いて形成
されている。慣例的な解決策は、アイソレーション領域
を識別するためのマスク段階と、それに続いてそれらの
領域に厚いフィールド酸化物を成長させるプロセスとを
伴う。アイソレーション構造体が確立された後に、メモ
リセルを形成するためのマスキング段階が実行される。
それ故、アイソレーション構造体の形成に含まれる整列
裕度と、アレーにおけるメモリセルのレイアウトに含ま
れる整列裕度とが結合されて、特に非常に小さい微小寸
法を用いたアレーの場合に性能に実質的な影響を及ぼし
得る不整列を生じさせる。
１つの公知解決策が、キム、K.S氏等のIEDM94、第921
−923ページに記載されている。この参照文献では、不
揮発性メモリのフローティングゲート構造体と自己整列
されるアイソレーション構造体が形成される。この公知
のプロセスは、フローティングゲートのポリシリコンを
複数のカラムにパターン化することを含む。このポリシ
リコンの上には酸化物層が設けられ、次いで、厚い窒化
シリコン層でカバーされ、そして非等方性エッチングさ
れる。これにより、フローティングゲートポリシリコン
のカラムには厚い窒化シリコンの側壁が残される。この
構造体を、次いで、熱酸化プロセスに露出して、フロー
ティングゲートポリシリコンのカラム間の領域において
フィールド酸化物を現像しそして窒化シリコンスペーサ
によりフローティングゲートから離間させ、これは、酸
化物の成長を防止する。次いで、スペーサを除去し、そ
して自己整列のためにフローティングゲートポリシリコ
ンを用いてそーる及びドレインのインプラントを実行す
る。従って、フローティングゲートポリシリコンとフィ
ールド酸化物領域との間にソース及びドレインの拡散形
成が自己整列される。平坦化プロセスが実行された後
に、アレーの残り部分が形成される。
−923ページに記載されている。この参照文献では、不
揮発性メモリのフローティングゲート構造体と自己整列
されるアイソレーション構造体が形成される。この公知
のプロセスは、フローティングゲートのポリシリコンを
複数のカラムにパターン化することを含む。このポリシ
リコンの上には酸化物層が設けられ、次いで、厚い窒化
シリコン層でカバーされ、そして非等方性エッチングさ
れる。これにより、フローティングゲートポリシリコン
のカラムには厚い窒化シリコンの側壁が残される。この
構造体を、次いで、熱酸化プロセスに露出して、フロー
ティングゲートポリシリコンのカラム間の領域において
フィールド酸化物を現像しそして窒化シリコンスペーサ
によりフローティングゲートから離間させ、これは、酸
化物の成長を防止する。次いで、スペーサを除去し、そ
して自己整列のためにフローティングゲートポリシリコ
ンを用いてそーる及びドレインのインプラントを実行す
る。従って、フローティングゲートポリシリコンとフィ
ールド酸化物領域との間にソース及びドレインの拡散形
成が自己整列される。平坦化プロセスが実行された後
に、アレーの残り部分が形成される。
この公知のプロセスは、メモリアレーのための自己整
列型アイソレーションを達成する。しかしながら、これ
には、多数の欠点がある。特に、フローティングゲート
と基体との間のトンネル酸化物の領域においてフローテ
ィングゲートの上に窒化シリコンが存在すると、高温熱
酸化プロセス中に、窒化シリコンと二酸化シリコンの熱
膨張係数の相違により構造体にストレスが生じる。スト
レスは、デバイスの信頼性を低下させる。更に、アイソ
レーション酸化物を成長させるのに使用される高温プロ
セスは、トンネル酸化物とポリシリコンとの界面を高温
度に露出させ、その界面における粒の成長を増加させ、
そしてデバイスの性能を低下させる。
列型アイソレーションを達成する。しかしながら、これ
には、多数の欠点がある。特に、フローティングゲート
と基体との間のトンネル酸化物の領域においてフローテ
ィングゲートの上に窒化シリコンが存在すると、高温熱
酸化プロセス中に、窒化シリコンと二酸化シリコンの熱
膨張係数の相違により構造体にストレスが生じる。スト
レスは、デバイスの信頼性を低下させる。更に、アイソ
レーション酸化物を成長させるのに使用される高温プロ
セスは、トンネル酸化物とポリシリコンとの界面を高温
度に露出させ、その界面における粒の成長を増加させ、
そしてデバイスの性能を低下させる。
更に、アイソレーション構造体を形成する慣例的なフ
ィールド酸化物解決策は非均一な表面トポロジーを生じ
させる。従って、メモリアレーをレイアウトした後であ
って且つメモリアレーの上に相互接続構造体を付着する
前に、付加的な平坦化段階を使用することが必要とな
る。
ィールド酸化物解決策は非均一な表面トポロジーを生じ
させる。従って、メモリアレーをレイアウトした後であ
って且つメモリアレーの上に相互接続構造体を付着する
前に、付加的な平坦化段階を使用することが必要とな
る。
そこで、公知技術について上記した問題を克服するア
イソレーション構造体を形成するための自己整列型プロ
セスを提供することが要望される。更に、平坦化プロセ
スを簡単化するアイソレーション構造体を提供すること
が望まれる。
イソレーション構造体を形成するための自己整列型プロ
セスを提供することが要望される。更に、平坦化プロセ
スを簡単化するアイソレーション構造体を提供すること
が望まれる。
発明の要旨 本発明は、自己整列型のアイソレーショントレンチを
ベースとする小寸法のメモリセルを得るための自己整列
型平坦化及び分離技術を提供する。このプロセスは、単
一のマスクを用いて埋設拡散及び第１ポリシリコン層の
ラインを画成することを含む。ポリシリコンのライン間
に保護酸化物が形成される。次いで、第２のマスクを非
厳密整列で使用し、自己整列型エッチング領域を画成す
るためのポリシリコンラインを選択する。その選択され
たラインにおけるポリシリコン及びシリコン基体を保護
酸化物より速くエッチングする高選択性のエッチング方
法を用いてトレンチが形成される。従って、単一のマス
クが、拡散領域と、第１ポリシリコン層と、アイソレー
ショントレンチとを画成する。アイソレーション構造体
を画成するためにポリシリコンのラインを選択するのに
使用されるマスクは、厳密に整列される必要がなく、ア
レーのレイアウトからアイソレーション構造体形成する
ための整列裕度が排除される。
ベースとする小寸法のメモリセルを得るための自己整列
型平坦化及び分離技術を提供する。このプロセスは、単
一のマスクを用いて埋設拡散及び第１ポリシリコン層の
ラインを画成することを含む。ポリシリコンのライン間
に保護酸化物が形成される。次いで、第２のマスクを非
厳密整列で使用し、自己整列型エッチング領域を画成す
るためのポリシリコンラインを選択する。その選択され
たラインにおけるポリシリコン及びシリコン基体を保護
酸化物より速くエッチングする高選択性のエッチング方
法を用いてトレンチが形成される。従って、単一のマス
クが、拡散領域と、第１ポリシリコン層と、アイソレー
ショントレンチとを画成する。アイソレーション構造体
を画成するためにポリシリコンのラインを選択するのに
使用されるマスクは、厳密に整列される必要がなく、ア
レーのレイアウトからアイソレーション構造体形成する
ための整列裕度が排除される。
従って、本発明は、リードオンリメモリ又はフローテ
ィングゲートメモリアレーのような集積回路メモリアレ
ーを製造するための方法を特徴とする。この方法は、半
導体基体上のゲート又はフローティングゲートに使用さ
れる絶縁材料及び導電性材料を含む多層構造体を形成す
ることを含む。複数の実質的に平行な多層ラインと、こ
れら多層ライン間の開口とを有するように多層構造体に
おいてパターンがエッチングされる。これらの開口を通
して半導体基体にドーピング材料が付着され、複数の実
質的に平行な導電性領域が半導体基体に画成される。こ
れら平行な導電性領域の上及び多層ラインの側部に絶縁
層が形成される。選択された１組の多層ラインと、絶縁
層によりカバーされたままである隣接導電性領域の部分
とを露出させるマスクが、パターン化された多層構造体
上に形成される。トレンチを画成する多層ラインを選択
するのに使用されるマスキング段階に含まれるいかなる
不整列裕度も、アレーのソース及びドレイン拡散領域の
上の絶縁層により吸収される。従って、マスクの不整列
は、アイソレーショントレンチの形成のファクタとはな
らない。
ィングゲートメモリアレーのような集積回路メモリアレ
ーを製造するための方法を特徴とする。この方法は、半
導体基体上のゲート又はフローティングゲートに使用さ
れる絶縁材料及び導電性材料を含む多層構造体を形成す
ることを含む。複数の実質的に平行な多層ラインと、こ
れら多層ライン間の開口とを有するように多層構造体に
おいてパターンがエッチングされる。これらの開口を通
して半導体基体にドーピング材料が付着され、複数の実
質的に平行な導電性領域が半導体基体に画成される。こ
れら平行な導電性領域の上及び多層ラインの側部に絶縁
層が形成される。選択された１組の多層ラインと、絶縁
層によりカバーされたままである隣接導電性領域の部分
とを露出させるマスクが、パターン化された多層構造体
上に形成される。トレンチを画成する多層ラインを選択
するのに使用されるマスキング段階に含まれるいかなる
不整列裕度も、アレーのソース及びドレイン拡散領域の
上の絶縁層により吸収される。従って、マスクの不整列
は、アイソレーショントレンチの形成のファクタとはな
らない。
次いで、選択された１組の多層ラインと、その下の半
導体基体を絶縁層よりも速くエッチングするためのエッ
チングプロセスを適用して、選択された１組の多層ライ
ンにより画成された領域にトレンチを形成する。最後
に、これらトレンチに、化学蒸着等のプロセスを用いて
絶縁材料を充填する。好ましい実施形態によれば、トレ
ンチに充填する段階は、絶縁材料が多層ラインの上面と
実質的に平らになるように複数の多層ラインの残りの多
層ライン間の領域に充填することを含む。フローティン
グゲートメモリの場合には、マスキング段階を用いて、
多層ラインに直交する方向にフローティングゲート及び
ワードラインを画成し、集積回路メモリアレーを形成す
る。
導体基体を絶縁層よりも速くエッチングするためのエッ
チングプロセスを適用して、選択された１組の多層ライ
ンにより画成された領域にトレンチを形成する。最後
に、これらトレンチに、化学蒸着等のプロセスを用いて
絶縁材料を充填する。好ましい実施形態によれば、トレ
ンチに充填する段階は、絶縁材料が多層ラインの上面と
実質的に平らになるように複数の多層ラインの残りの多
層ライン間の領域に充填することを含む。フローティン
グゲートメモリの場合には、マスキング段階を用いて、
多層ラインに直交する方向にフローティングゲート及び
ワードラインを画成し、集積回路メモリアレーを形成す
る。
本発明の別の特徴によれば、トレンチに充填する段階
の後に、導電性材料の第２の複数のラインが残りの多層
ラインの上にそれと電気的に接触して形成され、複合フ
ローティングゲート導体が形成される。この第２の複数
のラインは、その下の多層ラインよりも巾が広く、デバ
イスの結合比を制御するための非常に有効なフローティ
ングゲート巾が確立される。この複合フローティングゲ
ート導体においてパターンがエッチングされて、絶縁体
及びワードラインでカバーされたフローティングゲート
構造体が形成され、それにより、デバイスが形成され
る。
の後に、導電性材料の第２の複数のラインが残りの多層
ラインの上にそれと電気的に接触して形成され、複合フ
ローティングゲート導体が形成される。この第２の複数
のラインは、その下の多層ラインよりも巾が広く、デバ
イスの結合比を制御するための非常に有効なフローティ
ングゲート巾が確立される。この複合フローティングゲ
ート導体においてパターンがエッチングされて、絶縁体
及びワードラインでカバーされたフローティングゲート
構造体が形成され、それにより、デバイスが形成され
る。
本発明は、アレーの１つおきの多層ラインに適用し
て、標準的なアンド又はナンド型アレーを形成すること
ができる。或いは又、第３ラインごとに、又は第Ｎライ
ンごとに、アイソレーショントレンチを画成する目的に
使用することができる。第３ラインごとに使用するとき
は、アレーは、メモリとして仮想接地ドレイン−ソース
−ドレイン構造の形態をとることができる。
て、標準的なアンド又はナンド型アレーを形成すること
ができる。或いは又、第３ラインごとに、又は第Ｎライ
ンごとに、アイソレーショントレンチを画成する目的に
使用することができる。第３ラインごとに使用するとき
は、アレーは、メモリとして仮想接地ドレイン−ソース
−ドレイン構造の形態をとることができる。
好ましい実施形態による多層構造体は、フローティン
グゲートポリシリコン材料によりカバーされたトンネル
酸化物を備えている。このフローティングゲート材料の
上には薄い窒化物層又は他の保護材料層が付着される。
この複合多層構造体は、次いで、上記のようにエッチン
グされる。窒化物又は他の保護材料は、導電性領域の上
に絶縁層を形成する段階の間にフローティングゲートの
上面が酸化するのを防止する。薄い窒化物層は、ポリシ
リコンの第１層から除去され、そしてポリシリコンの第
２層の付着を用いて、拡張型のフローティングゲートが
形成される。
グゲートポリシリコン材料によりカバーされたトンネル
酸化物を備えている。このフローティングゲート材料の
上には薄い窒化物層又は他の保護材料層が付着される。
この複合多層構造体は、次いで、上記のようにエッチン
グされる。窒化物又は他の保護材料は、導電性領域の上
に絶縁層を形成する段階の間にフローティングゲートの
上面が酸化するのを防止する。薄い窒化物層は、ポリシ
リコンの第１層から除去され、そしてポリシリコンの第
２層の付着を用いて、拡張型のフローティングゲートが
形成される。
従って、本発明は、ポリシリコン、埋設拡散及びアイ
ソレーショントレンチを自己整列する技術を提供する。
これは、埋設拡散及びポリシリコン層とアイソレーショ
ン酸化物との不整列を許すための空間の割り当てを必要
とせずに、非常に小さな厳密寸法をアレーのレイアウト
に適用できるようにする。更に、トンネル酸化物領域
は、窒化物又は不必要な高温プロセスに露出されず、品
質の高いトンネル酸化物が確保される。
ソレーショントレンチを自己整列する技術を提供する。
これは、埋設拡散及びポリシリコン層とアイソレーショ
ン酸化物との不整列を許すための空間の割り当てを必要
とせずに、非常に小さな厳密寸法をアレーのレイアウト
に適用できるようにする。更に、トンネル酸化物領域
は、窒化物又は不必要な高温プロセスに露出されず、品
質の高いトンネル酸化物が確保される。
本発明の他の特徴及び効果は、添付図面を参照した以
下の説明及び請求の範囲から明らかとなろう。
下の説明及び請求の範囲から明らかとなろう。
図面の簡単な説明 図１は、本発明によるアイソレーショントレンチ酸化
物を用いた高密度メモリアレーの概略図である。
物を用いた高密度メモリアレーの概略図である。
図2Aないし2Gは、図１に示すようなメモリアレーに使
用される自己整列型分離／平坦化プロセスを示す図であ
る。
用される自己整列型分離／平坦化プロセスを示す図であ
る。
図3Aないし3Cは、アンドセル型フローティングゲート
メモリアレーに使用される自己整列型分離／平坦化プロ
セスを示す図である。
メモリアレーに使用される自己整列型分離／平坦化プロ
セスを示す図である。
好ましい実施形態の詳細な説明 以下、添付図面を参照して本発明の好ましい実施形態
を詳細に説明する。図１は、本発明を使用できる代表的
な高密度メモリアレーの構造を示す。図2Aないし2G及び
図3Aないし3Cは、本発明によるアイソレーショントレン
チ酸化物を有するメモリアレーを形成するのに使用され
る分離／平坦化プロセスの別の適用を示す。
を詳細に説明する。図１は、本発明を使用できる代表的
な高密度メモリアレーの構造を示す。図2Aないし2G及び
図3Aないし3Cは、本発明によるアイソレーショントレン
チ酸化物を有するメモリアレーを形成するのに使用され
る分離／平坦化プロセスの別の適用を示す。
先ず、図１は、EEPROM型のフラッシュメモリのような
フローティングゲートメモリデバイスのための高密度メ
モリアレーを示す。この構造は、セルの２つのカラムが
単一の埋設拡散ローカルソースラインを共用するような
ドレイン／ソース／ドレインセル設計をベースとするも
のである。セルの２つのカラムの各組の間にアイソレー
ション構造体が必要とされる。本発明によるアイソレー
ション構造体は、図示されたアイソレーショントレンチ
酸化物100である。
フローティングゲートメモリデバイスのための高密度メ
モリアレーを示す。この構造は、セルの２つのカラムが
単一の埋設拡散ローカルソースラインを共用するような
ドレイン／ソース／ドレインセル設計をベースとするも
のである。セルの２つのカラムの各組の間にアイソレー
ション構造体が必要とされる。本発明によるアイソレー
ション構造体は、図示されたアイソレーショントレンチ
酸化物100である。
又、図１は、フラッシュEEPROMセルの２つのカラムが
単一のメタルビットラインを共用するようなフラッシュ
EEPROMアレーの構造も示している。図１は、アレーの４
つのセグメントを示し、各セグメントは、フラッシュEP
ROMセルの一対のカラムをドレイン／ソース／ドレイン
構成で含む。この例では各対のカラム間にアイソレーシ
ョントレンチ酸化物100が形成される。
単一のメタルビットラインを共用するようなフラッシュ
EEPROMアレーの構造も示している。図１は、アレーの４
つのセグメントを示し、各セグメントは、フラッシュEP
ROMセルの一対のカラムをドレイン／ソース／ドレイン
構成で含む。この例では各対のカラム間にアイソレーシ
ョントレンチ酸化物100が形成される。
従って、第１のセグメント120は、第１のドレイン拡
散ライン121と、ソース拡散ライン122と、第２のドレイ
ン拡散ライン123ととを含む。ワードラインWL0及びWL63
の各々は、一対のカラムの第１のカラムにおいてセルの
フローティングゲートの上に横たわると共に、一対のカ
ラムの第２のカラムにおいてセルの上に横たわる。図示
されたように、カラムの対の第１カラムは、セル124、
セル125、セル126及びセル127を含む。ワードラインWL2
ないしWL61に接続されたセルは示されていない。カラム
の対の第２のカラムは、セル128、セル129、セル130及
びセル131を含む。アレーの同じカラムに沿って、第２
のセグメント135が示されている。これは、鏡像関係に
レイアウトされる以外は、セグメント120と同様の構造
を有する。
散ライン121と、ソース拡散ライン122と、第２のドレイ
ン拡散ライン123ととを含む。ワードラインWL0及びWL63
の各々は、一対のカラムの第１のカラムにおいてセルの
フローティングゲートの上に横たわると共に、一対のカ
ラムの第２のカラムにおいてセルの上に横たわる。図示
されたように、カラムの対の第１カラムは、セル124、
セル125、セル126及びセル127を含む。ワードラインWL2
ないしWL61に接続されたセルは示されていない。カラム
の対の第２のカラムは、セル128、セル129、セル130及
びセル131を含む。アレーの同じカラムに沿って、第２
のセグメント135が示されている。これは、鏡像関係に
レイアウトされる以外は、セグメント120と同様の構造
を有する。
従って、明らかなように、セル124のような一対のカ
ラムの第１カラムにおけるトランジスタは、ドレイン拡
散ライン121におけるドレインと、ソース拡散ライン122
におけるソースとを備えている。フローティングゲート
は、第１のドレイン拡散ライン121とソース拡散ライン1
22との間のチャンネル領域の上に横たわる。ワードライ
ンWL1は、セル125のフローティングゲートの上に横たわ
る。
ラムの第１カラムにおけるトランジスタは、ドレイン拡
散ライン121におけるドレインと、ソース拡散ライン122
におけるソースとを備えている。フローティングゲート
は、第１のドレイン拡散ライン121とソース拡散ライン1
22との間のチャンネル領域の上に横たわる。ワードライ
ンWL1は、セル125のフローティングゲートの上に横たわ
る。
セグメント120及びセグメント135は、アレーの仮想接
地拡散136を共用する。従って、セグメント120のソース
拡散ライン122は、拡散ライン136に接続される。同様
に、セグメント135のソース拡散ライン137は、ソース拡
散ライン136に接続される。
地拡散136を共用する。従って、セグメント120のソース
拡散ライン122は、拡散ライン136に接続される。同様
に、セグメント135のソース拡散ライン137は、ソース拡
散ライン136に接続される。
上記のように、所与のセグメント（例えば、セグメン
ト120）におけるセルの各対のカラムは、単一のメタル
ラインを共用する。従って、ブロックの右選択トランジ
スタ138及びブロックの左選択トランジスタ139が含まれ
る。トランジスタ139は、ドレイン拡散ライン121におけ
るソースと、メタルコンタクト140に接続されたドレイ
ンと、ライン141の制御信号BLTR1に接続されたゲートと
を備えている。同時に、ブロック右選択トランジスタ13
8は、ドレイン拡散ライン123におけるソースと、メタル
コンタクト140に接続されたドレインと、ライン142の制
御信号BLTR0に接続されたゲートとを備えている。従っ
て、トランジスタ138及び139を含む選択回路は、第１の
ドレイン拡散ライン121及び第２のドレイン拡散ライン1
23をメタルコンタクト140を経てメタルライン143に選択
的に接続する。明らかなように、セグメント135は、左
選択トランジスタ144及び右選択トランジスタ145を備
え、これらも、同様にメタルコンタクト146に接続され
る。コンタクト146は、セグメント120に接続されたコン
タクト140と同様に、同じメタルライン143に接続され
る。
ト120）におけるセルの各対のカラムは、単一のメタル
ラインを共用する。従って、ブロックの右選択トランジ
スタ138及びブロックの左選択トランジスタ139が含まれ
る。トランジスタ139は、ドレイン拡散ライン121におけ
るソースと、メタルコンタクト140に接続されたドレイ
ンと、ライン141の制御信号BLTR1に接続されたゲートと
を備えている。同時に、ブロック右選択トランジスタ13
8は、ドレイン拡散ライン123におけるソースと、メタル
コンタクト140に接続されたドレインと、ライン142の制
御信号BLTR0に接続されたゲートとを備えている。従っ
て、トランジスタ138及び139を含む選択回路は、第１の
ドレイン拡散ライン121及び第２のドレイン拡散ライン1
23をメタルコンタクト140を経てメタルライン143に選択
的に接続する。明らかなように、セグメント135は、左
選択トランジスタ144及び右選択トランジスタ145を備
え、これらも、同様にメタルコンタクト146に接続され
る。コンタクト146は、セグメント120に接続されたコン
タクト140と同様に、同じメタルライン143に接続され
る。
セグメントは、Μ本のワードラインと2N本のカラムと
を含むフラッシュEEPROMセルのアレーを形成するように
水平及び垂直にレイアウトされる。このアレーは、Ｎ本
のメタルビットラインしか必要とせず、その各々は、上
記のように選択回路を経てフラッシュEEPROMセルの一対
のカラムに接続される。
を含むフラッシュEEPROMセルのアレーを形成するように
水平及び垂直にレイアウトされる。このアレーは、Ｎ本
のメタルビットラインしか必要とせず、その各々は、上
記のように選択回路を経てフラッシュEEPROMセルの一対
のカラムに接続される。
図2Aないし2Gは、本発明により図１のメモリアレーを
形成するプロセスを示す。図2Aに示すように、シリコン
基体10が用意される。この半導体基体10の上には、メモ
リアレーの領域に、従来のトンネル酸化物11が約50Åな
いし200Åの厚みに形成される。このトンネル酸化物の
上には、ポリシリコンの第１の層12がアレーの領域に形
成される。次いで、窒化シリコンの薄い層13がポリシリ
コンの上に形成される。ポリシリコンは、例えば、温度
が約620℃で、周囲圧力が約0.3Torrで、そして流量約28
0sccmのシランガスを用いる標準的な化学蒸着プロセス
を使用して、約200Åないし2000Åの厚みに付着され
る。窒化シリコンは、例えば、温度が約700℃で、周囲
圧力が約0.5Torrで、そして流量500sccmのアンモニウム
に流量約50sccmのSiH2Cl2を合成したものを用いるプロ
セスを使用して、約20Åないし1000Åの厚みに付着され
る。
形成するプロセスを示す。図2Aに示すように、シリコン
基体10が用意される。この半導体基体10の上には、メモ
リアレーの領域に、従来のトンネル酸化物11が約50Åな
いし200Åの厚みに形成される。このトンネル酸化物の
上には、ポリシリコンの第１の層12がアレーの領域に形
成される。次いで、窒化シリコンの薄い層13がポリシリ
コンの上に形成される。ポリシリコンは、例えば、温度
が約620℃で、周囲圧力が約0.3Torrで、そして流量約28
0sccmのシランガスを用いる標準的な化学蒸着プロセス
を使用して、約200Åないし2000Åの厚みに付着され
る。窒化シリコンは、例えば、温度が約700℃で、周囲
圧力が約0.5Torrで、そして流量500sccmのアンモニウム
に流量約50sccmのSiH2Cl2を合成したものを用いるプロ
セスを使用して、約20Åないし1000Åの厚みに付着され
る。
この多層構造体を形成した後に、ホトレジストマスキ
ングプロセスを適用して複数のカラムを画成する。従っ
て、図2Aに示すように、ホトレジストマスク14が窒化シ
リコン層13の上に形成される。プラズマ又は反応イオン
エッチングのようなエッチングプロセスを適用し、図2B
に示すように、多層ライン15間の開口においてシリコン
基体10を露出させる。多層ラインを画成した後に、イン
プラントプロセスを実行して、矢印17で一般的に示すよ
うに砒素又は他のドーピング剤が多層ライン15間の領域
16においてシリコン基体10にインプラントされる。砒素
のインプラントの後に、ホトレジストマウス14を除去す
る。或いは又、酸化物層13の性質に基づいて、ホトレジ
ストマウス14をインプラントの前に除去してもよい。
ングプロセスを適用して複数のカラムを画成する。従っ
て、図2Aに示すように、ホトレジストマスク14が窒化シ
リコン層13の上に形成される。プラズマ又は反応イオン
エッチングのようなエッチングプロセスを適用し、図2B
に示すように、多層ライン15間の開口においてシリコン
基体10を露出させる。多層ラインを画成した後に、イン
プラントプロセスを実行して、矢印17で一般的に示すよ
うに砒素又は他のドーピング剤が多層ライン15間の領域
16においてシリコン基体10にインプラントされる。砒素
のインプラントの後に、ホトレジストマウス14を除去す
る。或いは又、酸化物層13の性質に基づいて、ホトレジ
ストマウス14をインプラントの前に除去してもよい。
図2Cに示すように、インプラントプロセスの後に、短
時間の熱酸化を行い、インプラントが形成された領域16
の上に酸化物層20を形成する。この酸化物20は、多層ラ
イン15の側部21にも形成される。多層ライン15のポリシ
リコンの上面の窒化物は、ポリシリコンのラインの上面
を酸化プロセスから保護する。又、酸化の間に、砒素が
基体に対してアニールされ、埋設ソース領域21、22及び
埋設ドレイン領域23、24、25を形成する。
時間の熱酸化を行い、インプラントが形成された領域16
の上に酸化物層20を形成する。この酸化物20は、多層ラ
イン15の側部21にも形成される。多層ライン15のポリシ
リコンの上面の窒化物は、ポリシリコンのラインの上面
を酸化プロセスから保護する。又、酸化の間に、砒素が
基体に対してアニールされ、埋設ソース領域21、22及び
埋設ドレイン領域23、24、25を形成する。
埋設ドレイン領域23と埋設ソース領域21との間の領域
26は、第１のフローティングゲートデバイスのチャンネ
ルを形成する。同様に、埋設ソース領域21と埋設ドレイ
ン領域24との間の領域27は、第２のチャンネル領域を形
成する。埋設ドレイン領域25と埋設ソース領域22との間
の領域28は、隣接する一対のカラムのためのチャンネル
領域を形成する。埋設ドレイン24と25との間の領域29
は、アイソレーション構造体のために選択される。
26は、第１のフローティングゲートデバイスのチャンネ
ルを形成する。同様に、埋設ソース領域21と埋設ドレイ
ン領域24との間の領域27は、第２のチャンネル領域を形
成する。埋設ドレイン領域25と埋設ソース領域22との間
の領域28は、隣接する一対のカラムのためのチャンネル
領域を形成する。埋設ドレイン24と25との間の領域29
は、アイソレーション構造体のために選択される。
アイソレーション構造体は、図2Dに示すように、先
ず、窒化物層13を多層ラインの上部から除去した後に、
アイソレーションマスク30を形成することにより形成さ
れる。窒化物の除去は、例えば、約180℃の高温H3PO4プ
ロセスを用いて行うことができる。アイソレーションマ
スク30は、ホトレジスト又は別のマスキング材料より成
る。明らかなように、アイソレーション領域29上の選択
された多層ラインは、アイソレーションマスク30の開口
31に配置される。この開口31は、整列裕度を考慮するた
めにアイソレーション領域29より巾が広く、ポリシリコ
ン層12と、埋設ドレイン領域24及び25上の絶縁層20の部
分とを露出させる。
ず、窒化物層13を多層ラインの上部から除去した後に、
アイソレーションマスク30を形成することにより形成さ
れる。窒化物の除去は、例えば、約180℃の高温H3PO4プ
ロセスを用いて行うことができる。アイソレーションマ
スク30は、ホトレジスト又は別のマスキング材料より成
る。明らかなように、アイソレーション領域29上の選択
された多層ラインは、アイソレーションマスク30の開口
31に配置される。この開口31は、整列裕度を考慮するた
めにアイソレーション領域29より巾が広く、ポリシリコ
ン層12と、埋設ドレイン領域24及び25上の絶縁層20の部
分とを露出させる。
アイソレーションマスク30を形成した後に、ポリシリ
コン及びシリコン基体を酸化物よりも相当に速くエッチ
ングする高選択性のエッチングプロセスが適用される。
この高選択性エッチングプロセスは、例えば、Cl2/Heの
存在中にO2及びHBrを存在させて、約5mTorrないし60mTo
rrの圧力及び約1000ないし300ワットの電力で行われ
る。
コン及びシリコン基体を酸化物よりも相当に速くエッチ
ングする高選択性のエッチングプロセスが適用される。
この高選択性エッチングプロセスは、例えば、Cl2/Heの
存在中にO2及びHBrを存在させて、約5mTorrないし60mTo
rrの圧力及び約1000ないし300ワットの電力で行われ
る。
埋設ドレイン領域24と25との間にアイソレーショント
レンチ35が形成される。埋設ドレイン領域24及び25の上
の保護酸化物20は、図2Dのマスク30により露出された領
域において部分的にエッチングされる。しかしながら、
高選択性のエッチングのために、ポリシリコン層12を完
全に除去しそして薄いトンネル酸化物を経てシリコン基
体10へ切り込んだ後にトレンチ35が形成される。トレン
チが形成された後に、マスク30を除去し、図2Eに示す構
造体が形成される。
レンチ35が形成される。埋設ドレイン領域24及び25の上
の保護酸化物20は、図2Dのマスク30により露出された領
域において部分的にエッチングされる。しかしながら、
高選択性のエッチングのために、ポリシリコン層12を完
全に除去しそして薄いトンネル酸化物を経てシリコン基
体10へ切り込んだ後にトレンチ35が形成される。トレン
チが形成された後に、マスク30を除去し、図2Eに示す構
造体が形成される。
アイソレーショントレンチ35の深さは、ポリシリコン
ラインの同様の厳密な寸法巾を用いるデバイスの場合
は、約0.3ないし約0.5ミクロンであるのが好ましい。完
全に基体上にあるか又はこの例よりも深さが小さいか又
は大きいアイソレーション開口を特定の用途に適するよ
うに形成することができる。
ラインの同様の厳密な寸法巾を用いるデバイスの場合
は、約0.3ないし約0.5ミクロンであるのが好ましい。完
全に基体上にあるか又はこの例よりも深さが小さいか又
は大きいアイソレーション開口を特定の用途に適するよ
うに形成することができる。
図2Eに示すようにトレンチを形成した後に、絶縁材料
を塗布してトレンチに充填する。好ましい絶縁材料は、
例えば、N2O/SiH2Cl2の混合物を約180sccmないし90sccm
の流量で約800℃においてそして約0.4Torrの周囲圧力で
使用して付着された酸化物36である。このプロセスのた
めの付着時間は、酸化物の厚みに比例する。或いは又、
市販のTEOS材料を約100sccmの流力で約700℃においてそ
して約0.82Torrの周囲圧力で使用するTEOSプロセスを適
用することもできる。付着時間は、酸化物の厚みに比例
する。
を塗布してトレンチに充填する。好ましい絶縁材料は、
例えば、N2O/SiH2Cl2の混合物を約180sccmないし90sccm
の流量で約800℃においてそして約0.4Torrの周囲圧力で
使用して付着された酸化物36である。このプロセスのた
めの付着時間は、酸化物の厚みに比例する。或いは又、
市販のTEOS材料を約100sccmの流力で約700℃においてそ
して約0.82Torrの周囲圧力で使用するTEOSプロセスを適
用することもできる。付着時間は、酸化物の厚みに比例
する。
酸化物36が成長された後に、エッチバックが行われる
が、これは、ポリシリコン層12の上部で停止され、図2F
に示すように、アイソレーション領域35を含む残りのポ
リシリコンライン間の領域37が平坦化される。
が、これは、ポリシリコン層12の上部で停止され、図2F
に示すように、アイソレーション領域35を含む残りのポ
リシリコンライン間の領域37が平坦化される。
平坦化の後に、図2Gに示すように、残りのポリシリコ
ンライン12の上に、それと電気的接触するようにポリシ
リコンライン38のパターンが形成される。上部のポリシ
リコンライン38は、フローティングゲート構造体の領域
を拡張するために、その下のポリシリコンライン12より
も若干巾が広い。
ンライン12の上に、それと電気的接触するようにポリシ
リコンライン38のパターンが形成される。上部のポリシ
リコンライン38は、フローティングゲート構造体の領域
を拡張するために、その下のポリシリコンライン12より
も若干巾が広い。
ポリシリコンライン38の付着に続いて、ONOのような
インターポリ（interpoly）誘導体が構造体上に形成さ
れ、そしてマスク／エッチングプロセスを行って、アイ
ソレーショントレンチ36に実質的に直交する方向に沿っ
て一線にフローティングゲート構造体及びワードライン
が形成される。
インターポリ（interpoly）誘導体が構造体上に形成さ
れ、そしてマスク／エッチングプロセスを行って、アイ
ソレーショントレンチ36に実質的に直交する方向に沿っ
て一線にフローティングゲート構造体及びワードライン
が形成される。
ブロック選択及びアレーソース電圧コネクタは、参考
としてここに援用する1994年９月13日に出願された「フ
ラッシュEPROMトランジスタアレー及びその製造方法（A
FLASH EPROM TRANSISTOR ARRAY AND METHOD FRO MANUF
ACTURING THE SAME）」と題する出願中のPCT特許出願題
PCT/US94/10276号に開示されたように形成される。従っ
て、ワードライン、ブロック選択構造体及び金属化層を
上に設けた後に、高密度のフラッシュメモリが、自己整
列された分離／平坦化構造体と共に形成される。
としてここに援用する1994年９月13日に出願された「フ
ラッシュEPROMトランジスタアレー及びその製造方法（A
FLASH EPROM TRANSISTOR ARRAY AND METHOD FRO MANUF
ACTURING THE SAME）」と題する出願中のPCT特許出願題
PCT/US94/10276号に開示されたように形成される。従っ
て、ワードライン、ブロック選択構造体及び金属化層を
上に設けた後に、高密度のフラッシュメモリが、自己整
列された分離／平坦化構造体と共に形成される。
図3Aないし3Cに示すように、本発明は、図１に示す以
外のメモリ構造にも適用できる。例えば、このプロセス
を用いてアンドセルメモイアレーを形成することができ
る。図3Aは、図2Aないし2Dと同じプロセス段階を用いて
形成された構造体を示している。従って、ライン50、5
1、52、53のような複数のポリシリコン／トンネル酸化
物多層ラインが半導体基体10上に形成される。自己整列
された埋設拡散領域54、55、56が多層ライン間に形成さ
れる。この埋設拡散領域54、55、56の上及び多層ライン
50、51、52の側部には、絶縁層58が形成される。それに
より生じる構造体の上にアイソレーションマスク60が形
成され、ポリシリコン層の上の窒化シリコン保護層は除
去されている。マスク60は、形成されるべきトレンチを
画成するために１つおきの多層ライン50及び52を選択す
る。従って、図3Bに示すように、選択的エッチングが行
われて、各残りのポリシリコンライン51、53間にアイソ
レーショントレンチ61、62が形成される。それにより生
じたトレンチに酸化物63を充填するために化学蒸着酸化
プロセスが行われる。エッチバックプロセスを行って、
構造体を平坦化する。最後に、残りのプロセス段階を実
行して、上記メモリアレーの形成を完了する。
外のメモリ構造にも適用できる。例えば、このプロセス
を用いてアンドセルメモイアレーを形成することができ
る。図3Aは、図2Aないし2Dと同じプロセス段階を用いて
形成された構造体を示している。従って、ライン50、5
1、52、53のような複数のポリシリコン／トンネル酸化
物多層ラインが半導体基体10上に形成される。自己整列
された埋設拡散領域54、55、56が多層ライン間に形成さ
れる。この埋設拡散領域54、55、56の上及び多層ライン
50、51、52の側部には、絶縁層58が形成される。それに
より生じる構造体の上にアイソレーションマスク60が形
成され、ポリシリコン層の上の窒化シリコン保護層は除
去されている。マスク60は、形成されるべきトレンチを
画成するために１つおきの多層ライン50及び52を選択す
る。従って、図3Bに示すように、選択的エッチングが行
われて、各残りのポリシリコンライン51、53間にアイソ
レーショントレンチ61、62が形成される。それにより生
じたトレンチに酸化物63を充填するために化学蒸着酸化
プロセスが行われる。エッチバックプロセスを行って、
構造体を平坦化する。最後に、残りのプロセス段階を実
行して、上記メモリアレーの形成を完了する。
従って、図2Aないし2G及び図3Aないし3Cを参照し、ア
イソレーショントレンチを画成するために選択されるポ
リシリコンラインが２つおき又は１つおきのラインであ
るものについて本発明を説明した。他のメモリアレー構
造においては、他のパターンに基づき、例えば、各Ｎ番
目のラインごとに、アイソレーショントレンチを配置す
ることもできる。
イソレーショントレンチを画成するために選択されるポ
リシリコンラインが２つおき又は１つおきのラインであ
るものについて本発明を説明した。他のメモリアレー構
造においては、他のパターンに基づき、例えば、各Ｎ番
目のラインごとに、アイソレーショントレンチを配置す
ることもできる。
更に、アイソレーション構造体は、上記のようなまっ
すぐな平行ラインである必要はない。この同じプロセス
を用いて、メモリアレー内のブロック選択構造体等に使
用されるような更に複雑なアイソレーション形状を作る
こともできる。
すぐな平行ラインである必要はない。この同じプロセス
を用いて、メモリアレー内のブロック選択構造体等に使
用されるような更に複雑なアイソレーション形状を作る
こともできる。
従って、本発明は、ミクロン以下の範囲の非常に小さ
な厳密寸法で高密度のリードオンリ又はフローティング
ゲートメモリアレーを形成するのに特に適した自己整列
型のアイソレーションプロセスを提供する。このプロセ
スは、公知技術よりもセルのレイアウトを非常に均一に
し、高い密度を生じ、そしてプロセス段階を少なくす
る。更に、このプロセスは、公知解決策で遭遇するよう
に敏感なトンネル酸化物領域を窒化物や過剰な熱ストレ
スに曝すことはない。
な厳密寸法で高密度のリードオンリ又はフローティング
ゲートメモリアレーを形成するのに特に適した自己整列
型のアイソレーションプロセスを提供する。このプロセ
スは、公知技術よりもセルのレイアウトを非常に均一に
し、高い密度を生じ、そしてプロセス段階を少なくす
る。更に、このプロセスは、公知解決策で遭遇するよう
に敏感なトンネル酸化物領域を窒化物や過剰な熱ストレ
スに曝すことはない。
本発明の好ましい実施形態の以上の説明は、単なる例
示に過ぎず、本発明は、上記の形態に限定されるもので
はない。当業者であれば、多数の修正や変更が明らかと
なろう。従って、本発明は、請求の範囲及びその等効物
のみによって限定されるものとする。
示に過ぎず、本発明は、上記の形態に限定されるもので
はない。当業者であれば、多数の修正や変更が明らかと
なろう。従って、本発明は、請求の範囲及びその等効物
のみによって限定されるものとする。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8246 H01L 21/8247 H01L 27/112 H01L 27/115 H01L 29/788
Claims (29)
- 【請求項１】集積回路を製造する方法において、 パターン化された多層構造体を半導体基体上に形成し、
上記パターン化された多層構造体は、複数の多層ライン
と、それら多層ライン間の開口とを有し、上記多層ライ
ンは、絶縁材料及び導電性材料を含み、 上記開口を通して上記開口の下の半導体基体にドープ剤
を付着して、半導体基体に複数の導電性領域を画成し、 上記導電性領域の上に絶縁層を形成し、 選択された１組の多層ラインと、隣接する導電性領域の
一部分とを露出させるマスクを上記パターン化された多
層構造体の上に形成し、 上記選択された１組の多層ラインを上記絶縁層よりも速
くエッチングするエッチングプロセスを使用して、上記
選択された１組の多層ラインにより画成された領域にア
イソレーション開口を形成するようにエッチングを行
い、そして 上記アイソレーション開口に絶縁材料を充填する、 という段階を備えたことを特徴とする方法。 - 【請求項２】アイソレーション開口に充填する上記段階
の後に、 残りの多層ラインにパターンをエッチングして、フロー
ティングゲート構造体を形成し、そして 上記フローティングゲート構造体の上に絶縁体及びワー
ドラインを形成する、 という段階を含む請求項１に記載の方法。 - 【請求項３】アイソレーション開口に充填する上記段階
は、絶縁材料が上記複数の多層ラインの残りの多層ライ
ンの上面と実質的に平らになるように上記残りの多層ラ
イン間の領域に充填することを含む請求項１に記載の方
法。 - 【請求項４】アイソレーション開口に充填する上記段階
は、 絶縁材料が上記残りの多層ラインの上面より高くなるよ
うに上記アイソレーション開口に充填し、そして 絶縁材料が上記残りの多層ラインの上面と実質的に平ら
になるように絶縁材料をエッチングする、 という段階を含む請求項３に記載の方法。 - 【請求項５】上記充填段階の後に、 上記複数の多層ラインの残りの多層ラインの上にそれと
電気的に接触して導電性材料の第２の複数のラインを形
成して、複合フローティングゲート導体を形成し、上記
複数の多層ラインは第１の巾を有し、そして上記導電性
材料の第２の複数のラインは、第１の巾より大きな巾を
有し、 上記複合フローティングゲート導体にパターンをエッチ
ングして、フローティングゲート構造体を形成し、そし
て 上記フローティングゲート構造体の上に絶縁体及びワー
ドラインを形成する、 という段階を含む請求項１に記載の方法。 - 【請求項６】上記選択された１組の多層ラインは、複数
の多層ラインの少なくとも副組における１つおきの多層
ラインより成る請求項１に記載の方法。 - 【請求項７】上記選択された１組の多層ラインは、複数
の多層ラインの少なくとも副組における各第３の多層ラ
インより成る請求項１に記載の方法。 - 【請求項８】パターン化された多層構造体を形成する上
記段階は、 半導体基体上に絶縁層を形成し、そして その絶縁層の上に導電性材料の層を形成する、 という段階を含む請求項１に記載の方法。 - 【請求項９】平行な導電性領域の上に絶縁層を形成する
段階から上記導電性材料を保護するための材料層を上記
導電性材料層の上に形成し、そして アイソレーション開口を形成するエッチング段階の前に
上記選択された多層構造体から上記保護材料層を除去す
る、 という段階を含む請求項８に記載の方法。 - 【請求項１０】上記絶縁材料層は、二酸化シリコンより
成り、そして上記導電性材料層は、多結晶シリコン（ポ
リシリコン）より成る請求項９に記載の方法。 - 【請求項１１】上記保護材料は、窒化シリコンより成る
請求項10に記載の方法。 - 【請求項１２】集積回路にフローティングゲートメモリ
アレーを形成するための方法において、 半導体基体上に多層構造体のパターンをエッチングし
て、複数の実質的に平行な多層ラインと、これらの多層
ライン間の開口とを有するパターン化された多層構造体
を形成し、この多層構造体は、トンネル絶縁層と、フロ
ーティングゲート層とを含み、 上記開口を通して上記開口の下の半導体基体にドープ剤
を付着して、複数の埋設された拡散導電性領域を半導体
基体に画成し、 上記埋設された拡散導電性領域の上にソース／ドレイン
絶縁層を形成し、 選択された１組の多層ラインと、隣接する上記埋設され
た拡散導電性領域の上にあるソース／ドレイン絶縁層の
一部分とを露出させるマスクを上記パターン化された多
層構造体の上に形成し、 上記選択された１組の多層ラインと、その下の半導体基
体を、上記ソース／ドレイン絶縁層よりも速くエッチン
グするエッチングプロセスを用いて、上記選択された１
組の多層ラインにより画成された領域にトレンチを形成
するようにエッチングを行い、 上記トレンチに絶縁材料を充填し、 残りの多層ラインにパターンをエッチングして、フロー
ティングゲート構造体を形成し、 上記フローティングゲート構造体の上にワードライン絶
縁体を形成し、そして 上記フローティングゲート構造体上のワードライン絶縁
体の上に上記埋設された拡散導電性領域に直交するワー
ドラインを形成する、 という段階を備えたことを特徴とする方法。 - 【請求項１３】パターン化された多層構造体を形成する
上記段階は、フローティングゲート材料の上に保護材料
層を形成することを含み、この保護材料は、フローティ
ングゲート材料をその後のプロセス段階から保護し、そ
して ワードライン絶縁体を形成する上記段階の前に保護材料
層を除去することを含む請求項12に記載の方法。 - 【請求項１４】上記充填段階の後に、 上記複数の多層ラインの残りの多層ラインの上にそれと
電気的に接触して導電性材料の第２の複数のラインを形
成して、複合フローティングゲート導体を形成し、上記
複数の多層ラインは第１の巾を有し、そして上記導電性
材料の第２の複数のラインは、第１の巾より大きな巾を
有し、そしてフローティングゲート構造体を形成するよ
うにエッチングする上記段階は、上記複合フローティン
グゲート導体をエッチングすることを含む請求項12に記
載の方法。 - 【請求項１５】パターン化された多層構造体を形成する
上記段階は、フローティングゲート材料の上に保護材料
層を形成することを含み、この保護材料は、フローティ
ングゲート材料をその後のプロセス段階から保護し、そ
して 第２の複数のラインを形成する上記段階の前に残りの多
層ライン上の保護材料層を除去することを含む請求項14
に記載の方法。 - 【請求項１６】上記保護材料は、窒化シリコンより成る
請求項15に記載の方法。 - 【請求項１７】上記ソース／ドレイン絶縁材料は、二酸
化シリコンより成る請求項16に記載の方法。 - 【請求項１８】上記トンネル絶縁材料は、二酸化シリコ
ンより成り、そして上記フローティングゲート材料層
は、多結晶シリコン（ポリシリコン）より成る請求項12
に記載の方法。 - 【請求項１９】上記選択された１組の多層ラインは、複
数の多層ラインの少なくとも副組における１つおきの多
層ラインより成る請求項12に記載の方法。 - 【請求項２０】上記選択された１組の多層ラインは、複
数の多層ラインの少なくとも副組における各第３の多層
ラインより成る請求項12に記載の方法。 - 【請求項２１】トレンチに充填する上記段階は、絶縁材
料が上記複数の多層ラインの残りの多層ラインの上面と
実質的に平らになるまで上記残りの多層ライン間の領域
に充填することを含む請求項12に記載の方法。 - 【請求項２２】集積回路にフローティングゲートメモリ
アレーを形成するための方法において、 複数の多層ライン及びこれらの多層ライン間の開口を有
するパターン化された多層構造体を半導体基体上に形成
し、この多層構造体は、トンネル絶縁層と、フローティ
ングゲート層と、フローティングゲート材料上の保護材
料層とを含み、保護材料は、フローティングゲート材料
をその後のプロセス段階から保護し、 上記開口を通して上記開口の下の半導体基体にドープ剤
を付着して、複数の実質的に平行な埋設された拡散導電
性領域を半導体基体に画成し、 上記埋設された拡散導電性領域の上にソース／ドレイン
絶縁層を形成し、 選択された１組の多層ラインと、隣接する上記埋設され
た拡散導電性領域の上にあるソース／ドレイン絶縁層の
一部分とを露出させるマスクを上記パターン化された多
層構造体の上に形成し、 上記選択された１組の多層ラインと、その下の半導体基
体を、上記ソース／ドレイン絶縁層よりも速くエッチン
グするエッチングプロセスを用いて、上記選択された１
組の多層ラインにより画成された領域にトレンチを形成
するようにエッチングを行い、 上記トレンチに絶縁材料を充填し、 残りの多層ラインにパターンをエッチングして、フロー
ティングゲート構造体を形成し、 上記フローティングゲート構造体の上にワードライン絶
縁体を形成し、 上記フローティングゲート構造体上のワードライン絶縁
体の上に上記埋設された拡散導電性領域に直交するワー
ドラインを形成し、そして ワードライン絶縁体を形成する段階の前に残りの多層ラ
イン上の保護材料層を除去する、 という段階を備えたことを特徴とする方法。 - 【請求項２３】ソース／ドレイン絶縁層を形成する上記
段階の後に残りの多層ライン上の保護材料層を除去し、
そして 上記充填段階の後に、上記複数の多層ラインの残りの多
層ラインの上にそれと電気的に接触して導電性材料の第
２の複数のラインを形成して、複合フローティングゲー
ト導体を形成し、上記複数の多層ラインは第１の巾を有
し、そして上記導電性材料の第２の複数のラインは、そ
の第１の巾より大きな巾を有し、そしてフローティング
ゲート構造体を形成するようにエッチングする上記段階
は、上記複合フローティングゲート導体をエッチングす
ることを含む請求項22に記載の方法。 - 【請求項２４】上記トンネル絶縁材料は、二酸化シリコ
ンより成り、そして上記フローティングゲート材料層
は、多結晶シリコン（ポリシリコン）より成る請求項23
に記載の方法。 - 【請求項２５】上記保護材料は、窒化シリコンより成る
請求項24に記載の方法。 - 【請求項２６】上記ソース／ドレイン絶縁材料は、二酸
化シリコンより成る請求項25に記載の方法。 - 【請求項２７】上記選択された１組の多層ラインは、複
数の多層ラインの少なくとも副組における１つおきの多
層ラインより成る請求項22に記載の方法。 - 【請求項２８】上記選択された１組の多層ラインは、複
数の多層ラインの少なくとも副組における各第３の多層
ラインより成る請求項22に記載の方法。 - 【請求項２９】トレンチに充填する上記段階は、絶縁材
料が上記複数の多層ラインの残りの多層ラインの上面と
実質的に平らになるまで上記残りの多層ライン間の領域
に充填することを含む請求項22に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/668,942 | 1996-06-24 | ||
| US668,942 | 1996-06-24 | ||
| US08/668,942 US5763309A (en) | 1996-06-24 | 1996-06-24 | Self-aligned isolation and planarization process for memory array |
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| Publication Number | Publication Date |
|---|---|
| JPH10511511A JPH10511511A (ja) | 1998-11-04 |
| JP3231790B2 true JP3231790B2 (ja) | 2001-11-26 |
Family
ID=24684393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50363098A Expired - Lifetime JP3231790B2 (ja) | 1996-06-24 | 1997-06-23 | メモリアレーのための自己整列型分離及び平坦化方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5763309A (ja) |
| EP (1) | EP0846337A4 (ja) |
| JP (1) | JP3231790B2 (ja) |
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| US6780740B1 (en) | 1993-07-27 | 2004-08-24 | Micron Technology, Inc. | Method for fabricating a floating gate semiconductor device |
| US6281103B1 (en) | 1993-07-27 | 2001-08-28 | Micron Technology, Inc. | Method for fabricating gate semiconductor |
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| JPH10289946A (ja) * | 1997-04-14 | 1998-10-27 | Toshiba Corp | 半導体装置の製造方法 |
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| US4892840A (en) * | 1986-03-27 | 1990-01-09 | Texas Instruments Incorporated | EPROM with increased floating gate/control gate coupling |
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-
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-
1997
- 1997-06-23 WO PCT/US1997/012133 patent/WO1997050120A1/en active Application Filing
- 1997-06-23 EP EP97932581A patent/EP0846337A4/en not_active Ceased
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