KR100588627B1 - 메모리 영역과 로직 영역을 갖는 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 메모리 영역과 로직 영역을 갖는 반도체 소자의 제조 방법에 관한 것이다. 여기에 개시되는 반도체 제조 방법은 메모리 및 로직 블럭이 한정된 반도체 기판 위에 마스크 패턴을 이용하여 로직 블럭의 소자 분리를 위한 트렌치 공정과, 갭필 공정 및 웰 공정을 순차적으로 진행한다. 로직 블럭에 게이트 산화막 및 NMOS, PMOS 소오스, 드레인을 한정하고, 스페이서를 형성한다. 로직 블럭의 N+ 타입 및 P+ 타입의 소오스, 드레인 영역을 형성한다. 메모리 블럭에서 워드 라인 폴리 실리콘 간의 스페이서를 산화막으로 채울 수 있는 두께로 식각 저지막을 증착한다. 화학 기상 증착 공정으로 산화막을 적층하고, 산화막을 에치백 공정으로 메모리 블럭의 셀들 간에 형성된 폴리 실리콘 스페이서에 산화막이 남아 있도록 식각한다. 식각 저지막을 에치백 공정으로 로직 블럭의 활성 영역은 실리콘 표면이 노출되고, 플랫 롬 셀 블럭의 폴리 실리콘 스페이서 영역의 실리콘 표면은 식각 저지막과 산화막으로 블로킹된 상태가 되도록 식각하여 스페이서를 형성한다. 그리고 살리사리드 공정을 실시한다.
반도체 소자, 플랫 롬, 소자 격리, 살리사이드
Description
도 1은 본 발명에 따른 메모리 영역과 로직 영역을 갖는 플랫 롬의 설계 상태를 나타내는 도면;
도 2는 본 발명에 따른 메모리 영역과 로직 영역을 갖는 플랫 롬의 제조 공정을 나타내는 단면도; 그리고
도 3은 도 2에 도시된 플랫 롬의 공정 완료 평면도이다.
* 도면의 주요 부분에 대한 부호 설명 *
2, 6 : 폴리 실리콘 4 : BN 소오스/드레인
8 : 활성 영역 10 : 스페이서
12 : 질화막 14 : 산화막
16 : 살리사이드
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 좀 더 구체적으로는 메 모리 영역과 로직 영역을 반도체 디바이스의 제조 방법에 관한 것이다.
최근 들어, 반도체 소자의 고집적화, 반도체 소자 내에 형성되는 각종 물질막 패턴의 초미세화, 반도체 소자의 고성능화, 웨이퍼의 대구경화 및 소비자의 다양한 제품 요구로 시스템 온 칩(System On Chip)의 필요성이 증대하게 되었다. 이에 따라, 플랫 롬과 같은 마스크롬 등의 반도체 소자는 메모리 회로와 로직 회로를 하나의 칩 내에 결합시켜 제조되고 있다.
그러나 메모리 영역과 로직 영역에 형성되는 게이트 전극은 서로 다른 식각 공정으로 패터닝되며 그 두께 또한 서로 동일하다. 따라서 메모리 영역 및 로직 영역에서의 게이트 전극 패터닝 단계가 서로 분리되어 진행되므로 공정상의 번거로움이 있다. 그리고, 메모리 영역 및 로직 영역에서 게이트 전극의 두께를 서로 동일하게 형성할 경우에는, 반도체 소자의 집적도가 증가함에 따라 메모리 영역에서 SAC 공정 등을 적용하는데 있어 한계가 있게 된다. 이는 예컨대 0.25 um 이하의 반도체 소자 제조 공정에서 반도체 소자의 집적도가 계속해서 증가하면서 메모리 영역에 형성되는 게이트 전극 사이의 폭이 한계 이상으로 좁아지고 있으며, 이러한 경우 SAC 공정에서 형성한 콘택 홀에 도전 물질을 매립할 때 스텝 커버리지의 열화로 콘택 홀 내에 보이드가 유발될 수 있기 때문이다.
또한 살리사이드 공정은 Ti 증착 공정과 후속 열처리 공정으로 실시하는데, 열처리 공정에 의해 Ti 원자와 Si 원자와의 반응으로 접합부 표면이 실리사이드화되어 TiSi2 층이 형성된다.
종래 기술에서 사용되는 0.25 um 이하의 플랫 롬을 로직과 통합하기 위해서 는 0.25 um 이하의 로직 공정에서 사용되는 트렌치 소자 분리 공정 및 살리사이드 공정이 플랫 롬 블럭에서도 동일하게 적용되어야 하나 플랫 롬 블럭 내에서는 셀들 간의 소자 분리를 위한 필드 산화막이 없어 웰 도핑에 소자 분리를 위한 추가로 이온 주입 공정을 실시한 반도체 기판을 사용하여 소자 분리함으로써, 살리사이드 공정 적용시 셀들 간의 쇼트 현상이 발생되어 롬 특성을 확보할 수 없는 문제점이 발생된다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 메모리 셀 영역과 로직 영역을 구비하는 반도체 디바이스의 제조 방법을 제공하는데 있다.
이를 위하여 내부 플랫 롬 셀 영역에 선택적으로 식각 저지막을 질화막으로 사용하여 워드 라인 폴리 실리콘 간의 스페이서 영역에 질화막에 의하여 블로킹하여 Ti 또는 Co 살리사이드가 형성되는 방지하면서 로직 블럭 영역에서 요구되는 살리사이드 공정을 그대로 유지하면서 플랫 롬 셀 영역을 정의한다.
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 메모리 블럭과 로직 블럭을 구비하는 반도체 소자의 제조 방법은 상기 메모리 및 로직 블럭이 한정된 반도체 기판 위에 마스크 패턴을 이용하여 상기 로직 블럭의 소자 분리를 위한 트렌치 공정과, 갭필 공정 및 웰 공정을 순차적으로 진행하는 단계와, 상기 로직 블럭에 게이트 산화막 및 NMOS, PMOS 소오스, 드레인을 한정하고, 상기 반도체 기판 전면에 스페이서를 형성하는 단계와, 상기 스페이서가 형성된 반도체 기판에 상기 로직 블럭의 N+ 타입 및 P+ 타입의 소오스, 드레인 영역을 형성하는 단계와, 상기 메모리 블럭에서 워드 라인 폴리 실리콘 간의 스페이서를 산화막으로 채울 수 있는 두께로 식각 저지막을 증착하는 단계와, 화학 기상 증착 공정으로 산화막을 적층하고, 상기 산화막을 에치백 공정으로 메모리 블럭의 셀들 간에 형성된 폴리 실리콘 스페이서에 산화막이 남아 있도록 식각하는 단계와, 상기 식각 저지막을 에치백 공정으로 로직 블럭의 활성 영역은 실리콘 표면이 노출되고, 플랫 롬 셀 블럭의 폴리 실리콘 스페이서 영역의 실리콘 표면은 상기 식각 저지막과 상기 산화막으로 블로킹된 상태가 되도록 식각하여 스페이서를 형성하는 단계 및 살리사리드 공정을 실시하는 단계를 포함한다. 여기서 상기 식각 저지막은 질화막으로 형성되는 것이 바람직하다.
따라서 본 발명에 의하면, 플랫 롬 블럭 내에서는 셀들 간의 소자 분리를 위한 필드 산화막이 없어 웰 도핑에 소자 분리를 위한 추가로 이온 주입 공정을 실시한 반도체 기판을 사용하여 소자 분리함으로써, 살리사이드 공정 적용시 셀들 간의 쇼트 현상이 발생되는 것을 방지한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 1 내지 도 3은 본 발명에 따른 메모리 영역과 로직 영역을 갖는 반도체 소자의 공정 상태를 나타내는 도면들이다. 도 2는 반도체 소자의 단면도를 나타내며, 그리고 도 3은 반도체 소자의 평면도를 나타낸 것이다.
도 1 및 도 3을 참조하면, 상기 반도체 소자는 복수 개의 메모리 셀들을 구비하는 플랫 롬 블럭과, 주변 회로들을 구비하는 로직 블럭을 포함한다.
그리고 도 2를 참조하면, 본 발명의 반도체 소자 제조 방법은 로직 블럭의 소자 분리를 위한 트렌치 공정, 갭필 공정 및 웰 공정을 순차적으로 진행한다. 이 때 플랫 롬 셀 블럭 시에는 트렌치 공정은 적용되지 않고, P 웰 영역 만이 적용될 수 있도록 마스킹한다.
로직 블럭에 게이트 산화막 및 NMOS, PMOS 소오스, 드레인을 한정하고, 이어서 반도체 기판 전면에 LDD 스페이서(10)를 형성하기 위하여 산화막을 증착하고, 로직, 플랫 롬 셀 블럭의 구분없이 LDD 스페이서를 형성한다.
그리고 N+ 타입 및 P+ 타입의 소오스, 드레인 영역을 로직 블럭에 한정한다.
식각 저지막(12)으로 사용될 질화막을 증착한다. 이 때, 질화막의 증착 두께는 플랫 롬 셀블럭에서 후속 공정으로 진행될 산화막 에치백 공정 진행 후, 워드 라인 폴리 실리콘 간의 스페이서를 산화막으로 채울 수 있는 두께로 형성한다.
화학 기상 증착 공정으로 산화막(14)을 적층한다. 이어서 산화막을 에치백 공정으로 식각한다. 이 때, 플랫 롬 셀 영역의 셀 간 폴리 실리콘 스페이서에 산화막이 남아 있도록 식각한다.
질화막을 에치백 공정으로 스페이서를 형성한다. 그 결과, 로직 블럭의 활성 영역은 실리콘 표면이 노출되고, 플랫 롬 셀 블럭의 폴리 실리콘 스페이서 영역의 실리콘 표면은 질화막과 산화막으로 블로킹된 상태가 된다.
이어서 살리사리드(16) 공정을 실시하여 반도체 디바이스의 메모리 영역과 로직 영역을 완성한다.
상술한 바와 같이, 본 발명은 0.25 um 이하의 플랫 롬을 로직과 통합하기 위하여 로직 공정에서 사용되는 트렌치 소자 분리 공정 및 살리사이드 공정이 플랫 롬 블럭에서도 동일하게 적용된다.
플랫 롬 블럭 내에서는 셀들 간의 소자 분리를 위한 필드 산화막이 없어 웰 도핑에 소자 분리를 위한 추가로 이온 주입 공정을 실시한 반도체 기판을 사용하여 소자 분리함으로써, 살리사이드 공정 적용시 셀들 간의 쇼트 현상이 발생되는 것을 방지할 수 있으며, 그 결과 플랫 롬의 특성을 확보할 수 있다.
Claims (2)
- 메모리 블럭과 로직 블럭을 구비하는 반도체 소자의 제조 방법에 있어서:상기 메모리 및 로직 블럭이 한정된 반도체 기판 위에 마스크 패턴을 이용하여 상기 로직 블럭의 소자 분리를 위한 트렌치 공정과, 갭필 공정 및 웰 공정을 순차적으로 진행하는 단계와;상기 로직 블럭에 게이트 산화막 및 NMOS, PMOS 소오스, 드레인을 한정하고, 상기 반도체 기판 전면에 스페이서를 형성하는 단계와;상기 스페이서가 형성된 반도체 기판에 상기 로직 블럭의 N+ 타입 및 P+ 타입의 소오스, 드레인 영역을 형성하는 단계와;상기 메모리 블럭에서 워드 라인 폴리 실리콘 간의 스페이서를 산화막으로 채울 수 있는 두께로 식각 저지막을 증착하는 단계와;화학 기상 증착 공정으로 산화막을 적층하고, 상기 산화막을 에치백 공정으로 메모리 블럭의 셀들 간에 형성된 폴리 실리콘 스페이서에 상기 산화막이 남아 있도록 식각하는 단계와;상기 식각 저지막을 에치백 공정으로 로직 블럭의 활성 영역은 실리콘 표면이 노출되고, 플랫 롬 셀 블럭의 폴리 실리콘 스페이서 영역의 실리콘 표면은 상기 식각 저지막과 상기 산화막으로 블로킹된 상태가 되도록 식각하여 스페이서를 형성하는 단계 및;살리사리드 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소 자의 제조 방법.
- 제 1 항에 있어서,상기 식각 저지막은 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020020009911A KR100588627B1 (ko) | 2002-02-25 | 2002-02-25 | 메모리 영역과 로직 영역을 갖는 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020020009911A KR100588627B1 (ko) | 2002-02-25 | 2002-02-25 | 메모리 영역과 로직 영역을 갖는 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030070386A KR20030070386A (ko) | 2003-08-30 |
| KR100588627B1 true KR100588627B1 (ko) | 2006-06-13 |
Family
ID=32222462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020009911A KR100588627B1 (ko) | 2002-02-25 | 2002-02-25 | 메모리 영역과 로직 영역을 갖는 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100588627B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101037689B1 (ko) | 2004-01-08 | 2011-05-30 | 매그나칩 반도체 유한회사 | 반도체 소자의 트랜지스터 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100835426B1 (ko) * | 2006-12-28 | 2008-06-04 | 동부일렉트로닉스 주식회사 | 노아 형 로직 컴패터블 플랫 셀 마스크 롬의 제작 방법 |
-
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- 2002-02-25 KR KR1020020009911A patent/KR100588627B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101037689B1 (ko) | 2004-01-08 | 2011-05-30 | 매그나칩 반도체 유한회사 | 반도체 소자의 트랜지스터 제조방법 |
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| Publication number | Publication date |
|---|---|
| KR20030070386A (ko) | 2003-08-30 |
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