KR100399440B1 - Ｍｄｌ 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 MDL 반도체 소자의 소오스/드레인 정션 및 게이트의 샐리사이드 형성 방법에 관한 것으로, 두꺼운 게이트 산화막 및 얇은 게이트 산화막을 각각 형성함으로써 PR에 의한 게이트 산화막의 열화를 방지할 수 있으며, DRAM 소자에 대해 폴리사이드 및 SAC 공정 적용을 가능하게 하여 로직 PMOS의 열화가 발생하지 않는 MDL 반도체 소자의 제조 방법을 제공한다.

Description

ＭＤＬ 반도체 소자의 제조 방법{Method of Manufacturing MDL Semiconductor Device}
본 발명은 MDL(merged DRAM with logic) 반도체 소자의 제조 방법에 관한 것으로, 특히 MDL 반도체 소자의 소오스/드레인 정션 및 게이트의 샐리사이드 형성 방법에 관한 것이다.
MDL 반도체 소자는 고성능의 로직 소자와 신뢰성이 높은 DRAM 소자를 구현하기 위해서 두께가 다른 게이트 산화막이 사용되어야 하며, 로직 소자는 이중 폴리 구조가 이용되며, DRAM 소자는 셀 캐패시터의 용이한 형성을 위해 폴리사이드 게이트 구조가 이용된다. 로직 소자의 집적도 및 성능 향상을 위해 게이트 및 활성 영역에 샐리사이드가 형성되며, DRAM 소자에서는 신뢰성 및 리프레시 특성의 향상을위해 확산 활성 영역이 이용된다.
도 1a 내지 도 1n은 종래의 MDL 반도체 소자의 제조 방법을 설명하기 위한 MDL 반도체 소자의 단면도이다. 도 1a 내지 도 1n을 참조하면, MDL 반도체 소자는 로직 소자 영역(1000-1) 및 DRAM 소자 영역(2000-1)을 구비한다. 먼저 반도체 기판(1)에 소자 분리막(1-1)를 형성하고 반도체 기판(1) 상에 제1 게이트 산화막(2), 제1 폴리실리콘막(3) 및 제1 캡층(4)을 순차적으로 형성한다. 다음에는 반도체 기판(1)이 노출되도록 상기 DRAM 소자 영역(2000-1)의 제1 게이트 산화막(2), 제1 폴리실리콘막(3) 및 제1 캡층(4)을 식각한다. 그리고 제1 캡층(4)의 상부 및 상기 노출된 반도체 기판(1)의 상부에 제2 게이트 산화막(2-1)을 형성한다. 그 다음에 반도체 기판(1)의 전면에 일정한 두께의 제2 폴리실리콘막(3-1), W6막(5), 제2 캡층(4-1), 제3 캡층(4-1)을 순차적으로 형성한다. DRAM 소자 영역(2000-1)의 게이트 패턴에 따라 DRAM 소자 영역(2000-1)에 DRAM 게이트 전극(6)을 형성한다. 이때 로직 소자 영역(1000-1)은 PR에 의해 보호된다. DRAM 게이트 전극(6)의 양측면 하부에 DRAM 소오스/드레인 영역(7)을 형성한 후 DRAM 게이트 스페이서(13)를 형성한다. 반도체 기판(1)의 전면에 평탄화 산화막(11)을 형성하고 연마 공정을 수행하여 제3 캡층(4-1)을 노출시킨다.
로직 소자 영역(1000-1)의 제3 캡층(4-2), 제2 캡층(4-1), W6막(5), 제2 폴리실리콘막(3-1) 및 제2 게이트 산화막(2-1)을 식각하여 제1 폴리실리콘막(3)을 노출시킨다. 로직 소자 영역(1000-1)의 게이트 패턴에 따라 상기 로직 소자영역(1000-1)에 로직 게이트 전극(8)을 형성하고 이온을 주입하여 로직 게이트(8)의 양측면 하부에 로직 LDD 영역(9)을 형성한 후 로직 게이트(8)의 양측면에 로직 게이트 스페이서(14)를 형성하고 다음에는 로직 소오스/드레인 영역(9-1)을 형성한다. 로직 게이트(8)의 상부 및 로직 소오스/드레인 영역(9-1) 상부에 금속막을 증착하고 열처리하여 실리사이드를 형성한다.
종래의 기술과 같이 로직 소자 영역에 DRAM 공정을 적용하는 경우 로직의 성능 및 DRAM의 특성 향상이 가능하지만, 공정이 복잡해져 비용이 증가하게 되며, 공정수가 증가하여 결함 발생 확률이 증가하여 DRAM 소자의 페일이 증가한다는 문제점이 있었다. 특히 로직 소자 영역의 DRAM 게이트 식각 공정의 난이도가 증가하게 된다는 문제점이 있다.
본 발명은 이러한 문제를 해결하기 위해 두꺼운 게이트 산화막 및 얇은 게이트 산화막을 각각 형성함으로써 PR에 의한 게이트 산화막의 열화를 방지할 수 있으며, DRAM 소자에 대해 폴리사이드 및 SAC 공정 적용을 가능하게 하여 로직 PMOS의 열화가 발생하지 않는 MDL 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
도 1a 내지 도 1n은 종래의 MDL 반도체 소자의 제조 방법을 설명하기 위한 MDL 반도체 소자의 단면도들.
도 2a 내지 도 2o는 본 발명에 따른 MDL 반도체 소자의 제조 방법을 설명하기 위한 MDL 반도체 소자의 단면도들.
본 발명에 따른 로직 소자 영역 및 DRAM 소자 영역을 구비하는 MDL 반도체 소자의 제조 방법은 반도체 기판에 로직 소자 영역으로 예정되어 있는 영역에 로직 게이트산화막과 로직 게이트용 도전층 패턴을 형성하는 단계와, 상기 반도체 기판에서 디램 소자 영역으로 예정되어 있는 영역에 디램 게이트산화막과 디램 게이트 전극 및 마스크 절연막 패턴을 형성하는 단계와, 상기 디램 게이트 전극 양측의 반도체 기판에 디램 소오스/드레인 영역을 형성하는 단계와, 상기 로직 게이트용 도전층을 패턴닝하여 로직 게이트 전극을 형성하는 단계와, 상기 로직 게이트 양측의 반도체 기판에 LDD 영역을 형성하는 단계와, 상기 구조의 전표면에 블로킹 절연막을 형성하는 단계와, 상기 블로킹 절연막상에 평탄화층을 형성하는 단계와, 상기 디램 소오스/드레인 영역상의 평탄화층을 제거하고, 노출되는 블로킹 절연막을 이방성 식각하여 스페이서를 형성하여 디램 소오스/드레인 영역을 노출시키는 콘택트홀을 형성하는 단계와, 상기 콘택홀을 메우는 콘택 플러그를 형성하는 단계와, 상기 로직 소자 영역상의 평탄화층을 제거하는 단계와, 상기 로직 소자 영역 상의 블로킹 절연막을 이방성 식각하여 로직 게이트 전극의 측벽에 스페이서를 형성하는 단계와, 상기 로직 게이트 전극과 양측의 로직 소자 LDD 영역에 로직 소자 소오스/드레인 영역을 형성하는 단계와, 상기 로직 게이트 전극과 로직 소자 소오스/드레인 영역 상에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2o는 본 발명에 따른 MDL 반도체 소자의 제조 방법을 설명하기 위한 MDL 반도체 소자의 단면도이다. 도 2a 내지 도 2n을 참조하면,
로직 소자 영역과 디램 소자 영역을 구비하는 MDL 반도체소자의 제조방법에 있어서,
반도체 기판(10)에 로직 소자 영역(1000)으로 예정되어 있는 부분에 로직 게이트 산화막(20)과 로직 게이트용 도전층 패턴(30) 및 캡층(40)을 형성한다(도 2a 및 도 2b 참조). 로직 게이트용 도전층 패턴(30)은 도핑되지 않은 폴리실리콘막인 것이 바람직하다.
반도체 기판(10)에 디램 소자 영역(2000)으로 예정되어 있는 부분에 디램 게이트 산화막(20-1)과, 폴리실리콘막(30-1) 및 W6막(50)으로 이루어지는 디램 게이트 전극(60) 및 2개의 캡층으로 구성되는 마스크 절연막 패턴(40-1, 40-2)을 형성한다. 상기 마스크 절연막 패턴은 산화막 또는 질화막인 것이 바람직하다. 다음에는 디램 게이트 전극(60) 양측의 반도체 기판에 디램 소오스/드레인 영역(70)을 형성한다.
그 다음에는 로직 게이트용 도전층(30)을 패터닝하여 로직 게이트 전극(80)을 형성하고 이온 주입 공정에 의해 로직 게이트(80) 양측의 반도체 기판에 LDD 영역(90)을 형성한다.
상기 구조의 전표면에 블로킹 절연막을 형성한다. 블로킹 절연막은 산화막(100) 및 질화막(105)을 순차적으로 증착하여 형성한다. 질화막(105) 상부에 평탄화층(110)을 형성한다. 평탄화층(110)은 BPSG, PSG, HDP, SOG 또는 USG막을 사용하는 것이 바람직하다.
디램 소오스/드레인 영역(70) 상부의 평탄화층(110)을 제거하고, 노출되는 블로킹 절연막을 이방성 식각하여 스페이서(130)를 형성하며, 디램 소오스/드레인영역(70)을 노출시키는 콘택홀을 형성한다. 다음에는 콘택홀을 메우는 콘택플러그를 형성한다. 로직 소자 영역(1000)상의 평탄화층(110)을 제거한다. 로직 소자 영역(1000) 상의 블로킹 절연막을 이방성 식각하여 로직 게이트 전극(80)의 측벽에 스페이서(140)를 형성하고 로직 게이트 전극(80) 양측의 LDD 영역(90)에 로직 소자 소오스/드레인 영역(95)을 형성한다. 로직 게이트 전극(80)과 로직 소오스/드레인 영역(95)상에 금속막을 증착한 후 열처리하여 실리사이드층(150)을 형성한다. 상기 금속막은 Ti막, Co막 또는 Ni막을 스퍼터링 또는 CVD법에 의해 형성하는 것이 바람직하다.
이상에서 설명한 바와 같이, 본 발명에 따른 MDL 반도체 소자의 제조 방법은 두꺼운 게이트 산화막 및 얇은 게이트 산화막을 각각 형성함으로써 PR에 의한 게이트 산화막의 열화를 방지할 수 있으며, DRAM 소자에 대해 폴리사이드 및 SAC 공정 적용을 가능하게 하여 로직 PMOS의 열화가 발생하지 않는 효과가 있다.

Claims (8)

  1. 로직 소자 영역과 디램 소자 영역을 구비하는 MDL 반도체소자의 제조방법에 있어서,
    반도체 기판에 로직 소자 영역으로 예정되어 있는 영역에 로직 게이트산화막과 로직 게이트용 도전층 패턴을 형성하는 단계와,
    상기 반도체 기판에서 디램 소자 영역으로 예정되어 있는 영역에 디램 게이트산화막과 디램 게이트 전극 및 마스크 절연막 패턴을 형성하는 단계와,
    상기 디램 게이트 전극 양측의 반도체 기판에 디램 소오스/드레인 영역을 형성하는 단계와,
    상기 로직 게이트용 도전층을 패턴닝하여 로직 게이트 전극을 형성하는 단계와,
    상기 로직 게이트 양측의 반도체 기판에 LDD 영역을 형성하는 단계와,
    상기 구조의 전표면에 블로킹 절연막을 형성하는 단계와,
    상기 블로킹 절연막상에 평탄화층을 형성하는 단계와,
    상기 디램 소오스/드레인 영역상의 평탄화층을 제거하고, 노출되는 블로킹 절연막을 이방성 식각하여 스페이서를 형성하여 디램 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계와,
    상기 콘택홀을 메우는 콘택 플러그를 형성하는 단계와,
    상기 로직 소자 영역상의 평탄화층을 제거하는 단계와,
    상기 로직 소자 영역 상의 블로킹 절연막을 이방성 식각하여 로직 게이트 전극의 측벽에 스페이서를 형성하는 단계와,
    상기 로직 게이트 전극과 양측의 로직 소자 LDD 영역에 로직 소자 소오스/드레인 영역을 형성하는 단계와,
    상기 로직 게이트 전극과 로직 소자 소오스/드레인 영역 상에 실리사이드층을 형성하는 단계
    을 포함하는 것을 특징으로 하는 MDL 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 디램 게이트 전극은 폴리실리콘막 및 W6막으로 이루어지는 것을 특징으로 하는 MDL 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 폴리실리콘막은 도핑되지 않은 폴리실리콘막인 것을 특징으로 하는 MDL 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 로직 LDD 영역은 이온 주입 공정에 의해 형성되는 것을 특징으로 하는 MDL 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 평탄화층은 BPSG, PSG, HDP, SOG 또는 USG막 중의 어느 하나인 것을 특징으로 하는 MDL 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 로직 게이트 전극과 로직 소자 소오스/드레인 영역 상에 실리사이드층을 형성하는 단계는 금속막을 증착하는 단계 및 열처리를 하는 단계로 구성되는 것을 특징으로 하는 MDL 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 금속막은 Ti막, Co막 또는 Ni막 중의 어느 하나인 것을 특징으로 하는 MDL 반도체 소자의 제조 방법.
  8. 제6항에 있어서,
    상기 금속막은 스퍼터링 또는 CVD법에 의해 형성되는 것을 특징으로 하는 MDL 반도체 소자의 제조 방법.
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