JP4646174B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法 Download PDFInfo
- Publication number
- JP4646174B2 JP4646174B2 JP2001399958A JP2001399958A JP4646174B2 JP 4646174 B2 JP4646174 B2 JP 4646174B2 JP 2001399958 A JP2001399958 A JP 2001399958A JP 2001399958 A JP2001399958 A JP 2001399958A JP 4646174 B2 JP4646174 B2 JP 4646174B2
- Authority
- JP
- Japan
- Prior art keywords
- manufacturing
- semiconductor device
- forming
- silicon layer
- selective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 45
- 238000004519 manufacturing process Methods 0.000 title claims description 42
- 238000000034 method Methods 0.000 claims description 88
- 229910052710 silicon Inorganic materials 0.000 claims description 54
- 239000010703 silicon Substances 0.000 claims description 54
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 9
- 239000007789 gas Substances 0.000 claims description 8
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 claims description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 4
- 239000001257 hydrogen Substances 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims 1
- 239000005360 phosphosilicate glass Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 30
- 239000011229 interlayer Substances 0.000 description 13
- 238000005530 etching Methods 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 11
- 125000006850 spacer group Chemical group 0.000 description 9
- 239000000463 material Substances 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 206010053759 Growth retardation Diseases 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
本発明は半導体素子の製造方法に関し、より詳しくは、超高集積半導体素子の製造に適した優秀なコンタクトプラグを形成することができる半導体素子の製造方法に関する。
【0002】
【従来の技術】
一般に、回路線幅が0.16μm以下の技術を利用した半導体素子の製造時に、コンタクト抵抗を減少させることは非常に重要である。
最近までの半導体素子の製造時に適用されているシリコンコンタクトプラグでは、コンタクトホールの形成後コンタクトホール内に多結晶シリコンを蒸着し、これをCMP(Chemical Mechanical Polishing)工程で平坦化させて形成した。
【0003】
近年、半導体素子のコンタクト形成時にこのような多結晶シリコンを利用したプラグ形成方法の代りに、選択的シリコン成長(SEG;Selective Epitaxial Growth)技術を適用してプラグを形成する方法が、セル大きさの縮小と工程単純化、そして電気的特性の確保という観点より高く評価されている。
したがって、このような選択的シリコン成長を適用してプラグを形成することができれば、セル大きさの縮小に伴うギャップ埋め込み(gap−fill)の問題やコンタクト抵抗増加の問題を同時に解決することができる。また、プラグ分離のためのCMP工程やシリコン溝エッチング(silicon recess etch)を省略することができるため、工程単純化も期待することができる。
【0004】
しかし、プラグ形成時に選択的シリコン成長を適用する場合、解決すべき問題点が多い。その中の1つは、パターン物質(即ち、選択的シリコン成長が成長するように窓を形成する物質)に従う選択性の確保である。さらに、セル活性領域の確保という次元で自己整合コンタクト(SAC;Self−Aligned Contact)エッチングの概念を適用するとき、必ず窒化膜表面が現れる。
一方、選択的シリコン成長は、パターン物質に従って、選択性、熱的ストレスによる欠陥により異なるファセット発生(facet generation)を引き起こすことがある。
一般に、LPCVD(Low Pressure CVD)の場合、窒化膜系列物質は850℃以下の温度で酸化膜系列の物質に比べて選択性の確保が非常に難しい。したがって、選択性を確保するためには成長速度を低下させなければならないため、素子に与えられる熱的負荷(thermal budget)が増加する。
【0005】
このような観点より、従来技術に係る半導体素子の製造方法の一実施の形態を、図面を参照しながら説明すると次の通りである。
図1〜図4は、従来技術に係る半導体素子の製造方法の一実施の形態を説明するための工程断面図である。
従来技術に係る半導体素子の製造方法は、図1に示すように、シリコン基板1上に窒化膜でなるハードマスク(図示省略)を有するゲート電極構造3を形成し、ゲート電極3の側面に窒化膜を利用した側壁スペーサ5を形成する。
その次に、図面には示していないが、側壁スペーサ5の両側下のシリコン基板1内に不純物を注入して不純物接合領域(図示省略)を形成する。
次いで、ゲート電極構造3と側壁スペーサ5を含むシリコン基板1上に隣接するセルの間に短絡を防ぐため、酸化膜材質を利用して層間絶縁膜7を蒸着する。
このとき、層間絶縁膜7を形成した後、CMP工程処理して平坦化させる。
【0006】
その次に、図2に示すように、層間絶縁膜7をフォトリソグラフィー工程技術を利用したランディングプラグ(landing plug)コンタクトマスク形成工程、及びこれを利用したパターニング工程を実行して、不純物接合領域(図示省略)を露出させるランディングプラグコンタクトホール9、即ち、プラグ形成空間を形成する。
次いで、図3に示すように、ランディングプラグコンタクトホール9を含む層間絶縁膜7の上面にランディングプラグコンタクトホール9を埋め込む多結晶シリコン層11を蒸着する。
その次に、多結晶シリコン層11をCMP工程又はエッチバック工程を実行し、コンタクトホール9内に不純物接合領域(図示省略)と電気的に接触するコンタクトプラグ11aを形成する。
【0007】
しかし、上記従来技術に係る半導体素子の製造方法は、特に、回路線幅が0.16μm以下の技術の高いアスペクト比(high aspect ratio)を有するコンタクトホールとコンタクトプラグ形成時には次のような問題点がある。
その中で最も大きい問題点には、ランディングプラグコンタクトマスクを利用してプラグ形成空間を確保する工程、即ち、窒化膜障壁に利用される窒化膜スペーサによる自己整合コンタクト方式を利用したランディングプラグコンタクトのためのエッチング工程で、ゲートスペーサである窒化膜と層間絶縁膜物質である酸化膜とのエッチング選択比を確保するため必然的に伴うエッチング程度(grade)により、ランディングプラグコンタクトホールの面積を十分確保することが益々困難になっている。
【0008】
このような問題の解決方案として提示されている方法の中の1つは、図5に示されているように、選択的単結晶シリコン自己整合コンタクト方式を利用した方法である。
図5は、従来技術に係る半導体素子の製造方法の他の実施の形態を説明するための断面図である。
従来技術に係る半導体素子の製造方法の他の実施の形態は、図5に示されているように、シリコン基板21内に素子形成領域を限定する素子分離膜23を形成し、シリコン基板21の素子形成領域上にゲート酸化膜25とゲート27及びハードマスク29を積層してゲート構造を形成する。
次いで、ゲート構造の上面及び側面に絶縁膜スペーサ31を形成するとともにシリコン基板21を露出させる。
その次に、露出したシリコン基板21の表面上に選択的エピシリコン層をゲートの高さ以上に成長させてコンタクトプラグ33を形成する。
その後、層間絶縁膜(図示省略)を形成してコンタクトプラグの間を電気的に絶縁し、後続工程を実行する。
【0009】
【発明が解決しようとする課題】
しかし、このような従来のコンタクト製造方法においては、次のような問題点がある。その中の第一は、エピシリコン成長工程で側面成長許容マージンがあまりにも小さいということである。したがって、図5に示されているように、素子が益々微細化されると、隣接する活性領域間の距離、即ち、素子分離膜が益々短くなるため、エピシリコンをゲートの高さほど成長させる間に隣接する活性領域で側面に成長したエピシリコンが互いに付くことになる現象が発生する。最近は、このような問題点を解決するため、側面成長を殆どしない工程でエピシリコンを成長させる研究が活発に進められている。
【0010】
しかし、このような側面成長がない工程を適用するに際し、さらに他の問題点を引き起こすことがある。それは、ビットラインをコンタクトさせるため、幾多の設計上の側面より考慮されるべき事項が存在するということである。
これは、側面成長がないエピシリコンを適用した場合、ビットラインコンタクト部分を確保するため活性領域のシリコンの形状を、図6での“A”部のようなT字型に作り、ビットラインコンタクト部分にエピシリコンを成長させてコンタクトプラグを形成する方法がある。このような方法は、エピシリコンが曲線部分、即ち、(100)又は(110)方向以外の方向にはエピシリコンの側面成長が相対的に多く行われるという事実を利用したものである。
【0011】
さらに、図7及び図8に示したSEM写真はこのような例を詳しく示すもので、図7は、(100)方向のセルのSEM断面写真で、図8は、30°斜めのセルのSEM断面写真である。
図7に示したセルに比べて、図8での30°斜めのセルで成長したエピシリコンは、活性領域間の間隔がより長くても側面成長がよりよく行われるため、隣接する活性領域の間に短絡が発生したことを見ることができる。
しかし、隣接する活性領域間の距離がT字型の中間の突出部分により、益々短くなり、フォト工程でもT字型セルを再現性よく形成することが困難であるため、このような方法を利用してT字型活性領域を具現することは事実上非常に難しい。
【0012】
なお、このような曲線部分でのエピシリコン成長の再現性自体も1つの問題点であると言うことができる。
さらに、もう1つの解決方法として、ビットラインの中間に突出部分を形成してコンタクトを形成する方法があるが、これは活性領域をT字型に形成する方法よりさらに難しい工程になる。
【0013】
そこで、本発明は上記従来の半導体素子の製造方法における諸般問題点に鑑みてなされたものであって、本発明の目的は、超高集積半導体素子に適した優秀なコンタクトプラグを形成できる半導体素子の製造方法を提供することにある。
さらに、本発明の他の目的は、プラグ形成時にエピシリコン成長を適用して半導体素子の製造工程を単純化させることができる半導体素子の製造方法を提供することにある。
また、本発明の他の目的は、層間絶縁膜蒸着工程時に段差が低くなるため発生するギャップ埋め込みマージンを十分確保することは勿論、コンタクトエッチング工程時にターゲット減少によるマージンを確保できる半導体素子の製造方法を提供することにある。
また、本発明の他の目的は、エピシリコン成長工程時に側面成長抑制許容マージンを最大限確保できる半導体素子の製造方法を提供することにある。
【0014】
【課題を解決するための手段】
上記目的を達成するためになされた本発明による半導体素子の製造方法は、シリコン基板上に複数のゲートを形成する段階と、前記複数のゲートの間の、露出した前記シリコン基板の表面上に選択的シリコン層として、前記ゲートの膜厚より大きくない膜厚を有する第1のエピシリコン層を形成する段階と、前記選択的シリコン層を含む全体構造の上面に絶縁膜を形成する段階と、前記絶縁膜に前記選択的シリコン層を露出させるコンタクトホールを形成する段階と、前記露出した選択的シリコン層上に選択的導電性プラグとして第2のエピシリコン層を形成する段階と、を含んでなることを特徴とする。
【0015】
【発明の実施の形態】
次に、本発明にかかる半導体素子の製造方法の実施の形態の具体例を図面を参照しながら説明する。
図9〜図13は、本発明に係る半導体素子の製造方法を説明するための工程断面図である。
本発明の好ましい実施例に係る半導体素子の製造方法は、図面には示していないが、先ずシリコン基板41内に素子形成領域と素子分離領域を限定する素子分離膜(図示省略)を形成する。
【0016】
その次に、図9に示すように、シリコン基板41の素子形成領域上にゲート絶縁膜(図示省略)とゲート43及びハードマスク45を形成し、ゲート43を含むシリコン基板41の上面に窒化膜系列の絶縁膜(図示省略)を蒸着し、これを異方性エッチング工程によりゲート41の上面と側面にのみ残るよう選択的に除去し、絶縁膜スペーサ47を形成する。このとき、ゲート43は1500〜2000Åの多結晶シリコン、又は1500〜2000Åのタングステンで形成するか、或いはこれらの二膜を積層して用いる。さらに、ゲート43を覆っているハードマスク13又は絶縁膜スペーサ14は、後続工程のランディングプラグコンタクトホールを形成するためのエッチング工程時に膜の損失を防ぐため、必ず窒化物でなければならない。
【0017】
次いで、図10に示すように、絶縁膜スペーサ27の両側下のシリコン基板41の露出した表面上に、選択的エピシリコン成長工程を進めて第1エピシリコン層49を成長させる。このとき、第1エピシリコン層49はLPCVD工程又はUHVCVD工程を利用して約500〜1500Å程度の厚さに成長させる。このとき、第1エピシリコン層49は、後続工程の自己整合コンタクト方式によるコンタクトホール形成時にエピシリコンターゲットを減少させることになる。したがって、エピシリコンを薄く成長させることができるため、厚いエピシリコンを成長させるときと比較すれば、成長時にコンタクトホール側面での成長許容マージンを向上させることができるのである。
【0018】
さらに、活性領域の高さが第1エピシリコン層49形成工程により約500〜1500Å程度高くなるため、ランディングプラグコンタクトエッチング工程時の角度を考慮するとき、ランディングプラグエッチング工程でエッチングマージンを確保できる活性領域の面積が増加することになる。
【0019】
ここで、LPCVD工程により第1エピシリコン層49を成長させる場合、800〜1000℃の温度で、1〜5分間水素ベーク工程を行い、5Torr〜300Torrの圧力を維持した状態で、SiH2Cl2ガスとHClガスをそれぞれ10〜500sccm程度に流入させてエピシリコン層を成長させる。
【0020】
一方、UHVCVD工程により第1エピシリコン層49を成長させる場合、400〜800℃の温度で、0.1mTorr〜20mTorrの圧力下で水素ベーク工程を行い、400〜800℃の温度と0.1mTorr〜100Torrの圧力を維持した状態でSi2H6ガスとCl2ガスを利用して成長させる。
【0021】
その次に、図11に示すように、第1エピシリコン層49を含む全体構造の上面に約3000〜7000Åの厚さの層間絶縁膜51を蒸着する。このとき、層間絶縁膜51は、LPCVD方法又はPECVD方法によりBPSGを蒸着して用いることもでき、HDP(high density plasma)CVD方法により酸化膜を蒸着して用いることもできる。
【0022】
次いで、図面には示していないが、層間絶縁膜51上に感光膜(図示省略)を塗布し、これをフォトリソグラフィー工程技術を利用した露光及び現像工程を実行してランディングプラグコンタクトマスク用感光膜パターン(図示省略)を形成する。
その次に、図12に示すように、ランディングプラグコンタクトマスク用感光膜パターン(図示省略)をマスクに層間絶縁膜51を選択的に除去し、第1エピシリコン49を露出させるランディングプラグコンタクトホール53を形成した後、感光膜パターン(図示省略)を除去する。
【0023】
次いで、図13に示すように、ランディングプラグコンタクトホール53の下の第1エピシリコン層49上に第2エピシリコン層55を成長させる。このとき、第2エピシリコン層55を成長させる方法は、第1エピシリコン層49を成長させる方法と同一の方法で進めることができる。さらに、第2エピシリコン層55の代りにドーピングされた非晶質シリコン、多結晶シリコン、チタニウム又はその他の導電性金属層の中から選択して用いることもできる。
一方、第2エピシリコン層55を成長させる代りに、最適化された多結晶シリコンを利用したギャップ埋め込み工程で多結晶シリコン層を用いることができる。このとき、多結晶シリコン層は電気炉方法の多結晶シリコン又は単一ウェーハ型のLPCVD方法を利用した多結晶シリコンの如何なる場合であっても構わない。さらに、多結晶シリコンを用いる場合、CMP工程により多結晶シリコン層を平坦化させてコンタクトプラグを完成することもできる。
【0024】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【0025】
【発明の効果】
以上で説明したように、本発明に係る半導体素子の製造方法においては、超微細素子のコンタクトプラグの形成時に工程マージンを確保することにより容易にコンタクトを形成することができる。例えば、エピシリコン成長工程において、側面成長抑制の許容マージンを十分確保することができ、層間絶縁膜蒸着工程で段差が低くなることから発生するギャップ埋め込み(gap filling)マージンを確保することができる。さらに、本発明はランディングプラグコンタクトの形成のためのエッチング工程時に、ターゲット減少によるマージンを確保することができる。
以上
【図面の簡単な説明】
【図1】従来技術に係る半導体素子の製造方法の他の実施の形態を説明するための断面図である。
【図2】従来技術に係る半導体素子の製造方法の一実施の形態を説明するための断面図である。
【図3】従来技術に係る半導体素子の製造方法の一実施の形態を説明するための断面図である。
【図4】従来技術に係る半導体素子の製造方法の一実施の形態を説明するための断面図である。
【図5】従来技術に係る半導体素子の製造方法の他の実施の形態を説明するための断面図である。
【図6】従来技術に係る半導体素子の製造方法の他の実施の形態で、エピシリコンが側面側に成長されたことを示すための平面図である。
【図7】従来技術に係る半導体素子の活性領域の(100)方向のセルのエピシリコンの側面側を示すSEM写真である。
【図8】従来技術に係る半導体素子の活性領域の30°斜めのセルのエピシリコンの側面側を示すSEM写真である。
【図9】本発明に係る半導体素子の製造方法を説明するための工程断面図である。
【図10】本発明に係る半導体素子の製造方法を説明するための工程断面図である。
【図11】本発明に係る半導体素子の製造方法を説明するための工程断面図である。
【図12】本発明に係る半導体素子の製造方法を説明するための工程断面図である。
【図13】本発明に係る半導体素子の製造方法を説明するための工程断面図である。
【符号の説明】
41 シリコン基板
43 ゲート
45 ハードマスク
47 絶縁膜スペーサ
49 第1エピシリコン層(選択的シリコン層)
51 層間絶縁膜
53 ランディングプラグコンタクトホール
55 第2エピシリコン層(選択的導電性プラグ)
Claims (8)
- シリコン基板上に複数のゲートを形成する段階と、
前記複数のゲートの間の、露出した前記シリコン基板の表面上に選択的シリコン層として、前記ゲートの膜厚より大きくない膜厚を有する第1のエピシリコン層を形成する段階と、
前記選択的シリコン層を含む全体構造の上面に絶縁膜を形成する段階と、
前記絶縁膜に前記選択的シリコン層を露出させるコンタクトホールを形成する段階と、
前記露出した選択的シリコン層上に選択的導電性プラグとして第2のエピシリコン層を形成する段階とを含んでなることを特徴とする半導体素子の製造方法。 - 前記ゲートは、1500〜2000Åの多結晶シリコン或いは、1500〜2000Åのタングステンで形成するか、又はこれらの二膜を積層して用いることを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記第1のエピシリコン層は、LPCVD方法又はUHVCVD方法により500〜1500Åの厚さに形成することを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記LPCVD方法を用いる場合、800〜1000℃の温度で、1〜5分間、水素ベーク工程を行うことを特徴とする請求項3に記載の半導体素子の製造方法。
- 前記LPCVD方法を用いる場合、5Torr〜300Torrの圧力を維持した状態で、SiH2Cl2ガスとHClガスをそれぞれ10〜500sccm(standard cc/min)流入させて行うことを特徴とする請求項3に記載の半導体素子の製造方法。
- 前記UHVCVD方法を用いる場合、400〜800℃の温度で、0.1mTorr〜20mTorr圧力下で水素ベーク工程を行うことを特徴とする請求項3に記載の半導体素子の製造方法。
- 前記UHVCVD方法を用いる場合、400〜800℃の温度と0.1mTorr〜100mTorrの圧力を維持した状態で、Si2H6ガスとCl2ガスを用いて行うことを特徴とする請求項3に記載の半導体素子の製造方法。
- 前記絶縁膜は、酸化膜又はBPSG(Boron phosphosilicate glass)酸化膜を用い、その膜の厚さは3000〜7000Åであることを特徴とする請求項1に記載の半導体素子の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0061885A KR100455724B1 (ko) | 2001-10-08 | 2001-10-08 | 반도체소자의 플러그 형성방법 |
KR2001-061885 | 2001-10-08 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003124144A JP2003124144A (ja) | 2003-04-25 |
JP4646174B2 true JP4646174B2 (ja) | 2011-03-09 |
Family
ID=19714947
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001399958A Expired - Fee Related JP4646174B2 (ja) | 2001-10-08 | 2001-12-28 | 半導体素子の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6472303B1 (ja) |
JP (1) | JP4646174B2 (ja) |
KR (1) | KR100455724B1 (ja) |
TW (1) | TW530383B (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100505456B1 (ko) * | 2002-11-27 | 2005-08-05 | 주식회사 하이닉스반도체 | 반도체 소자의 랜딩 플러그 형성방법 |
KR100632036B1 (ko) * | 2002-12-30 | 2006-10-04 | 동부일렉트로닉스 주식회사 | 반도체 메모리 소자의 제조 방법 |
KR100503519B1 (ko) * | 2003-01-22 | 2005-07-22 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
KR101063861B1 (ko) * | 2003-07-18 | 2011-09-14 | 매그나칩 반도체 유한회사 | 반도체 소자의 플러그 폴리 패드 형성방법 |
US7468311B2 (en) * | 2003-09-30 | 2008-12-23 | Tokyo Electron Limited | Deposition of silicon-containing films from hexachlorodisilane |
KR100602093B1 (ko) * | 2004-07-26 | 2006-07-19 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
KR100602092B1 (ko) * | 2004-07-26 | 2006-07-14 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
KR100636670B1 (ko) * | 2004-12-16 | 2006-10-23 | 주식회사 하이닉스반도체 | 랜딩 플러그 콘택 마스크 및 이를 이용한 플러그 제조 방법 |
KR100637689B1 (ko) * | 2005-04-21 | 2006-10-24 | 주식회사 하이닉스반도체 | 고상에피택시 방식을 이용한 반도체소자의 콘택 형성 방법 |
JP4215787B2 (ja) * | 2005-09-15 | 2009-01-28 | エルピーダメモリ株式会社 | 半導体集積回路装置およびその製造方法 |
JP2007294618A (ja) * | 2006-04-24 | 2007-11-08 | Elpida Memory Inc | 半導体装置の製造方法及び半導体装置 |
JP4552926B2 (ja) * | 2006-11-20 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体装置及び半導体装置の製造方法 |
US20120261772A1 (en) * | 2011-04-15 | 2012-10-18 | Haizhou Yin | Semiconductor Device and Method for Manufacturing the Same |
Family Cites Families (45)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4005450A (en) | 1970-05-13 | 1977-01-25 | Hitachi, Ltd. | Insulated gate field effect transistor having drain region containing low impurity concentration layer |
US4016587A (en) | 1974-12-03 | 1977-04-05 | International Business Machines Corporation | Raised source and drain IGFET device and method |
JPS5982768A (ja) | 1982-11-02 | 1984-05-12 | Nec Corp | 半導体装置の製造方法 |
JPS59165465A (ja) | 1983-03-10 | 1984-09-18 | Oki Electric Ind Co Ltd | シヨツトキ接合形化合物半導体電界効果トランジスタの製造方法 |
JPS59165462A (ja) | 1983-03-10 | 1984-09-18 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタの製造方法 |
JPS59165461A (ja) | 1983-03-10 | 1984-09-18 | Oki Electric Ind Co Ltd | ショットキ接合形化合物半導体電界効果トランジスタの製造方法 |
JPS59165464A (ja) | 1983-03-10 | 1984-09-18 | Oki Electric Ind Co Ltd | シヨツトキ接合形化合物半導体電界効果トランジスタの製造方法 |
JPS59165463A (ja) | 1983-03-10 | 1984-09-18 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタの製造方法 |
JPS59189677A (ja) | 1983-04-13 | 1984-10-27 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS616195A (ja) | 1984-06-21 | 1986-01-11 | Matsushita Electric Ind Co Ltd | 液相エピタキシヤル成長方法 |
JPS61164355A (ja) | 1985-01-16 | 1986-07-25 | Mitsubishi Electric Corp | エレベ−タの故障通報装置 |
JPH01105529A (ja) | 1987-10-19 | 1989-04-24 | Toshiba Corp | 半導体装置の製造方法 |
US4966868A (en) * | 1988-05-16 | 1990-10-30 | Intel Corporation | Process for selective contact hole filling including a silicide plug |
JPH02130919A (ja) | 1988-11-11 | 1990-05-18 | Nec Corp | 半導体膜の形成方法 |
US5291058A (en) | 1989-04-19 | 1994-03-01 | Kabushiki Kaisha Toshiba | Semiconductor device silicon via fill formed in multiple dielectric layers |
KR920008886B1 (ko) | 1989-05-10 | 1992-10-10 | 삼성전자 주식회사 | 디램셀 및 그 제조방법 |
US4948745A (en) | 1989-05-22 | 1990-08-14 | Motorola, Inc. | Process for elevated source/drain field effect structure |
JPH0671073B2 (ja) * | 1989-08-29 | 1994-09-07 | 株式会社東芝 | 半導体装置及びその製造方法 |
US5321285A (en) * | 1990-05-07 | 1994-06-14 | Micron Technology, Inc. | Carrier injection dynamic random access memory having stacked depletion region in Mesa |
US5073516A (en) | 1991-02-28 | 1991-12-17 | Texas Instruments Incorporated | Selective epitaxial growth process flow for semiconductor technologies |
JPH0541378A (ja) * | 1991-03-15 | 1993-02-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US5273921A (en) | 1991-12-27 | 1993-12-28 | Purdue Research Foundation | Methods for fabricating a dual-gated semiconductor-on-insulator field effect transistor |
US5286996A (en) | 1991-12-31 | 1994-02-15 | Purdue Research Foundation | Triple self-aligned bipolar junction transistor |
JP2905642B2 (ja) | 1992-01-18 | 1999-06-14 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
KR960008550B1 (en) * | 1992-12-31 | 1996-06-28 | Hyundai Electronics Ind | Contact plug manufacturing method using tungsten |
US5652180A (en) * | 1993-06-28 | 1997-07-29 | Kawasaki Steel Corporation | Method of manufacturing semiconductor device with contact structure |
JPH07130682A (ja) * | 1993-11-02 | 1995-05-19 | Nippon Steel Corp | 半導体装置の製造方法 |
US5604368A (en) | 1994-07-15 | 1997-02-18 | International Business Machines Corporation | Self-aligned double-gate MOSFET by selective lateral epitaxy |
US6001729A (en) * | 1995-01-10 | 1999-12-14 | Kawasaki Steel Corporation | Method of forming wiring structure for semiconductor device |
US6218237B1 (en) | 1996-01-03 | 2001-04-17 | Micron Technology, Inc. | Method of forming a capacitor |
JP2875210B2 (ja) | 1996-06-21 | 1999-03-31 | 泰孝 山下 | 耐摩耗ブロック及びその摩滅程度の簡易識別方法 |
JP2964960B2 (ja) | 1996-09-27 | 1999-10-18 | 日本電気株式会社 | 半導体装置およびその製造方法 |
US5804470A (en) | 1996-10-23 | 1998-09-08 | Advanced Micro Devices, Inc. | Method of making a selective epitaxial growth circuit load element |
JP2877108B2 (ja) | 1996-12-04 | 1999-03-31 | 日本電気株式会社 | 半導体装置およびその製造方法 |
US5854127A (en) * | 1997-03-13 | 1998-12-29 | Micron Technology, Inc. | Method of forming a contact landing pad |
US6372630B1 (en) * | 1997-04-18 | 2002-04-16 | Nippon Steel Corporation | Semiconductor device and fabrication method thereof |
US5955759A (en) | 1997-12-11 | 1999-09-21 | International Business Machines Corporation | Reduced parasitic resistance and capacitance field effect transistor |
US6030891A (en) | 1997-12-18 | 2000-02-29 | Advanced Micro Devices, Inc. | Vacuum baked HSQ gap fill layer for high integrity borderless vias |
KR100289749B1 (ko) * | 1998-05-12 | 2001-05-15 | 윤종용 | 도전패드형성방법 |
US6177340B1 (en) * | 1999-02-18 | 2001-01-23 | Taiwan Semiconductor Manufacturing Company | Method to reduce contact hole aspect ratio for embedded DRAM arrays and logic devices, via the use of a tungsten bit line structure |
US6150190A (en) | 1999-05-27 | 2000-11-21 | Motorola Inc. | Method of formation of buried mirror semiconductive device |
KR100335124B1 (ko) * | 1999-10-18 | 2002-05-04 | 박종섭 | 반도체 소자의 에피택셜층 형성 방법 |
US6090691A (en) | 1999-11-15 | 2000-07-18 | Chartered Semiconductor Manufacturing Ltd. | Method for forming a raised source and drain without using selective epitaxial growth |
KR20010068539A (ko) * | 2000-01-06 | 2001-07-23 | 윤종용 | 반도체 장치의 자기 정렬 콘택 패드 형성 방법 |
KR20010080841A (en) * | 2000-01-17 | 2001-08-25 | Samsung Electronics Co Ltd | Method for manufacturing semiconductor dram device |
-
2001
- 2001-10-08 KR KR10-2001-0061885A patent/KR100455724B1/ko active IP Right Grant
- 2001-12-28 JP JP2001399958A patent/JP4646174B2/ja not_active Expired - Fee Related
- 2001-12-28 US US10/034,242 patent/US6472303B1/en not_active Ceased
- 2001-12-31 TW TW090133285A patent/TW530383B/zh not_active IP Right Cessation
-
2012
- 2012-08-07 US US13/568,920 patent/USRE45232E1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
USRE45232E1 (en) | 2014-11-04 |
TW530383B (en) | 2003-05-01 |
US6472303B1 (en) | 2002-10-29 |
KR20030029398A (ko) | 2003-04-14 |
JP2003124144A (ja) | 2003-04-25 |
KR100455724B1 (ko) | 2004-11-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP3375016B1 (en) | Method of making a three-dimensional memory device containing vertically isolated charge storage regions | |
JP3828287B2 (ja) | シャロートレンチ分離構造の形成方法 | |
USRE45232E1 (en) | Method of forming a contact plug for a semiconductor device | |
KR100876976B1 (ko) | 반도체 소자의 배선 및 이의 형성 방법 | |
JP4538272B2 (ja) | 湿式洗浄によるアタックを防止できる半導体装置の製造方法 | |
JP4057906B2 (ja) | コンタクト抵抗を減少させたコンタクトプラグ形成方法 | |
US20060017093A1 (en) | Semiconductor devices with overlapping gate electrodes and methods of fabricating the same | |
KR100715267B1 (ko) | 스택형 반도체 장치 및 그 제조 방법 | |
JP4215787B2 (ja) | 半導体集積回路装置およびその製造方法 | |
JP4139586B2 (ja) | 半導体装置およびその製造方法 | |
CN112117322A (zh) | 半导体器件和制造半导体器件的方法 | |
JP4053226B2 (ja) | 半導体集積回路装置およびその製造方法 | |
US6372606B1 (en) | Method of forming isolation trenches in a semiconductor device | |
KR100577603B1 (ko) | 적층형 반도체 장치 및 그 제조 방법 | |
KR100486300B1 (ko) | 다마신 기법으로 비트라인을 형성하는 반도체 소자의 제조방법 | |
US20110057264A1 (en) | Method for protecting the gate of a transistor and corresponding integrated circuit | |
US11024645B2 (en) | Three-dimensional memory device containing a silicon nitride ring in an opening in a memory film and method of making the same | |
KR20010010442A (ko) | 반도체 소자의 콘택 패드 형성 방법 | |
JP2004040117A (ja) | ダマシーンゲート及びエピタキシャル工程を利用した半導体メモリー装置及びその製造方法 | |
WO2022037273A1 (zh) | 半导体结构及其制作方法 | |
KR100669108B1 (ko) | 스택형 반도체 장치 및 그 제조 방법 | |
KR100732771B1 (ko) | 리세스 게이트를 가지는 반도체 소자의 제조방법 | |
KR100832018B1 (ko) | 반도체 소자 및 그 제조 방법 | |
TWI394230B (zh) | 半導體元件之製作方法 | |
KR100432788B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040428 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050801 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050906 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051206 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061010 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070109 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070508 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070824 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070913 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20071003 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20071109 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100713 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100721 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100813 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100823 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100913 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100916 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101013 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101203 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
R154 | Certificate of patent or utility model (reissue) |
Free format text: JAPANESE INTERMEDIATE CODE: R154 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |