KR100335124B1

KR100335124B1 - 반도체 소자의 에피택셜층 형성 방법

Info

Publication number: KR100335124B1
Application number: KR1019990045102A
Authority: KR
Inventors: 김상현
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-10-18
Filing date: 1999-10-18
Publication date: 2002-05-04
Also published as: KR20010037531A

Abstract

본 발명은 증착 속도를 높여 열적 결함(thermal budget)줄일 수 있도록한 반도체 소자의 에피택셜층 형성 방법에 관한 것으로, Si 단결정 성장 공정에 있어서, Si 기판을 선택적으로 노출시킨후 공정 압력을 100torr ~ 400torr까지의 범위에서 DCS/HCl/H₂를 각각 100 ~ 500sccm, 100 ~ 900sccm, 40 ~ 100slm 동시에 유입시켜 Si 에피택셜층을 성장시키는 것을 특징으로 한다.

Description

반도체 소자의 에피택셜층 형성 방법{Method for forming epitaxial layer of semiconductor device}

본 발명은 반도체 소자에 관한 것으로, 특히 증착 속도를 높여 열적 결함(thermal budget)줄일 수 있도록한 반도체 소자의 에피택셜층 형성 방법에 관한 것이다.

반도체 소자가 고집적화 되어감에 따라 서브미크론 이하의 미세 패턴이 요구되어, 이를 구현하기 위한 연구가 계속되고 있다.

특히, 셀 트랜스터에서 비트라인과 드레인을 전기적으로 연결하기 위한 비트 라인 콘택과, 스토리지 노드와 소오스를 연결하기 위한 스토리지 노드 콘택 형성시의 얼라인 마진을 확보하기 위하여 주로 사용되는 콘택 패드(pad) 형성에서는 0.1㎛ 정도의 미세 패턴이 요구되고 있으나, 포토리소그래피 공정의 한계로 인하여 어려움이 있다.

이와 같은 문제를 해결하기 위하여 기존의 CVD(Chemical Vapour Deposition)공정을 대체하기 위한 SEG(Selective Epitaxial Growth) 방법이 새롭게 제시되고 있다.

종래 기술에서 사용되는 SEG 방법들은 크게 UHV-SEG(Ultra High Vacuum-Selective Epitaxial Growth)와 RP-SEG(Reduced Pressure-Selective Epitaxial Growth)가 있다.

먼저, UHV-SEG는 베이스 압력(base pressure)이 1E-10torr의 초진공 장치에서 Si₂H₆를 전구체(precursor)로 이용하여 선택성을 가지는 Si(또는 Ge)를 에피택셜 성장시키는 방법이다.

초진공(high vacuum)하에서 이루어짐으로써 Si와 유전체간에 인큐베이션 타임(Incubation time)을 극대화시키는 것을 이용한 방식이다.

즉, 일정 시간 Si 전구체를 뿌려주면 인큐베이션 타임이 0인 Si 기판에서는고상 Si막이 형성되는 반면 인큐베이션 타임을 갖는 이종의 유전체에서는 Si막이 형성되지 않아 선택적인 Si 에피택셜 성장이 가능하도록 하는 방법이다.

이 방법은 유전체의 인큐베이션 타임을 넘어서게 되면 선택성은 깨어지게 되어 원하는 두꺼운 막의 성장에는 성장 속도와 선택성에서 문제가 있는 방법이다.

그리고 RP-SEG는 20 ~ 50torr 정도의 공정 압력하에서 DCS/HCl/H₂를 유입시키면서 Si(또는 Ge)를 에피택셜 성장시키는 방법이다.

850 ~ 900℃의 증착 온도의 열에너지에 의해 DCS(Si₂H₂Cl₂)가 SiCl₂와 H₂로 분해되며 SiCl₂는 고상의 Si와 기상(gas phase)의 HCl로 디소업션(desorption)되어지는 방식으로 고상의 Si막을 얻게된다.

선택성은 HCl의 양에 의해 결정되어지고, 일정 조건하에서는 증착 시간이 길어져도 선택성을 갖고 제조 비용 측면에서 장점을 갖고 있다.

이와 같은 종래 기술의 에피택셜층 형성 방법은 다음과 같은 문제가 있다.

먼저, UHV-SEG는 600 ~ 700℃의 저온에서 공정을 진행할 수 있는 장점이 있으나 선택성 확보가 어렵고 증착 속도가 느리고 제조 비용 측면에서 불리하다.

또한, 이방성 에피택셜 성장을 위해서 사용하는 장비의 진공도가 1.0E9 ~ 1.0E10 Torr정도의 고진공 상태를 유지하여야 하는데, 이는 장비 및 공정의 유지 관리 측면에서 일반적인 에피택셜 성장에 비하여 불리하다.

다른 에피택셜 성장 공정의 하나인 RP-SEG는 850 ~ 900℃의 온도에서 공정이 진행되어 열적 결함(thermal budget) 발생되는 문제가 있다.

그리고 COB 구조의 DRAM에서 비트 라인이 셀의 액티브 영역의 바로 위를 지나지 않고, 액티브 영역과 액티브 영역 사이를 지나게 되는데, 이때 비트 라인이 액티브 영역과 연결되기 위해서는 액티브 영역상에 형성되는 콘택 패드가 비트 라인이 형성되는 위치까지 확장 구성되어야 한다.

따라서, 이방성 에피택셜 성장을 할 경우에는 콘택 패드의 확장을 고려하여 공정을 진행하여야 한다.

이는 공정 및 소자의 구조의 복잡성을 유발한다.

본 발명은 이와 같은 종래 기술의 반도체 소자의 에피택셜층 형성 방법의 문제를 해결하기 위하여 안출한 것으로, 증착 속도를 높여 열적 결함(thermal budget)줄일 수 있도록한 반도체 소자의 에피택셜층 형성 방법을 제공하는데 그 목적이 있다.

도 1은 패턴 크기와 공정 압력에 따른 SEG 증착 두께와의 관계를 나타낸 그래프

도 2a와 도 2b는 압력에 따른 증착 속도의 차이를 나타낸 단면도

도 3a내지 도 3d는 본 발명에 따른 에피택셜 성장 공정을 적용한 콘택 플러그 형성 방법을 나타낸 레이 아웃도

도면의 주요 부분에 대한 부호의 설명

31. 활성 영역 32. 소자 격리 영역

33. 게이트 라인 34. 셀 플러그 산화막

35. SEG층

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 에피택셜층 형성 방법은 Si 단결정 성장 공정에 있어서, Si 기판을 선택적으로 노출시킨후 공정 압력을 100torr ~ 400torr까지의 범위에서 DCS/HCl/H₂를 각각 100 ~ 500sccm, 100 ~ 900sccm, 40 ~ 100slm 동시에 유입시켜 Si 에피택셜층을 성장시키는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 에피택셜층 형성에 관하여 상세히 설명하면 다음과 같다.

도 1은 패턴 크기와 공정 압력에 따른 SEG 증착 두께와의 관계를 나타낸 그래프이고 도 2a와 도 2b는 압력에 따른 증착 속도의 차이를 나타낸 단면도이다.

본 발명에 따른 SEG 공정은 증착 속도를 높여 열적 결함을 줄인 에피택셜 성장 방법을 제공하기 위한 것으로, RP-SEG 장치에서 공정 압력을 100torr ~ 400torr까지의 범위에서 DCS/HCl/H₂를 각각 100 ~ 500sccm, 100 ~ 900sccm,40 ~ 100slm을 동시에 유입시키고 증착 온도를 800 ~ 900℃로 하여 에피택셜층을 성장시키는 것이다.

여기서, DCS/HCl/H₂이외에 GeH₄를 추가하여 증착 온도를 100℃ 정도 낮추어 700 ~ 800℃로 할 수 있다.

여기서, SEG 공정을 진행하기 전에 기판을 HF 용액을 이용하여 세정한다.

이와 같은 본 발명에 따른 에피택셜 성장 공정의 반응식은 다음과 같다.

(1)DCS(Si₂H₂Cl₂) →(2)SiCl₂+ H₂→(3)Si + HCl

상기 반응식 1에서와 같이, 일반적으로 사용되는 RP-SEG에 비해 증착 압력이 높기 때문에 (1)(2)에서의 SiCl₂의 흡착(adsorption)이 많이 발생한다.

이와 같은 상태에서 (3)의 반응으로 신속하게 진행하기 위해서는 H₂의 유입률(flow rate)을 증가시켜야 한다.

이는 증착 속도를 높이기 위한 것이다.

도 1은 패턴 크기와 공정 압력의 변화에 따른 증착 속도를 나타낸 것으로, 증착 압력이 증가함에 따라 큰 패턴에서의 변화는 적은 반면 패턴 사이즈가 작은 경우에서의 변화는 커짐을 알 수 있다.

이는 작은 패턴에서의 증착 속도가 증착 압력에 의해 최대한 높일 수 있다는 것을 뜻한다.

이와 같이 증착 압력에 따라 에피택셜 성장이 달라지는 것에 관하여 설명하면 다음과 같다.

도 2a와 도 2b는 0.4㎛의 선폭을 갖는 라인에서의 에피택셜 성장 공정을 나타낸 것으로 증착 압력에 따라 에피택셜 성장 두께가 달라지는 것을 나타낸 것이다.

도 2a는 증착 압력을 20 torr로 하고 900℃의 온도에서 3분동안 에피택셜 성장 공정을 하는 경우를 나타낸 것이다.

이와 같은 조건으로 SEG 공정을 진행하는 경우 에피택셜층(ⓐ)이 600Å의 두께로 성장된다.

도 2b는 증착 압력을 100 torr로 하고 900℃의 온도에서 3분동안 에피택셜 성장 공정을 하는 경우를 나타낸 것이다.

이와 같은 조건으로 에피택셜 공정을 진행하는 경우 에피택셜층(ⓑ)이 3500Å의 두께로 성장된다.

그리고 SEG 공정에서 증착 속도는 in-situ P(phosphorous) doped의 경우 undoped에 비해 증착 속도가 2/3 ~ 1/2 정도 감소하게 된다.

이는 DRAM 셀내의 콘택 플러그 공정에 적용하는 경우 게이트 적층 높이가 3000 ~ 3500Å이고, 저항 감소를 위하여 P 도핑을 해야하므로 일반적인 RP-SEG 방법을 사용하면 열적 결함의 발생으로 소자 작동이 어렵다.

본 발명에 따른 에피택셜층 형성 방법을 적용한 콘택 플러그 형성 방법을 설명하면 다음과 같다.

도 3a내지 도 3d는 본 발명에 따른 에피택셜 성장 공정을 적용한 콘택 플러그 형성 방법을 나타낸 레이 아웃도이다.

먼저, 도 3a에서와 같이, 반도체 기판을 소자 격리 영역(32)과 활성 영역(31)을 정의하고 소자 격리 영역(32)에 STI(Shallow Trench Isolation)공정으로 소자격리층을 형성한다.

소자격리층은 소자 격리 영역(32)을 일정 깊이 식각하여 트렌치를 형성하고 전면에 CVD 공정으로 산화막을 증착한후 CMP 공정으로 평탄화시켜 형성한다.

이어, 도 3b에서와 같이, 전면에 게이트 산화막(도면에 도시되지 않음)을 형성한후 상기 게이트 산화막상에 게이트 형성용 물질층을 증착한다.

그리고 상기 게이트 형성용 물질층상에 게이트 캡핑 물질층을 형성한다.

이어, 활성 영역(31)을 단축 방향으로 가로지르는 게이트 라인(33)을 형성한다. 도면에 나타내지 않았지만, 게이트 라인(33)의 양측면에는 게이트 측벽이 형성되고 양측 활성 영역에는 소오스/드레인을 위한 불순물 이온 주입이 이루어진다.

그리고 도 3c에서와 같이, SEG층의 과도한 측면 확산에 의해 액티브 영역간의 쇼트 발생을 억제하기 위하여 셀 플러그 산화막(34)을 형성한다.

이어, 도 3d에서와 같이, 인(phosphorous)이 in-situ로 도핑된 SEG층(35)을 공정 압력을 100torr ~ 400torr으로 하여 형성한다.

여기서, DCS/HCl/H₂를 각각 100 ~ 500sccm, 100 ~ 900sccm,40 ~ 100slm을 동시에 유입시키고 증착 온도를 800 ~ 900℃로 하여 SEG층(35)을 형성한다.

그리고 선택적인 에피택셜층의 성장을 확보하기 위하여 HCl의 량을 조절할수도 있다.본 발명에서 제시한 상기와 같은 공정 조건(수치한정)은 본 발명의 목적 및 효과를 달성하기 위한 바람직한 실시예로써, 상기와 같은 공정 조건을 제시함에 의해서, 동일 온도에서 증착속도를 최대한 높여서 열적결함(Thermal budget)을 줄일 수 있을 뿐만아니라, 콘택플러그와 같이 수천Å 이상의 두께를 갖는 Si 에피택셜층을 형성하기 위한 공정에 적용하여 열적결함 발생없이 에피택셜층을 형성하므로써 콘택 사이즈 감소에 따른 저항 증가 문제를 용이하게 해결할 수도 있다.특히, 증착 압력을 100 torr 이상 구체적으로, 100~400 torr 정도 가해주는 것은 열적결함을 줄이면서 콘택 플러그와 같이 3000Å이상의 후막의 SEG를 이용하고자 할 경우에 절대적으로 필요한 조건이다.

이와 같은 본 발명에 따른 반도체 소자의 에피택셜층 형성 방법은 다음과 같은 효과가 있다.

동일 온도에서 증착 속도를 최대한 높일 수 있으므로 열적 결함을 줄일 수 있다.

특히 콘택 플러그와 같이 수천 Å이상의 두께의 Si epi가 필요한 공정에 적용하는 경우 열적 결함(thermal budget) 발생없이 에피택셜층을 형성할 수 있으므로 콘택 사이즈 감소에 따른 저항 증가 문제를 용이하게 해결할 수 있다.

Claims

Si 단결정 성장 공정에 있어서,

Si 기판을 선택적으로 노출시킨후 공정 압력을 100torr ~ 400torr까지의 범위에서 DCS/HCl/H₂를 각각 100 ~ 500sccm, 100 ~ 900sccm, 40 ~ 100slm 동시에 유입시켜 Si 에피택셜층을 성장시키는 것을 특징으로 하는 반도체 소자의 에피택셜층 형성 방법.
제 1 항에 있어서, 증착 온도를 800 ~ 900℃로 하여 에피택셜층을 성장시키는 것을 특징으로 하는 반도체 소자의 에피택셜층 형성 방법.
제 1 항에 있어서, DCS/HCl/H₂이외에 GeH₄를 추가하여 증착 온도를 700 ~ 800℃로 하여 에피택셜층 성장 공정을 진행하는 것을 특징으로 하는 반도체 소자의 에피택셜층 형성 방법.
반도체 기판을 활성 영역과 소자 격리 영역으로 정의하는 단계;

전면에 게이트 산화막,게이트 형성용 물질층,게이트 캡핑 물질층을 차례로 형성하고 선택적으로 패터닝하여 상기 활성 영역을 단축 방향으로 가로지르는 게이트 라인들을 형성하는 단계;

상기 게이트 라인들의 측면에 소오스/드레인을 형성하는 단계;

후속되는 에피택셜 성장 공정에서 과도한 측면 확산에 의해 활성 영역간의 쇼트가 발생것을 억제하기 위하여 셀 플러그 산화막을 선택적으로 형성하는 단계;

콘택 플러그층으로 사용하기 위하여 노출된 활성 영역에 공정 압력을 100torr ~ 400torr으로 하고 DCS/HCl/H₂를 각각 100 ~ 500sccm, 100 ~ 900sccm,40 ~ 100slm을 동시에 유입시키고 증착 온도를 800 ~ 900℃로 하여 인(phosphorous)이 in-situ로 도핑된 에피택셜층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 에피택셜층 형성 방법.