KR100316681B1 - 다른 깊이의 콘택트를 가진 반도체 장치의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 239000010410 layer Substances 0.000 claims abstract description 151
- 150000004767 nitrides Chemical class 0.000 claims abstract description 109
- 238000000034 method Methods 0.000 claims abstract description 63
- 239000011229 interlayer Substances 0.000 claims abstract description 42
- 238000000059 patterning Methods 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 229910021332 silicide Inorganic materials 0.000 claims description 11
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 10
- 239000010941 cobalt Substances 0.000 claims description 10
- 229910017052 cobalt Inorganic materials 0.000 claims description 10
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 10
- 239000010936 titanium Substances 0.000 claims description 10
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 7
- 238000012958 reprocessing Methods 0.000 claims description 2
- 238000004544 sputter deposition Methods 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 description 16
- 238000001312 dry etching Methods 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000012535 impurity Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 208000034656 Contusions Diseases 0.000 description 1
- 208000034526 bruise Diseases 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
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Abstract
본 발명은 기판상에 하층배선이 되는 층을 형성한 후에 패터닝을 실시하여 하층배선을 형성하는 공정과, 전면상에 제 1 질화막을 형성하는 공정과, 상기 제 1 질화막의 전면상에 제 1 층간 절연막을 형성하는 공정과, 상기 제 1 층간 절연막상에 상층배선이 되는 층을 형성한 후에 패터닝을 실시하여 상층배선을 형성하는 공정과, 전면상에 제 2 질화막을 형성하는 공정과, 상기 하층배선에 도달하는 콘택트가 개구되는 부분에 있는 상기 제 2 질화막을 패터닝에 의해 제거하는 공정과, 전면상에 제 2 층간 절연막을 형성하는 공정과, 상기 하층배선상에 형성된 상기 제 1 질화막과 상기 상층배선상에 있는 상기 제 2 질화막에 각각 도달하는 서로 깊이가 다른 복수개의 콘택트 구멍을 동시에 개구하는 공정과, 각 콘택트 구멍의 바닥부에 각각 있는 상기 제 1 질화막과 상기 제 2 질화막을 동시에 에칭하여 상기 하층배선과 상기 상층배선에 각각 도달하는 서로 깊이가 다른 복수개의 콘택트 구멍을 동시에 개구하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법에 관한 것이다.
Description
(기술분야)
본 발명은 반도체 장치의 제조 방법에 관하 것으로, 특히 깊이가 서로 크게 다른 복수개의 콘택트 구멍을 동시에 개구시킬 수 있어, 양호한 전기 특성을 갖는 반도체 장치의 제조 방법에 관한 것이다.
(종래의 기술)
우선, 반도체 장치의 제조 방법의 하나로서 공지되어 있는 콘택트 형성 프로세스에 관한 제 1 종래 예가 도 1에 도시되는 단면도를 참조하여 설명된다.
도 1에 도시한 단면을 갖는 반도체 장치는 이하와 같은 제조 방법으로 실시한 후의 상태를 도시하고 있다.
실리콘 기판상에 형성된 소자 분리 영역으로서의 필드 산화막(301)과 게이트 전극(302)을 공지의 방법으로 패터닝하여 순차 형성한다. 계속해서, 산화막을 전면에 형성한 후, 공지의 방법으로 산화막을 드라이 에칭법에 의해 에칭하여 게이트 전극(302)의 측벽에 사이드웰(303)을 형성한다.
계속해서, 공지의 이온 주입법과 열처리에 의해 확산층(304)을 형성한 후, 전면상에 제 1 층간 절연막(305)을 형성하여, 공지의 평탄화법인 CMP법에 의해 제 1 층간 절연막(305)의 상면을 평탄화한다. 평탄화하였으면 상층배선이 되는 막을 공지의 방법으로 퇴적하여, 이것을 패터닝하여 상층배선(306)을 형성한다. 또한,전면상에 제 2 층간 절연막(307)을 퇴적하여, 재차 CMP법에 의해 제 2 층간 절연막(307)의 상면을 평탄화한다. 그 위에, 공지의 방법인 포토리소그래피법에 의해 콘택트 구멍의 개구를 위해 레지스트(도시 생략)를 형성하여, 이것을 패터닝한 후에, 드라이 에칭법에 의해 콘택트 구멍(308a, 308b)을 개구한다. 그 후, 레지스트를 박리한다. 또한, 부호(308)는 콘택트 구멍(308a, 308b)중에 각각 형성된 콘택트를 나타낸다.
다음에 콘택트 형성 프로세스에 관한 제 2 종래 예가 도 2와 2b에 각각 도시되는 단면도를 참조하여 설명된다.
도 2a 및 2b에 각각 도시된 단면을 갖는 반도체 장치에 있어서, 확산층(404)(도 1의 304에 상당)의 형성까지는 상술의 도 1에 관련하여 설명한 방법과 같은 프로세스가 행하여진다. 도 1에 설명한 방법과 다른 점은, 확산층(404)을 형성한 후, 질화막(409)을 전면에 형성하는 점이다. 그 후의 프로세스는 도 1로 설명한 방법과 같다. 이와 같이 확산층(404)을 형성한 후에 질화막(409)을 전면에 형성하는 것으로, 도 2a 및 2b에 도시되는 바와 같이, 확산층(404) 및 게이트 전극(402)상에 각각 콘택트 구멍(408a, 408b)을 각각 개구하는 정도의 단차를 갖고 있는 경우에는, 충분한 프로세스 마진을 가지며 확산층(404)상과 게이트 전극(402)상과 동시에 콘택트 구멍(408a, 408b)을 각각 개구시키는 것이 가능하다. 이 경우, 산화막(층간 절연막)에 대한 질화막(409)의 드라이 에칭의 선택비를 높이는 것으로, 일단 도 2a와 같이 질화막(409)까지 콘택트 구멍을 개구하여, 그 후에 질화막(409)을 에칭함으로서, 도 2b에 도시되는 바와 같이, 깊이가 서로 다른 2개의 콘택트 구멍(408a, 408b)의 개구가 가능해진다. 또한, 부호(408)는 콘택트 구멍(408a, 408b)중에 각각 형성된 콘택트를 나타낸다.
그러나, 디바이스가 미세화, 고집적화가 진행됨에 따라서, 각각 깊이가 크게 다른 복수개의 콘택트 구멍을 개구하는 것이 필요하게 되어 문제가 발생해 왔다.
도 1에 관련하여 설명한 제 1 종래 예의 경우에는, 상층배선(30)상에 도달하는 콘택트 구멍(308b)은 확산층상에 도달하는 콘택트 구멍(308a)를 개구하고 있는 사이에, 상층배선(306)상의 콘택트 구멍(308b)의 에칭이 일찍 종료하기 때문에, 콘택트 구멍(308a)의 에칭 사이에 상층배선(306)이 에칭되거나, 상층배선(306)을 관통하여 콘택트 구멍(308b)이 개구되어 버린다. 이러한 상태로 되면, 콘택트부의 단선이나 콘택트 저항의 증가를 초래하여, 양호한 전기 특성을 얻을 수 없게 된다.
또한, 콘택트 형성 프로세스에 관한 제 3 종래 예가 도 3에 도시되는 단면도를 참조하여 설명한다. 도 3에 도시되는 바와 같이, 상층배선(506)에 도달하는 콘택트 구멍(508c)에서는 다른 콘택트 구멍(508a, 508b)과 비교하여 그 깊이가 크게 다른 콘택트 구멍을 개구하는 것이 필요하게 되어 확산층(504), 게이트 전극(502) 및 상층배선(506)을 위한 콘택트 구멍을 각각 동시에 개구하는 것은 곤란하다. 또한, 부호(508)는 콘택트 구멍(508a, 508b, 508c)중에 각각 형성된 콘택트를 나타낸다.
이와 같은 사정으로, 깊이가 서로 크게 다른 복수개의 콘택트를 동시에 개구할 수 있는 방법이 요구되고 있으며, 그 대응책으로서 배선의 상면에 질화막 등을 형성하는 것이 종래 공지되어 있다.
그런데, 살리사이드(Self-align-silicide 또는 Salcide) 프로세스를 실행하는 DRAM/Loglc 혼재의 반도체 제품으로서는, 배선상에 질화막이 형성되어 있는 경우에는 그 배선상에 살리사이드를 처리할 수 없다고 하는 문제가 있었다.
본 발명은 종래 기술에 있어서의 상기 사정에 감안하여 이루어진 것으로, 그 목적으로 하는 것은 실리사이드 프로세스를 갖는 반도체의 제조 방법에 있어서, 깊이가 각각 크게 다른 복수개의 콘택트 구멍을 동시에 형성할 수 있어, 양호한 전기 특성을 갖는 반도체 장치를 제조할 수 있는 제조 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해서, 본 발명에 따른 반도체 장치의 제조 방법은 다음과 같이 구성되어 있다.
즉, 제 1 양태에 의하면, 기판상에 하층배선이 되는 층을 형성한 후에 패터닝을 실시하여 하층배선을 형성하는 공정과, 전면상에 제 1 질화막을 형성하는 공정과, 상기 제 1 질화막의 전면상에 제 1 층간 절연막을 형성하는 공정과, 상기 제 1 층간 절연막상에 상층배선이 되는 층을 형성한 후에 패터닝을 실시하여 상층배선을 형성하는 공정과, 전면상에 제 2 질화막을 형성하는 공정과, 상기 하층배선에 도달하는 콘택트가 개구되는 부분에 있는 상기 제 2 질화막을 패터닝에 의해 제거하는 공정과, 전면상에 제 2 층간 절연막을 형성하는 공정과, 상기 하층배선상에 형성된 상기 제 1 질화막과 상기 상층배선상에 있는 상기 제 2 질화막에 각각 도달하는 서로 깊이가 다른 복수개의 콘택트 구멍을 동시에 개구하는 공정과, 각 콘택트 구멍의 바닥부에 각각 있는 상기 제 1 질화막과 상기 제 2 질화막을 동시에 에칭하여 상기 하층배선과 상기 상층배선에 각각 도달하는 서로 깊이가 다른 복수개의 콘택트 구멍을 동시에 개구하는 공정으로 구성된 반도체의 제조 방법이 제공된다.
제 2 양태에 의하면, 기판상에 하층배선이 되는 층을 형성하는 공정과, 전면상에 제 1 질화막을 형성하는 공정과, 상기 하층배선이 되는 층과 상기 제 1 질화막을 동시에 패터닝하여 하층배선과 상기 제 1 질화막으로 이루어지는 2층 구조부분을 형성하는 공정과, 전면상에 제 1 층간 절연막을 형성하는 공정과, 제 1 층간 절연막상에 상층배선이 되는 층을 형성한 후에 패터닝을 실시하여 상층배선을 형성하는 공정과, 전면상에 제 2 질화막을 형성하는 공정과, 상기 하층배선에 도달하는 콘택트가 개구되는 부분에 있는 제 2 질화막을 패터닝에 의해 제거하는 공정과, 전면상에 제 2 층간 절연막을 형성하는 공정과, 상기 하층배선상에 형성된 상기 제 1 질화막과 상기 상층배선상에 있는 상기 제 2 질화막에 각각 도달하는 서로 깊이가 다른 복수개의 콘택트 구멍을 동시에 개구하는 공정과, 각 콘택트 구멍의 바닥부에 각각 있는 상기 제 1 질화막과 상기 제 2 질화막을 동시에 에칭하여 상기 하층배선과 상기 상층배선에 각각 도달하는 서로 깊이가 다른 복수개의 콘택트 구멍을 동시에 개구하는 공정으로 구성된 반도체의 제조 방법이 제공된다.
또한, 제 3 양태에 의하면, 기판상에 하층배선이 되는 층을 형성한 후에 패터닝을 실시하여 하층배선을 형성하는 공정과, 전면상에 제 1 질화막을 형성하는 공정과, 또한, 전면상에 제 1 층간 절연막을 형성하는 공정과, 상기 제 1 층간 절연막상의 전면에 상층배선이 되는 층을 형성하는 공정과, 그 전면상에 제 2 질화막을 형성하는 공정과, 상기 상층배선이 되는 층과 상기 제 2 질화막을 동시으로 패터닝하여 상층배선과 상기 제 2 질화막으로 이루어지는 2층 구조부분을 형성하는 공정과, 전면상에 제 2 층간 절연막을 형성하는 공정과, 상기 하층배선상에 형성된 상기 제 1 질화막과 상기 상층배선상의 상기 제 2 질화막에 각각 도달하는 서로 깊이가 다른 복수개의 콘택트 구멍을 동시에 개구하는 공정과, 각 콘택트 구멍의 바닥부에 각각 있는 상기 제 1 질화막과 상기 제 2 질화막을 동시에 에칭하여 상기 하층배선과 상기 상층배선에 각각 도달하는 서로 깊이가 다른 복수개의 콘택트 구멍을 동시에 개구하는 공정으로 구성된 반도체의 제조 방법이 제공된다.
상기 제 1 내지 제 3 양태에 있어서의 하층배선의 표면에는, 실리사이드 형성 처리를 하는 것이 가능하고, 그 실리사이드 형성처리는 코발트 또는 티타늄을 스패터 처리하여 행하여진다.
또한, 제 4 양태에 의하면, 기판상에 하층배선이 되는 층을 형성한 후에 패터닝을 실시하여 하층배선을 형성하는 공정과, 상기 하층배선상에 코발트 또는 티타늄을 스패터하는 공정과, 코발트 또는 티타늄을 스패터한 상기 하층배선을 열처리하는 공정과, 미반응의 상기 코발트 또는 티타늄을 에칭에 의해 제거하는 공정과, 상기 열처리보다 높은 온도로 열처리하는 재처리 공정과, 전면상에 제 1 실화막을 형성하는 공정과, 그 전면상에 제 1 층간 절연막을 형성하는 공정과, 상기 제 1 층간 절연막상에 제 2 상층배선이 되는 층을 형성한 후에 패터닝을 실시하여 상층배선을 형성하는 공정과, 상기 상층배선를 덮도록 제 2 질화막을 전면에 형성하는 공정과, 상기 하층배선에 도달하는 콘택트 구멍이 개구되는 부분에 있는 제 2질화막을 패터닝에 의해 제거하는 공정과, 전면상에 제 2 층간 절연막을 형성하는 공정과, 상기 하층배선상에 형성된 상기 제 1 질화막과 상기 상층배선상에 있는 상기 제 2 질화막에 각각 도달하는 서로 깊이가 다른 복수개의 콘택트 구멍을 동시에 개구하는 공정과, 각 콘택트 구멍의 바닥부에 각각 있는 상기 제 1 질화막과 상기 제 2 질화막을 동시에 에칭하여 상기 하층배선과 상기 상층배선에 도달하는 서로 깊이가 다른 복수개의 콘택트 구멍을 동시에 개구하는 공정으로 구성된 반도체의 제조 방법이 제공된다.
이와 같이, 본 발명에서는 반도체 장치내에 형성되는 상·하층의 각 배선에 제 1 질화막과 제 2 질화막을 각각 설치하는 것으로, 산화막(층간 절연막)에 대한 질화막의 선택비를 높게 한 에칭조건의 기본으로, 일단 하층배선상과 상층배선상에 각각 형성된 제 1 및 제 2 질화막까지 에칭하여, 그 후 각 콘택트 구멍의 바닥부에 각각 있는 질화막을 에칭함으로써 콘택트 구멍을 개구하도록 하였기 때문에, 깊이가 서로 크게 다른 복수개의 콘택트 구멍을 동시에 개구하는 것이 가능해진다.
또한, 살리사이드 처리를 하는 경우에도, 살리사이드 처리후에 질화막을 전면에 형성하는 것으로, 살리사이드 처리에 영향을 주는 일없이, 깊이가 서로 크게 다른 콘택트 구멍을 동시에 개구하여, 양호한 전기 특성을 얻을 수 있다. 특히, 배선을 형성한 후, 살리사이드 처리를 실시하며, 그 후 질화막을 형성하도록 하였기 때문에 질화막의 영향을 받는 일이 없다.
상기 각 양태로부터 분명한 바와 같이, 본 발명의 반도체 장치의 제조 방법에 의하면, 살리사이드 처리를 한 경우라도, 깊이가 서로 크게 다른 복수개의 콘택트를 동시에 개구하는 것이 가능해져, 양호한 콘택트의 전기 특성을 갖는 반도체 장치를 제공할 수 있다.
본 발명의 상기 목적, 특징 및 장점들은 도면을 참조로 후술되는 실시예로 부터 이해될 수 있을 것이며, 본 기술분야의 기술자들에 의해 본 발명의 정신 및 범위 내에서 다른 개조 및 수정이 가능함은 물론이다.
도 1은 제 1 종래의 제조 방법에 의해서 얻어진 반도체 장치를 도시하는 단면도.
도 2 및 2b는 제 2 종래의 제조 방법에 의해 얻어진 반도체 장치를 그 제조 공정순으로 도시하는 단면도.
도 3은 제 3 종래의 제조 방법에 의해서 얻어진 반도체 장치를 도시하는 단면도.
도 4a 내지 4c는 본 발명의 제 1 실시예에 따른 제조 방법에 의해서 얻어진 반도체 장치를 그 제조 공정순으로 도시하는 단면도.
도 5a 내지 5c는 본 발명의 제 2 실시예에 따른 제조 방법에 의해서 얻어진 반도체 장치를 그 제조 공정순으로 도시하는 단면도.
*도면의 주요부분에 대한 부호의 설명*
101 : 필드 산화막 102 : 게이트 전극
103 : 사이드웰 106 : 상층배선
308a, 308b : 콘택트 구멍
이하, 본 발명의 몇가지의 바람직한 실시예를 첨부한 도면을 참조하면서 설명한다.
(제 1 실시예)
도 4a 내지 4c 를 참조로 본 발명의 양호한 제 1 실시예에 대해 설명한다. 도 4a에 단면도로 도시되는 반도체 장치는 이하와 같은 제조 방법으로 실시한 후의 상태를 도시하고 있다.
실리콘 기판상에 소자 분리 영역으로서의 필드 산화막(101) 및 하층배선이 되는 게이트 전극(102)이 공지의 방법과 패터닝에 의하여 순차 형성된다. 게이트 전극(102)은 예를 들면, 텅스텐 실리사이드/불순물이 첨가된 폴리실리콘과 같은 폴리사이드 구조로 이루어져 있다. 필드 산화막(101) 및 게이트 전극(102)을 순차 형성하였으면, 산화막을 전면상에 형성한 후, 공지의 드라이 에칭법에 의해, 상기 산화막을 에칭하여 게이트 전극(102)의 측벽에 사이드웰(103)이 형성된다.
계속해서, 공지의 이온 주입법과 열처리에 의해 실리콘 기판 상면에 확산층(104)을 형성한 후, 제 1 질화막(109)이 전면상에 형성된다. 또한, 그 전면상에 제 1 층간 절연막(산화막)(105)이 형성되어, 공지의 평탄화법인 CMP법에 의해 제 1 층간 절연막(105)의 상면을 평탄화한다. 평탄화하면 상층배선으로 이루어지는 막을 퇴적하여 공지의 방법으로 패터닝하여 상층배선(106)을 형성한 후, 제 2 질화막(11O)을 전면에 형성한다. 여기서, 예를 들면 상층배선은 불순물이 첨가된 폴리실리콘이다. 그 후, 확산층(104)이나 게이트 전극(102)상에 각각 도달하는 복수개(여기서는 2개)의 콘택트 구멍이 개구되는 장소에 있는 제 2 질화막(110)이 공지의 방법인 포토리소그래피와 드라이 에칭법 또는 웨트 에칭법에 의해 제거된다. 또한, 제 2 층간 절연막(107)이 전면상에 퇴적되었으면, CMP법에 의해 제 2 층간 절연막(1O7)의 표면을 평탄화한다.
이어서, 도 4b에 도시되는 바와 같이, 공지의 방법인 포토리소그래피법에 의해 콘택트 구멍의 개구를 위해 레지스트를 패터닝하여, 드라이 에칭법에 의해, 확산층(104), 게이트 전극(102) 및 상층배선(106)상에 각각 있는 제 1 질화막(1O9) 및 제 2 질화막(110)에 각각 도달하는 서로 깊이가 다른 복수개(여기서는 3개)의 콘택트 구멍(1O8a, 108b, 108c)이 개구된다. 이때, 각 콘택트의 드라이 에칭은 질화막의 산화막에 대한 선택비가 높은 에칭조건으로 행하여진다.
계속해서, 도 4c에 도시되는 바와 같이, 각 콘택트 구멍의 바닥부에 있는 제 1 질화막(109)과 제 2 질화막(110)이 동시에 조건을 변경하여 에칭되어, 확산층(104), 게이트 전극(102) 및 상층배선(106)상에 각각 도달하는 서로 깊이가 다른 복수개(여기서 3개)의 콘택트 구멍(108a, 1O8b, 108c)이 동시에 개구된다(도 1c). 이때, 제 1 질화막의 막두께와 비교하여 제 2 질화막의 막두께를 두껍게 하여행하면 에칭 마진이 넓어지는 것은 말할 필요도 없다. 제 1 질화막과 제 2 질화막의 막두께비는 콘택트 구멍의 에칭조건이나 각각의 콘택트 구멍의 깊이, 콘택트구멍의 직경에 의존하기 때문에, 최적화를 도모할 필요가 있다.
이상과 같은 방법으로 콘택트 구멍의 개구를 실행하는 것으로, 깊이가 서로 크게 다른 콘택트 구멍을 동시에 개구하는 것이 가능해진다.
(제 2 실시예)
본 발명의 양호한 제 2 실시예가 도 5a 내지 도 5c를 참조로 설명된다. 도 5a에 단면도로 도시되는 반도체 장치는 이하와 같은 제조 방법으로 실행한 후의 상태를 도시하고 있다.
실리콘 기판상에 소자 분리 영역으로서의 필드 산화막(201) 및 하층배선으로서의 게이트 전극(202)이 기지의 방법과 패터닝에 의하여 순차 형성된다. 필드 산화막(201) 및 게이트 전극(202)을 순차 형성하였으면, 산화막을 전면에 형성한 후, 공지의 드라이 에칭법에 의해, 상기 산화막을 에칭하여 게이트 전극(202)의 측벽에 사이드 웰(203)을 형성한다. 또한, 공지의 이온 주입법과 열처리에 의해 실리콘 기판 표면에 확산층(204)을 형성한다. 이때, 게이트 전극(202)의 폴리실리콘에도 동시에 이온 주입되기 때문에 게이트 전극(2O2)에도 불순물이 첨가된다.
계속해서, 공지의 방법인 살리사이드 프로세스를 실행하여, 게이트 전극(2O2) 및 확산층(204)상에 실리사이드(212)를 형성한다. 이어서, 제 1 질화막(209)을 전면상에 형성한 후, 또한 전면상에 제 1 층간 절연막(산화막)(2O5) 형성하여 공지의 평탄화법인 CMP법에 의해 제 1 층간 절연막(205)의 상면을 평탄화한다.
이어서, 상층배선(206)이 되는 막 및 제 2 질화막(210)을 순차 전면상에 형성한다. 여기서, 예를 들면 상층배선(2O6)은 불순물이 첨가된 폴리실리콘이다. 그 후, 공지의 방법인 포토리소그래피와 드라이 에칭법에 의해, 상층배선(206)과 제 2 질화막(210)으로 이루어지는 2층 구조 부분을 형성한다. 그 후, 제 2 층간 절연막(207)을 전면상에 퇴적하여, CMP법에 의해 제 2 층간 절연막(207)의 상면을 평탄화한다.
다음에 도 5b에 도시되는 바와 같이, 공지 방법인 포토리소그래피법에 의해 콘택트 구멍의 개구를 위해 레지스트(211)를 패터닝한다. 드라이 에칭법에 의해 확산층(204), 게이트 전극(202) 및 상층배선(2O6)상에 각각 있는 제 1 질화막(209) 및 제 2 질화막(210)에 각각 도달하는 복수개(여기서는 3개)의 콘택트 구멍(208a, 208b, 208c)을 개구한다. 이때, 각 콘택트 구멍의 드라이 에칭은 질화막(209) 등의 산화막에 대한 선택비가 높은 에칭조건으로 실시된다.
또한, 도 5c에 도시되는 바와 같이, 각 콘택트 구멍의 바닥부에 있는 제 1 질화막(209)과 제 2 질화막(210)을 동시에 조건을 변경하여 에칭하여 확산층(204), 게이트 전극(2O2) 및 상층배선(2O6)상에 각각 도달하는 서로 깊이가 다른 복수개(여기서는 3개)의 콘택트 구멍(208a, 208b, 208c)을 동시에 개구한다. 이때, 제 1 질화막(209)의 막두께에 대하여 제 2 질화막(210)의 막두께를 두껍게 하여 실시하면 에칭 마진이 넓어지는 것은 말할 필요도 없다. 제 1 질화막(209)과 제 2 질화막(210)의 막두께비는 콘택트 구멍의 에칭 조건이나 각각의 콘택트 구멍의 깊이, 콘택트 구멍의 직경에 의존하기 때문에, 최적화를 도모할 필요가 있다.
이상과 같은 방법으로 콘택트 구멍의 개구를 실시하는 것으로, 살리사이드 처리를 한 경우에 있어서도, 깊이가 서로 크게 다른 콘택트 구멍을 동시에 개구하는 것이 가능해진다. 또한, 제 2 실시예의 방법은 제 1 실시예와 비교하여 확산층(204)이나 게이트 전극(202)상에 각각 도달하는 콘택트 구멍을 개구하는 장소에 있는 제 2 질화막(210)을 제거하기 위한 포토리소그래피와 드라이 에칭 또는 웨트 에칭 공정이 생략되기 때문에 공정의 간략화를 도모할 수 있다.
Claims (10)
- 기판상에 하층배선이 되는 층을 형성한 후에 패터닝을 실시하여 하층배선을 형성하는 공정과, 전면상에 제 1 질화막을 형성하는 공정과, 상기 제 1 질화막의 전면상에 제 1 층간 절연막을 형성하는 공정과, 상기 제 1 층간 절연막상에 상층배선이 되는 층을 형성한 후에 패터닝을 실시하여 상층배선을 형성하는 공정과, 전면상에 제 2 질화막을 형성하는 공정과, 상기 하층배선에 도달하는 콘택트가 개구되는 부분에 있는 상기 제 2 질화막을 패터닝에 의해 제거하는 공정과, 전면상에 제 2 층간 절연막을 형성하는 공정과, 상기 하층배선상에 형성된 상기 제 1 질화막과 상기 상층배선상에 있는 상기 제 2 질화막에 각각 도달하는 서로 깊이가 다른 복수개의 콘택트 구멍을 동시에 개구하는 공정과, 각 콘택트 구멍의 바닥부에 각각 있는 상기 제 1 질화막과 상기 제 2 질화막을 동시에 에칭하여 상기 하층배선과 상기 상층배선에 각각 도달하는 서로 깊이가 다른 복수개의 콘택트 구멍을 동시에 개구하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 기판상에 하층배선이 되는 층을 형성하는 공정과, 전면상에 제 1 질화막을 형성하는 공정과, 상기 하층배선이 되는 층과 상기 제 1 질화막을 동시에 패터닝하여 하층배선과 상기 제 1 질화막으로 이루어지는 2층 구조 부분을 형성하는 공정과, 전면상에 제 1 층간 절연막을 형성하는 공정과, 상기 제 1 층간 절연막상에 상층배선이 되는 층을 형성한 후에 패터닝을 행하여 상층배선을 형성하는 공정과, 전면상에 제 2 질화막을 형성하는 공정과, 상기 하층배선에 도달하는 콘택트가 개구되는 부분에 있는 제 2 질화막을 패터닝에 의해 제거하는 공정과, 전면상에 제 2 층간 절연막을 형성하는 공정과, 상기 하층배선상에 형성된 상기 제 1 질화막과 상기 상층배선상에 있는 상기 제 2 질화막에 각각 도달하는 서로 깊이가 다른 복수개의 콘택트 구멍을 동시에 개구하는 공정과, 각 콘택트 구멍의 바닥부에 각각 있는 상기 제 1 질화막과 상기 제 2 질화막을 동시에 에칭하여 상기 하층배선과 상기 상층배선에 각각 도달하는 서로 깊이가 다른 복수개의 콘택트 구멍을 동시에 개구하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 기판상에 하층배선이 되는 층을 형성한 후에 패터닝을 행하여 하층배선을 형성하는 공정과, 전면상에 제 1 질화막을 형성하는 공정과, 전면상에 제 1 층간 절연막을 형성하는 공정과, 상기 제 1 층간 절연막상의 전면에 상층배선이 되는 층을 형성하는 공정과, 그 전면상에 제 2 질화막을 형성하는 공정과, 상기 상층배선이 되는 층과 상기 제 2 질화막을 동시으로 패터닝하여 상층배선과 상기 제 2 질화막으로 이루어지는 2층 구조 부분을 형성하는 공정과, 전면상에 제 2 층간 절연막을 형성하는 공정과, 상기 하층배선상에 형성된 상기 제 1 질화막과 상기 상층배선상의 상기 제 2 질화막에 각각 도달하는 서로 깊이가 다른 복수개의 콘택트 구멍을 동시에 개구하는 공정과, 각 콘택트 구멍의 바닥부에 각각 있는 상기 제 1 질화막과 상기 제 2 질화막을 동시에 에칭하여 상기 하층배선과 상기 상층배선에 각각 도달하는 서로 깊이가 다른 복수개의 콘택트 구멍을 동시에 개구하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 하층배선의 상면에 실리사이드 형성 처리를 한 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 2 항에 있어서, 상기 하층배선의 상면에 실리사이드 형성 처리를 한 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 3 항에 있어서, 상기 하층배선의 상면에 실리사이드 형성 처리를 한 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 4 항에 있어서, 상기 실리사이드 형성 처리는 코발트 또는 티타늄을 스패터 처리하여 실시하는 것인 반도체 장치의 제조 방법.
- 제 5 항에 있어서, 상기 실리사이드 형성 처리는 코발트 또는 티타늄을 스패터 처리하여 실시하는 것인 반도체 장치의 제조 방법.
- 제 6 항에 있어서, 상기 실리사이드 형성 처리는 코발트 또는 티타늄을 스패터 처리하여 실시하는 것인 반도체 장치의 제조 방법.
- 기판상에 하층배선이 되는 층을 형성한 후에 패터닝을 실시하여 하층배선을 형성하는 공정과, 상기 하층배선상에 코발트 또는 티타늄을 스패터하는 공정과, 코발트 또는 티타늄을 스패터한 상기 하층배선을 열처리하는 공정과, 미반응의 상기 코발트 또는 티타늄을 에칭에 의해 제거하는 공정과, 상기 열처리보다 높은 온도로 열처리하는 재처리 공정과, 전면상에 제 1 질화막을 형성하는 공정과, 그 전면상에 제 1 층간 절연막을 형성하는 공정과, 해당 제 1 층간 절연막상에 제 2 상층배선이 되는 층을 형성한 후에 패터닝을 실시하여 상층배선을 형성하는 공정과, 상기 상층배선을 덮도록 제 2 질화막을 전면에 형성하는 공정과, 상기 하층배선에 도달하는 콘택트 구멍이 개구되는 부분에 있는 제 2 질화막을 패터닝에 의해 제거하는 공정과, 전면상에 제 2 층간 절연막을 형성하는 공정과, 상기 하층배선상에 형성된 상기 제 1 질화막과 상기 상층배선상에 있는 상기 제 2 질화막에 각각 도달하는 서로 깊이가 다른 복수개의 콘택트 구멍을 동시에 개구하는 공정과, 각 콘택트 구멍의 바닥부에 각각 있는 상기 제 1 질화막과 상기 제 2 질화막을 동시에 에칭하여 상기 하층배선과 상기 상층배선에 도달하는 서로 깊이가 다른 복수개의 콘택트 구멍을 동시에 개구하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10300780A JP2000133705A (ja) | 1998-10-22 | 1998-10-22 | 半導体装置の製造方法 |
| JP98-300780 | 1998-10-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000029197A KR20000029197A (ko) | 2000-05-25 |
| KR100316681B1 true KR100316681B1 (ko) | 2001-12-13 |
Family
ID=17889014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990045525A KR100316681B1 (ko) | 1998-10-22 | 1999-10-20 | 다른 깊이의 콘택트를 가진 반도체 장치의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2000133705A (ko) |
| KR (1) | KR100316681B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3449998B2 (ja) | 2000-10-05 | 2003-09-22 | 沖電気工業株式会社 | 半導体装置におけるコンタクトホールの形成方法 |
| KR100886292B1 (ko) | 2003-09-09 | 2009-03-04 | 산요덴키가부시키가이샤 | 회로 소자를 포함하는 반도체 모듈과 반도체 장치, 그들의 제조 방법 및 표시 장치 |
| JP4058022B2 (ja) | 2004-05-25 | 2008-03-05 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100722787B1 (ko) | 2005-04-25 | 2007-05-30 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
-
1998
- 1998-10-22 JP JP10300780A patent/JP2000133705A/ja active Pending
-
1999
- 1999-10-20 KR KR1019990045525A patent/KR100316681B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000029197A (ko) | 2000-05-25 |
| JP2000133705A (ja) | 2000-05-12 |
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