CN117897818A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，包括衬底、绝缘层以及外延结构。第一衬底层掺杂有P型掺杂剂。第二衬底层掺杂有N型掺杂剂并且设置在第一衬底层的上方。绝缘层设置在第一衬底层的上方，并且与第二衬底层的至少一个侧面接触。绝缘层和第二衬底层共同覆盖第一衬底层的顶面。外延结构设置在第二衬底层和绝缘层的顶面的上方并与其接触。

Description

半导体器件及其制造方法
技术领域
本公开总体涉及氮化物基半导体器件。更具体地，本公开涉及一种具有集成有PN结/二极管和绝缘层的衬底的氮化物基半导体器件。
背景技术
近年来，对高电子迁移率晶体管(HEMT)的深入研究非常普遍，特别是对于高功率开关和高频应用。III族氮化物基HEMT利用两种不同带隙材料之间的异质结界面形成类量子阱结构，其可容纳二维电子气(2DEG)区域，满足高功率/频率器件的需求。除了HEMT之外，具有异质结构的器件的示例还包括异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)和调制掺杂FET(MODFET)。
发明内容
根据本公开的一个方面，提供了一种半导体器件。该半导体器件包括衬底、绝缘层以及外延结构。第一衬底层掺杂有P型掺杂剂。第二衬底层掺杂有N型掺杂剂、并且设置在第一衬底层的上方。绝缘层设置在第一衬底层的上方、并且与第二衬底层的至少一个侧面接触。绝缘层和第二衬底层共同覆盖第一衬底层的顶面。外延结构设置在第二衬底层和绝缘层的顶面上方并与其接触。
根据本公开的一个方面，提供了一种用于制造半导体器件的方法。该方法包括以下步骤。在P型掺杂的中间衬底上执行第一离子注入工艺，使得中间衬底的顶部被掺杂为N型掺杂，而中间衬底的底部保留为p-型掺杂。底部作为衬底的第一衬底层，顶部的一部分作为衬底的第二衬底层。在中间衬底的外围部分进行第二次离子注入工艺，使得顶部的外围部分和底部的外围中的至少之一形成为衬底的绝缘层。在衬底上形成外延结构。
根据本公开的一个方面，提供了一种半导体器件。该半导体器件包括衬底、注入结构和外延结构。衬底包括第一部分、第二部分以及注入结构。第一部分具有第一导电类型。第二部分设置在第一部分之上并且具有与第一导电类型相对的第二导电类型。植入结构设置于第一部分上方且位于第二部分的一侧。注入结构的电阻率大于第一部分和第二部分中任一者的电阻率。外延结构设置在第二衬底层和绝缘层的顶面上并与第二衬底层和绝缘层的顶面接触。
通过上述配置，在本公开中，衬底包括具有不同导电类型的衬底层。具有导电类型N的第二衬底层设置在具有导电类型P的第一衬底层上/之上/上方，使得在第一和第二衬底层之间形成PN结/二极管。这样，就可以实现集成有PN二极管的衬底。通过这样的结构，能够提高半导体器件的垂直方向的耐压性能。进一步地，绝缘层位于第一衬底层上并与第二衬底层的侧面接触，从而阻挡衬底一侧的漏电流。因此，本公开的半导体器件适合高电压操作并且具有良好的可靠性。
附图说明
当结合附图阅读时，根据以下详细描述，可以容易地理解本公开的各方面。应当注意，各种特征可能未按比例绘制。也就是说，为了论述的清楚起见，各种特征的尺寸可以任意增加或减小。下面结合附图对本公开实施例进行更加详细的描述。在附图中：
图1A是根据本公开一些实施例的半导体器件的垂直截面图；
图1B是图1A中的区域A的放大的纵剖视图；
图2A、图2B、图2C、及图2D示出了根据本公开一些实施例的用于制造半导体器件的方法的不同阶段；
图3是根据本公开一些实施例的半导体器件的垂直截面图；
图4是根据本公开一些实施例的半导体器件的垂直截面图；
图5是根据本公开一些实施例的半导体器件的垂直截面图；
图6是根据本公开一些实施例的半导体器件的垂直截面图；
图7是根据本公开一些实施例的半导体器件的垂直截面图；以及
图8是根据本公开的一些实施例的半导体器件的垂直截面图。
具体实施方式
在整个附图和详细描述中使用共同的附图标记来指示相同或相似的部件。通过以下结合附图的详细描述，将容易理解本公开的实施例。
附图中组件的方向的空间描述，例如“之上”、“上方”、“之下”、“上”、“左”、“右”、“下方”、“顶”、“底”、“垂直”、“水平”、“侧”、“较高”、“较低”、“上部”、“上面”、“下面”等是相对于特定部件或部件组、或者部件或部件组的特定平面来指定的。应当理解，本文所使用的空间描述仅用于说明的目的，并且本文所描述的结构的实际实现可以以任何方向或方式在空间上布置，只要其不偏离本公开的实施例的主旨即可。
此外，应当注意，由于器件制造条件，被描绘为近似矩形的各种结构的实际形状在实际器件中可以是弯曲的、具有圆形边缘、具有一定程度上不均匀的厚度等。使用直线和直角只是为了方便表示层和特征。
在下面的描述中，半导体器件/管芯/封装及其制造方法等被阐述为优选示例。对于本领域技术人员来说显而易见的是，可以在不脱离本公开的范围和精神的情况下进行修改，包括添加和/或替换。为了不模糊本公开，可以省略具体细节；然而，本公开可以使本领域技术人员能够在无需过度实验的情况下实践其中的教导。
为了实现高压器件，可以在器件中引入高电阻硅衬底(HR硅衬底)，以提高器件在垂直方向的耐压性能。由于极化效应，在氮化铝缓冲层与硅衬底之间的界面处形成电子反型层。然而，由于对这种器件施加高电压，氮化铝缓冲层和硅衬底的边缘处会出现漏电流问题，导致漏电流从反型层流向边缘，进而导致器件的可靠性较差。
另一方面，将较厚的缓冲层应用于器件也可以提高器件在垂直方向上的耐压性能。然而，这样的方式会导致装置的厚度增加，不符合电子器件小型化的趋势。由于缓冲层较厚，会产生额外的应力问题。
至少为了避免上述问题，本公开旨在开发一种新颖的半导体器件结构。下面将详细描述具体的结构/布置。
图1A是根据本公开的一些实施例的半导体器件1A的垂直截面图。半导体器件1A包括衬底10A和外延结构30。
为了增加半导体器件1A在垂直方向上的耐压性能，本公开的衬底10A采用新颖的结构。
参考图1A所示，衬底10A的形成包括两次离子注入工艺。首先，使用N型掺杂剂在P型掺杂的中间衬底上执行第一离子注入工艺，以形成N型掺杂顶部，而其底部保留为P型掺杂。因此，在N型掺杂顶部与P型掺杂底部之间形成至少一PN结/二极管PN。
然后，对上述中间衬底的外围部分执行第二离子注入工艺，以将其外围部分转换为绝缘层。应用于第二离子注入工艺的离子包括III族元素、V族元素、氢元素、氧元素、氟元素或其组合。第二离子注入工艺的目的是破坏外围部分的晶体结构，从而将该部分转换为绝缘层106A。
这样，形成包括衬底层102A、衬底层104A和绝缘层106A的衬底10A。衬底层102A、104A和绝缘层106A可以用作衬底10A的不同部分。
衬底10A的示例性材料可以包括硅。硅衬底10A具有<111>取向。衬底层102A掺杂有P型掺杂剂，其中P型掺杂剂可包括III族元素，例如硼(B)和镓(Ga)。衬底层104A掺杂有N型掺杂剂，其中N型掺杂剂可包括V族元素，例如磷(P)、砷(As)或锑(Sb)。因此，衬底层102A被掺杂为具有导电类型P，并且衬底层104A被掺杂为具有与导电类型P相对的导电类型N。绝缘层160是通过执行双离子注入工艺形成的，因此绝缘层160可以被称为注入结构。经过双离子注入工艺后，P型掺杂的中间衬底的外围部分原有的晶体结构被破坏，从而中间衬底的外围部分的缺陷密度大于中间衬底的其他部分的缺陷密度。形成的绝缘层160可以称为富缺陷层。这样，所形成的绝缘层160的电阻率会大于衬底层102A、104A中任一者的电阻率。此外，由于衬底层104A、106A和绝缘层160由相同的P型掺杂的中间衬底制成，因此衬底层104A、106A和绝缘层160共同具有相同的元素，例如硅和所应用的组III元素。而且，由于绝缘层106A和衬底层104A由相同的P型掺杂的中间衬底通过双离子注入工艺制程，绝缘层106A的顶面106ts与衬底层104A的顶面104ts共面。
衬底102A具有厚度为T1的子部分(例如，中心部分)和厚度为T2的子部分(例如，外围部分)，其中厚度T1大于厚度T2。因此，中心部分被称为较厚的部分和外围部分称为较薄的部分。衬底层104A设置在衬底层102A的较厚部分上/之上/上方。绝缘层106A设置在衬底层102A的较薄部分上/之上/上方。衬底层104A具有两个相对的外侧面SS1、SS2。绝缘层106A与衬底层104A的外侧面SS1、SS2接触，使得衬底层104A被绝缘层106A限定。绝缘层106A的各个部分分别位于衬底层104A的相对两侧。衬底层104A被绝缘层106A围绕。绝缘层106A具有相对的内侧面和外侧面。绝缘层106A的内侧面被衬底层102A、104A覆盖。绝缘层106A的外侧面没有被衬底层102A、104A覆盖。绝缘层106A和衬底层104A共同覆盖衬底层102A的顶面102ts。
绝缘层106A向下延伸至衬底层102A的厚度内，使得其底表面位于衬底层102A的厚度内。绝缘层106A以垂直方式向下延伸。绝缘层106A向下延伸的长度大于衬底层104A的厚度。绝缘层106A的宽度沿垂直方向保持恒定。在本实施例中，绝缘层106A可具有矩形轮廓。在一些实施例中，绝缘层106A的轮廓可以为方形。绝缘层106A与衬底106A之间形成的界面可以是平坦的界面。
外延结构30设置在衬底层104A和绝缘层106A上/之上/上方。外延结构30与衬底层104A和绝缘层106A相接触。具体地，外延结构30包括缓冲层302、氮化物基半导体层304和氮化物基半导体层306。
缓冲层302设置在绝缘层106A和衬底层104A上/之上/上方。缓冲层302设置在氮化物基半导体层304与衬底层104A之间。缓冲层302与绝缘层106A和衬底层104A的顶面104ts、106ts接触。缓冲层302可以被配置为减少衬底层104A和氮化物基半导体层302之间的晶格失配和热失配，从而消除由于失配/差异导致的缺陷。缓冲层302可以包括III-V族化合物。III-V族化合物可包括例如但不限于铝、镓、铟、氮或其组合。相应地，缓冲层302的示例性材料还可包括例如但不限于GaN、AlN、AlGaN、InAlGaN或其组合。
在本实施例中，缓冲层302的材料可以选择为AlN。当高电压施加到这种半导体器件1A时，由于极化效应，在AlN缓冲层302和硅衬底层104A之间的界面处形成电子的反型层。由于电子的反型层可以用作寄生通道，其可能会引起漏电流问题。可能的漏电流路径之一是从电子反型层水平到外侧壁。因此，绝缘层106A限定衬底层102A和104A，使得所形成的反型层比缓冲层302窄并且与缓冲层302的侧壁间隔开。这样，绝缘层106(即，电流阻挡层)可以有效地阻挡从反型层流出的漏电流。因此，可以大大降低在衬底10A的侧面处发生电流泄漏的可能性，从而可以提高半导体器件1A的可靠性。半导体器件1A适合于高电压操作。
在一些实施例中，外延结构30还可以包括成核层(未示出)。成核层可以形成在衬底层104A和缓冲层302之间。成核层可以被配置为提供过渡以适应衬底层104A和缓冲层的III族氮化物层之间的失配/差异。成核层的示例性材料可以包括例如但不限于AlN或其任何合金。
氮化物基半导体层304设置在缓冲层302上/之上/上方。氮化物基半导体层304与缓冲层302接触。氮化物基半导体层306设置在氮化物基半导体层304上/之上/上方。氮化物基半导体层306与氮化物基半导体层304接触。
氮化物基半导体层304的示例性材料可以包括例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N，其中x+y≤1，AlyGa(1-y)N，其中y≤1。氮化物基半导体层306的示例性材料可以包括例如但不限于氮化物或III-V族化合物，如GaN、AlN、InN、InxAlyGa(1–x–y)N，其中x+y≤1，AlyGa(1–y)N，其中y≤1。
选择氮化物基半导体层304和306的示例性材料，使得氮化物基半导体层306的带隙(即，禁带宽度)大于氮化物基半导体层304的带隙，这导致其电子亲和力彼此不同并在其间形成异质结。例如，当氮化物基半导体层304是带隙约为3.4eV的未掺杂GaN层时，氮化物基半导体层306可选择为带隙约为4.0eV的AlGaN层。
这样，氮化物基半导体层304和306可以分别用作沟道层和势垒层。在沟道层和势垒层之间的键合界面处产生三角阱电势，使得电子在三角阱中积累，从而在异质结附近产生二维电子气(2DEG)区域。因此，半导体器件1A可包括至少一个GaN基高电子迁移率晶体管(HEMT)。
电极E1和E2设置在氮化物基半导体层306上/之上/上方。电极E1、E2能够与氮化物基半导体层306接触。在一些实施例中，电极E1可以用作源极。在一些实施例中，电极E2可以用作漏极。在一些实施例中，电极E1可以用作源极。在一些实施例中，电极E2可以用作漏极。电极E1和E2的作用取决于装置设计。
在一些实施例中，电极E1和E2可包括例如但不限于金属、合金、掺杂半导体材料(例如掺杂晶体硅)、化合物(例如硅化物和氮化物)、其他导体材料或其组合。电极E1和E2的示例性材料可以包括例如但不限于Ti、AlSi、TiN或其组合。电极E1和E2中的每一个可以是单层，或者具有相同或不同成分的多层。电极E1和E2与氮化物基半导体层306形成欧姆接触。此外，可以通过将Ti、Al或其他合适的材料应用于电极E1和E2来实现欧姆接触。
在一些实施例中，电极E1和E2中的每一个均由至少一个共形层和导电填充物形成。共形层可以包裹导电填充物。共形层的示例性材料可以包括例如但不限于Ti、Ta、TiN、Al、Au、AlSi、Ni、Pt或其组合。导电填充物的示例性材料可以包括例如但不限于AlSi、AlCu或其组合。
掺杂氮化物基半导体层50设置在氮化物基半导体层306上/之上/上方。掺杂氮化物基半导体层50与氮化物基半导体层306接触。栅极52设置在掺杂氮化物基半导体层50和氮化物基半导体层306上/之上/上方。栅极52与掺杂氮化物基半导体层50接触。掺杂氮化物基半导体层50设置在栅极52和氮化物基半导体层306之间。
栅极52比掺杂氮化物基半导体层30窄。在一些实施例中，掺杂氮化物基半导体层50的宽度与栅极52的宽度基本相同。掺杂氮化物基半导体层50的轮廓和栅极52的轮廓相同，例如，它们都是矩形轮廓。在其他实施例中，掺杂氮化物基半导体层50的轮廓和栅极52的轮廓可以彼此不同。例如，掺杂氮化物基半导体层50的轮廓可以是梯形轮廓，而栅极52的轮廓可以是矩形轮廓。
在图1B的示例性说明中，半导体器件1A是增强型器件，当栅极52处于大约零偏压时，半导体器件1A处于常断状态。具体地，掺杂氮化物基半导体层50可以与氮化物基半导体层306形成至少一个PN结以耗尽2DEG区域，使得2DEG区域中对应于对应栅极52下方的位置的至少一个分区的特性(例如电子浓度)不同于2DEG区域的剩余部分的特性，因此被阻挡。
由于这种机制，半导体器件1A具有常断特性。换言之，当没有电压施加到栅极52或者施加到栅极52的电压小于阈值电压(即，在栅极52下方形成反型层所需的最小电压)时，2DEG区域的位于栅极52下方的分区保持被阻挡，因此没有电流从其流过。
在一些实施例中，可以省略掺杂氮化物基半导体层50，使得半导体器件1A为耗尽型器件，这表示半导体器件1A在零栅源电压下处于常导通状态。
掺杂氮化物基半导体层50可以是P型掺杂III-V半导体层。掺杂氮化物基半导体层50的示例性材料可以包括例如但不限于P掺杂III-V族氮化物半导体材料，例如P型GaN、P型AlGaN、P型InN、P型AlInN、P型InGaN、P型AlInGaN、或其组合。在一些实施例中，P掺杂材料通过使用P型杂质例如Be、Zn、Cd和Mg来实现。在一些实施例中，氮化物基半导体层304包括未掺杂的GaN，氮化物基半导体层306包括AlGaN，并且掺杂的氮化物基半导体层50是P型GaN层，其可以使在下的带结构向上弯曲并且耗尽2DEG区域的相应分区，从而将半导体器件1A置于关断状态。
栅极52的示例性材料可以包括金属或金属化合物。栅极52可以形成为单层，或者相同或不同成分的多层。金属或金属化合物的示例性材料可以包括，例如但不限于W、Au、Pd、Ti、Ta、Co、Ni、Pt、Mo、TiN、TaN、金属合金或其化合物、或其他金属化合物。
在本公开中，外延结构30设置/形成在与PN二极管/PN结集成的衬底10A上，并且外延结构30电耦合/连接到PN二极管/PN结。在一些实施例中，电极E1(作为源极)与衬底10A可电连接至相同的接地电压，而电极E2(作为漏极)可电连接至高于接低电压的漏极电压。在这样的操作期间，PN二极管/PN结被反向偏置，并且当半导体器件1A处于常断状态时，PN二极管/PN结可以分担部分电压，从而提高半导体器件1A的耐压性能。
图1B是图1A的区域A的放大纵剖视图。1A。参考图1。参照图1B，衬底层102A和衬底层104A共同形成耗尽区DPR。在本实施例中，衬底层102A的P型掺杂剂的掺杂浓度不同于衬底层104A的N型掺杂剂的掺杂浓度。这样，衬底层102A中的耗尽区DPR的厚度T4不同于衬底层104A中的耗尽区DPR的厚度T3。
例如，衬底层102A的P型掺杂剂的掺杂浓度大于衬底层104A的N型掺杂剂的掺杂浓度。因此，衬底层102A也可以被称为p+衬底层/区域，并且衬底层104A也可以被称为n-衬底层/区域。厚度T4大于厚度T3。通过调整P型掺杂剂和N型掺杂剂的掺杂浓度的比例，可以相应地调整衬底10A中的PN二极管/PN结的电性能，以获得最佳结果。
如下所述，图2A、图2B、图2C和图2D中示出了用于制造半导体器件1A的方法的不同阶段。在下文中，沉积技术可包括例如但不限于原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机CVD(MOCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、等离子体辅助气相沉积、外延生长或其他合适的工艺。
如图2A所示，提供了P型掺杂的中间衬底60。
如图2B所示，使用N型掺杂剂在P型掺杂的中间衬底60上执行第一离子注入工艺，使得中间衬底60的顶部62被掺杂为N型掺杂并且底部64被掺杂为N型掺杂。中间衬底60的表面保留为P型掺杂。然后，在第一离子注入工艺的步骤期间执行热退火工艺，以激活顶部62中的N型掺杂剂和底部64中的P型掺杂剂。
如图2C所示，在执行第一离子注入工艺的步骤之后，在中间衬底60上设置掩模层ML，以暴露中间衬底60的外围部分。然后，在中间衬底60的外围部分上执行第二离子注入工艺，使得顶部62的外围部分和底部64的外围部分中的至少之一形成为衬底10A的绝缘层106A。底部64的一部分用作衬底10A的衬底层102A。顶部的一部分用作衬底10A的衬底层104A。衬底层102A/104A的厚度由第一离子注入工艺的离子注入深度控制。绝缘层106A的厚度由第二离子注入工艺的离子注入深度控制。因此，形成了包括衬底层102A、衬底层104A和绝缘层106A的衬底10A。
如图2D所示，在衬底10A上/之上/上方形成外延结构30。具体地，缓冲层302形成在衬底10A上/之上/上方。氮化物基半导体层302形成在缓冲层302上/之上/上方。氮化物基半导体层304形成在氮化物基半导体层302上/之上/上方。此后，形成电极E1、E2、掺杂氮化物基半导体层50和栅极52。至此，就可以获得图1中的半导体器件1A。
图3是根据本公开一些实施例的半导体器件1B的垂直截面图。半导体器件1B类似于上述参考图1A描述的半导体器件1A，与图1A的不同之处在于，绝缘层106B的厚度小于衬底层104B的厚度，使得绝缘层106B的底面位于衬底层104B的厚度内。在形成半导体器件1B时，可以通过第二离子注入工艺的注入能量来控制绝缘层106B的深度，使得形成的绝缘层106B比衬底层104B浅。这样的设计可以降低工艺成本和时间。
图4是根据本公开的一些实施例的半导体器件1C的垂直截面图。半导体器件1C类似于上述参考图1A描述的半导体器件1A，与图1A的不同之处在于，绝缘层106C位于衬底层104C的仅一侧。这样的设计可以简化工艺并且仍然满足特定的电气要求。例如，由于减少了绝缘层106C的占用，因此离子注入工艺可以得到简化。此外，“仅一侧”绝缘层106C可以被设置为对齐漏极，因此即使向漏极施加高电压，漏电流问题仍然可以得到改善。
图5是根据本公开的一些实施例的半导体器件1D的垂直截面图。半导体器件1D类似于上述参考图1A描述的半导体器件1A，与图1A的不同之处在于，绝缘层106D具有相对的内侧面和外侧面。绝缘层106D的内侧面和外侧面被衬底层102D、104D覆盖。绝缘层106D与衬底10D的边缘E间隔开。这样的设计可以使工艺具有较高的宽容度。
图6是根据本公开一些实施例的半导体器件1E的垂直截面图。半导体器件1E类似于上述参考图1A描述的半导体器件1A，与图1A的不同之处在于，绝缘层106E以倾斜的方式向下延伸，使得其相对的内侧面和外侧面被衬底层102E、104E覆盖。在形成半导体器件1E期间，可以在执行第二离子注入工艺期间倾斜中间衬底，从而形成倾斜的绝缘层106E。半导体器件1E。绝缘层106E可具有平行四边形轮廓。这样的设计可以满足特定的电气要求。
图7是根据本公开一些实施例的半导体器件1F的垂直截面图。半导体器件1F类似于上述参考图1A描述的半导体器件1A，与图1A的不同之处在于，绝缘层106F的宽度沿垂直方向变化。具体地，绝缘层106F的宽度沿着垂直方向逐渐增大。绝缘层106F与衬底层102F/104F之间形成的界面IF1可以是弯曲界面，并且界面的形状可以由第二离子注入工艺的元素(例如温度、或压力)的至少其中之一来确定，这样的设计可以满足特定的电气要求。
图8是根据本公开一些实施例的半导体器件1G的垂直截面图。半导体器件1G类似于上述参考图1A描述的半导体器件1A，与图1A的不同之处在于，绝缘层106G的宽度沿垂直方向变化。具体地，绝缘层106G的宽度沿着垂直方向逐渐增大。绝缘层106G与衬底层102G/104G之间形成的界面IF2可以是倾斜界面。绝缘层106G可以具有三角形轮廓。这样的设计可以满足特定的电气要求。
在一些实施例中，绝缘层106G与衬底层102G/104G之间形成的界面可以是弯曲界面与平坦界面的组合，以实现特定的电性需求。
基于上述，在本公开中，通过在P掺杂中间衬底中执行双离子注入工艺，可以在衬底中形成PN二极管/结和绝缘层。衬底的PN二极管/结可以提高半导体器件的耐压性能，且不增加缓冲层的厚度。绝缘层可以防止在衬底的侧面处发生电流泄漏。因此，本公开的半导体器件能够适应高电压操作，并且具有良好的可靠性。
选择和描述了实施例是为了最佳地解释本公开的原理及其实际应用，从而使得本领域的其他技术人员能够理解本公开的各种实施例以及适合于所设想的特定用途的各种修改。
如本文所使用且未另外定义的，术语“基本上”、“基本上”、“大约”和“大致”用于描述和解释小的变化。当与事件或情况结合使用时，这些术语可以涵盖其中事件或情况精确发生的情况以及其中事件或情况非常接近地发生的情况。例如，当与数值结合使用时，这些术语可以涵盖小于或等于该数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。术语“基本上共面”可以指沿同一平面位于微米内的两个表面，例如沿同一平面位于40μm内、30μm内、20μm内、10μm内或1μm内。
除非上下文另有声明，否则本公开所使用的单数术语“一”、“一个”和“该”可以包括复数指示物。在一些实施例的描述中，设置在另一组件“上”或“之上”的组件可以涵盖前一组件直接在后一组件上(例如，物理接触)的情况，以及再前一个组件和后一个组件之间存在一个或多个中间部件的情况。
虽然已经参考本公开的具体实施例描述和说明了本公开，但是这些描述和说明不是限制性的。本领域技术人员应当理解，在不脱离由所附权利要求限定的本公开的真实精神和范围的情况下，可以做出各种改变并且可以替换等同物。图示不一定是按比例绘制的。由于制造工艺和公差，本公开中的书面呈现与实际装置之间可能存在差异。此外，应当理解，实际的器件和层可能与附图中的矩形层描绘有偏差。并且可以包括由于诸如保形沉积、蚀刻等制造工艺而导致的有角度的表面或边缘、圆角等。本公开可以存在未具体示出的其他实施例。说明书和附图应被视为说明性的而非限制性的。可以进行修改以使特定情况、材料、物质组成、方法或过程适应本公开的目的、精神和范围。所有这些修改都落在所附权利要求的范围内。虽然已经参考以特定顺序执行的特定操作描述了本文公开的方法，但是应当理解，这些操作可以被组合、细分或重新排序以形成等效方法，而不脱离本公开的教导。因此，除非本公开另有明确声明，否则操作的顺序和分组不受限制。

Claims (25)

1.一种半导体器件，包括：
衬底，所述衬底包括：
掺杂有P型掺杂剂的第一衬底层；
掺杂有N型掺杂剂并设置在所述第一衬底层的上方的第二衬底层；以及
绝缘层，所述绝缘层设置在所述第一衬底层的上方、并与所述第二衬底层的至少一个侧面接触，其中，所述绝缘层和第二衬底层共同覆盖所述第一衬底层的顶面；以及
外延结构，所述外延结构设置在所述第二衬底层的顶面和所述绝缘层的顶面上，并与所述第二衬底层的顶面和所述绝缘层的顶面接触。
2.根据权利要求1所述的半导体器件，其中，所述第二衬底层具有分别与所述绝缘层接触的两个相对侧面，使得所述第二衬底层被所述绝缘层限定。
3.根据权利要求1所述的半导体器件，其中，所述绝缘层向下延伸到所述第一衬底层的厚度中。
4.根据权利要求3所述的半导体器件，其中，所述绝缘层的延伸长度大于所述第二衬底层的厚度。
5.根据权利要求3所述的半导体器件，其中，所述绝缘层以垂直方式向下延伸。
6.根据权利要求3所述的半导体器件，其中，所述绝缘层以倾斜方式向下延伸。
7.根据权利要求1所述的半导体器件，其中，所述绝缘层具有相对的内侧面和外侧面，并且所述内侧面和外侧面被所述第一衬底层和所述第二衬底层覆盖。
8.根据权利要求1所述的半导体器件，其中，所述绝缘层具有相对的内侧面和外侧面，其中，
所述内侧面被所述第一衬底层和第二衬底层覆盖；以及
所述外侧面未被所述第一衬底层和第二衬底层覆盖。
9.根据权利要求1所述的半导体器件，其中，所述绝缘层的顶面与所述第二衬底层的顶面共面。
10.根据权利要求1所述的半导体器件，其中，在所述绝缘层与下述至少一者之间形成界面：所述第一衬底层和所述第二衬底层，其中，所述界面还包括平坦界面、弯曲界面或其组合。
11.根据权利要求1所述的半导体器件，其中，在所述第一衬底层和第二衬底层之间形成PN结。
12.根据权利要求1所述的半导体器件，其中，所述衬底包括硅衬底。
13.根据权利要求1所述的半导体器件，其中，所述P型掺杂剂包括III族元素。
14.根据权利要求13所述的半导体器件，其中，所述N型掺杂剂包括V族元素。
15.根据权利要求14所述的半导体器件，其中，所述绝缘层包括III族元素、V族元素、氢元素、氧元素、氟元素或其组合。
16.一种半导体器件的制造方法，包括：
对P型掺杂的中间衬底执行第一离子注入工艺，使得所述中间衬底的顶部掺杂为N型掺杂，而所述中间衬底的底部保留为P型掺杂，其中，所述底部作为所述衬底的第一衬底层，所述顶部的一部分作为所述衬底的第二衬底层。
对所述中间衬底的外围部分执行第二离子注入工艺，使得所述顶部的外围部分和所述底部的外围部分中的至少一者形成为所述衬底的绝缘层；以及
在所述衬底上形成外延结构。
17.根据权利要求16所述的方法，还包括：
在执行所述第一离子注入工艺的步骤期间执行热退火工艺。
18.根据权利要求16所述的方法，其中，所述绝缘层位于所述第二衬底层的至少一侧。
19.根据权利要求16所述的方法，其中，对所述顶部的外围部分和所述底部的外围部分中的至少一者执行所述第二离子注入工艺，以形成所述绝缘层。
20.根据权利要求16所述的方法，其中，形成所述外延结构还包括：
在所述衬底上形成缓冲层；
在所述缓冲层上形成第一氮化物基半导体层；以及
在所述第一氮化物基半导体层上形成第二氮化物基半导体层，其中，所述第二氮化物基半导体层的带隙不同于所述第一氮化物基半导体层的带隙。
21.一种半导体器件，包括：
衬底，包括：
具有第一导电类型的第一部分；
第二部分，所述第二部分设置在所述第一部分的上方，并具有与所述第一导电类型相对的第二导电类型；以及
注入结构，所述注入结构设置在所述第一部分的上方，并位于所述第二部分的一侧，其中，所述注入结构的电阻率大于所述第一部分和所述第二部分中的任一者的电阻率；以及
外延结构，所述外延结构设置在所述第二衬底层的顶面和所述绝缘层的顶面上，并与所述第二衬底层的顶面和所述绝缘层的顶面接触。
22.根据权利要求21所述的半导体器件，其中，所述第一部分和所述第二部分共同形成耗尽区，并且所述第一部分中的耗尽区的厚度不同于所述第二部分中的耗尽区的厚度。
23.根据权利要求21所述的半导体器件，其中，所述注入结构的宽度沿着垂直方向变化。
24.根据权利要求21所述的半导体器件，其中，所述注入结构的底表面在所述第一部分的厚度内。
25.根据权利要求21所述的半导体器件，其中，所述衬底的第一部分具有第一子部分和比所述第一子部分薄的第二子部分，其中，所述衬底的第二部分和所述衬底的注入结构分别设置在所述第一部分的第一子部分和第二子部分的上方。
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