CN117916879A - 一种半导体封装器件及其制造方法 - Google Patents
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Abstract
一种半导体封装器件，包括散热衬底、半导体晶片、导电结构和保护层。半导体晶片布置在散热衬底的顶表面之上并且与散热衬底热耦合。导电结构热耦合到半导体晶片，并且从半导体晶片的有源表面之上的第一位置延伸到散热衬底的底表面之下的第二位置。该导电结构包括底部导电部分和顶部导电部分。底部导电部分与散热衬底共形地布置。顶部导电部分布置在底部导电部分上并与底部导电部分接触以形成顶部导电部分与底部导电部分之间的第一界面。顶部导电部分覆盖半导体晶片。保护层覆盖半导体晶片和导电结构。
Description
技术领域
本公开一般地涉及一种氮化物基半导体封装器件。更具体地，本公开涉及一种具有导电结构的氮化物基半导体封装器件。
背景技术
近年来，对高电子迁移率晶体管(HEMT)的深入研究非常普遍，特别是对于高功率开关和高频应用。III族氮化物基HEMT利用具有不同带隙的两种材料之间的异质结界面形成量子阱状结构，该结构容纳二维电子气(2DEG)区域，满足高功率/高频率器件的需求。除了HEMT之外，具有异质结构的器件的示例还包括异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)和调制掺杂FET(MODFET)。III族氮化物基器件具有独特的封装需求，该封装需求考虑了增强热耗散的需要并且克服由III族氮化物器件热量输出引起的封装劣化的可能性。因此，在本领域中存在对改进的III族氮化物基器件封装的需求。
发明内容
根据本公开的一个方面，提供了一种半导体封装器件。所述半导体封装器件包括散热衬底、半导体晶片、导电结构和保护层。所述半导体晶片布置在所述散热衬底的顶表面上并且与所述散热衬底热耦合。所述导电结构热耦合到所述半导体晶片，并且从所述半导体晶片的有源表面上的第一位置延伸到所述散热衬底的底表面下的第二位置。所述导电结构包括底部导电部分和顶部导电部分。所述底部导电部分与所述散热衬底共形地布置。所述顶部导电部分布置在所述底部导电部分上并与所述底部导电部分接触以形成所述顶部导电部分与所述底部导电部分之间的第一界面。所述顶部导电部分覆盖所述半导体晶片。所述保护层覆盖所述半导体晶片和所述导电结构。
根据本公开的一个方面，提供了一种半导体封装器件的制造方法。所述方法包括如下步骤。形成导电结构的底部导电部分以覆盖散热衬底，并且所述散热衬底的顶表面的至少一部分被所述底部导电部分暴露。将半导体晶片安装在所述散热衬底的暴露的顶表面上。在所述底部导电部分和所述半导体晶片上形成导电结构的顶部导电部分，使得在所述导电结构的所述顶部导电部分与所述底部导电部分之间形成第一界面。形成保护层以覆盖所述半导体晶片和所述导电结构。
根据本公开的一个方面，提供了一种表面安装器件。所述表面安装器件包括散热衬底、半导体晶片、导电结构和保护层。所述半导体晶片布置在所述散热衬底上并热耦合到所述散热衬底。所述导电结构热耦接到所述散热衬底和所述半导体晶片，并且包括顶部导电部分和底部导电部分。所述半导体晶片和所述散热衬底被所述顶部导电部分和所述底部导电部分夹在中间，使得所述半导体晶片的有源表面和背表面分别面向所述顶部导电部分和所述散热衬底，并且所述散热衬底被所述底部导电部分包裹。所述保护层覆盖所述半导体晶片的所述有源表面以及所述顶部和底部导电部分的顶表面。
通过上述配置，在本公开中，半导体晶片被封装有导热系数高的衬底(即散热衬底)。可以在半导体晶片的有源表面上形成导电结构。导电结构转向下延伸以到达比散热衬底低的位置，因此封装的晶片可以安装到另一衬底(即印刷电路板)。因此，可以提高半导体封装器件的可安装性和散热能力。
附图说明
当结合附图阅读时，从以下详细描述可以容易地理解本公开的各方面。应当注意，各种特征可以未按比例绘制。即，为了清楚地讨论，可以任意地增大或减小各种特征的尺寸。下面参照附图更详细地描述本公开的实施例，其中：
图1A是根据本公开一些实施例的半导体封装器件的俯视图；
图1B是沿图1A中的线A-A’截取的半导体封装器件的垂直截面图；
图1C是沿图1A中的线B-B’截取的半导体封装器件的垂直截面图；
图1D是沿图1A中的线C-C’截取的半导体封装器件的垂直截面图；
图1E是沿图1A中的线D-D’截取的半导体封装器件的垂直截面图；
图2A是图1A的半导体封装器件中的GaN基晶体管的垂直截面图；
图2B是安装在印刷电路板上的图1A中的半导体封装器件1A的垂直截面图；
图3A、图3B、图3C、图3D、图3E和图3F示出了根据本公开一些实施例的用于制造半导体封装器件的方法的不同阶段；
图4是根据本公开一些实施例的半导体封装器件的垂直截面图；
图5是根据本公开一些实施例的半导体封装器件的垂直截面图；
图6是根据本公开一些实施例的半导体封装器件的垂直截面图；
图7是根据本公开一些实施例的半导体封装器件的垂直截面图；以及
图8是根据本公开一些实施例的半导体封装器件的垂直截面图。
具体实施方式
在整个附图和详细说明中使用共同的附图标记来表示相同或相似的部件。从下面结合附图的详细描述将容易地理解本公开的实施例。
诸如“上”、“上方”、“下方”、“上面”、“左”、“右”、“下面”、“顶部”、“底部”、“垂直”、“水平”、“侧”、“较高”、“较低”、“上部”、“之上”、“之下”等空间描述是针对相关附图中所示的(多个)部件的取向相对于某个部件或某部件组、或者部件或部件组的某个平面而指定的。应当理解，本文中使用的空间描述仅用于说明的目的，并且本文中描述的结构的实际实施方式可以以任何取向或方式在空间上布置，只要不因这种布置而偏离本公开的实施例的优点即可。
此外，应当注意，在真实器件中，被描绘为大致矩形的各种结构的真实形状可以由于器件制造条件而是弯曲的、具有圆形边缘、具有稍微不均匀的厚度等。直线和直角仅为了便于表示层和特征而使用。
在以下描述中，将半导体封装器件/晶片/封包及其制造方法等作为优选示例来阐述。对于本领域技术人员显而易见的是，在不脱离本公开的范围和精神的情况下可以进行修改，包括添加和/或替换。可以省略具体细节以便不模糊本公开；然而，本公开被写成使得本领域技术人员能够在没有过度实验的情况下实践本文的教导。
为了满足市场对不断增加的小型化和功能性的需求，近年来已经引入了使用晶圆级芯片规模封装(wafer-level chip-scale packaging，WLCSP)技术来封装半导体晶片，以普遍提高密度、性能和成本效益，同时减小电子封装工业中器件的重量和尺寸。使用WLCSP封装具有较少引脚数的较小晶片尺寸器件通常是有利的且成本有效的。WLCSP的所得封装实际上具有与半导体晶片基本相同的尺寸。然而，封装的半导体晶片由于其体积小而难以安装在其它电子部件上。
另一方面，随着晶体管的操作速度的增加，热量的产生也会增加。过多的热量会积聚在半导体封装器件中，从而导致半导体封装器件的故障。此外，由于过多的热量，半导体封装器件的密封剂的质量会恶化。对于以WLCSP技术封装的半导体封装器件，由于其尺寸小，散热问题会变得更加严重。而且，在封装阶段期间很容易损坏半导体封装器件。因此，半导体封装器件的可靠性和性能会变差。
至少为了避免上述问题，本公开提供了一种用于半导体封装器件的新颖结构/布置。
图1A是根据本公开一些实施例的半导体封装器件1A的俯视图。图1B是沿图1A中的线A-A’截取的半导体封装器件1A的垂直截面图。
参照图1A和图1B，半导体封装器件1A包括半导体晶片10、衬底20、接合层22、24、导电结构(包括底部302和顶部304)、镀层40和保护层50。半导体封装器件1A可以布置在由方向D1、D2和D3定义的空间中。方向D1、D2和D3在图1A和图1B中标出。方向D1、D2和D3彼此不同。在一些实施例中，方向D1、D2和D3彼此垂直。
半导体晶片10具有有源表面AS(即顶表面)、背表面BS(即底表面/非有源表面)和一对侧表面SS1、SS2。有源表面AS与背面BS相对。侧表面SS1与侧表面SS2相对。侧表面SS1、SS2中的每一个将有源表面AS连接至背表面BS。在本实施例中，半导体晶片10可以具有矩形外形。在一些实施例中，半导体晶片10可以具有梯形外形。
半导体晶片10的有源表面AS可以包含模拟或数字电路，该模拟或数字电路被实现为在晶片内形成的有源器件、无源器件、导电层和介电层，并且根据晶片的电设计和功能而被电互连。例如，该电路可以包括形成在有源表面AS内以实现模拟电路或数字电路的一个或多个晶体管、二极管或其它电路元件。因此，有源表面AS是半导体晶片10的主加热表面。在半导体封装器件1A的操作期间，半导体晶片10将产生半导体封装器件1A中的大部分热。因此，半导体晶片10可以被视为主要热源/发热电子部件，这意味着半导体封装器件1A中的最高温度出现在由半导体晶片10占据的区域中。
图2A为图1A的半导体封装器件中的GaN基晶体管的垂直截面图。参照图2A，在一些实施例中，半导体晶片10可以包括晶体管。晶体管可以形成在半导体晶片10的有源表面AS内。晶体管包括衬底102、氮化物基半导体层103、氮化物基半导体层104、电极105、106、掺杂的氮化物基半导体层107和栅电极108。
参照图2A，衬底102可以是半导体衬底。衬底102的示例性材料可以包括例如但不限于Si、SiGe、SiC、砷化镓、p掺杂的Si、n掺杂的Si、蓝宝石、绝缘体上半导体(诸如绝缘体上硅(SOI))或其它合适的衬底材料。在一些实施例中，衬底102可以包括例如但不限于III族元素、IV族元素、V族元素或其组合(例如III-V族化合物)。在其它实施例中，衬底102可以包括例如但不限于一个或多个其它特征，诸如掺杂区域、掩埋层、外延(epi)层或其组合。
在一些实施例中，晶体管可以包括缓冲层(未示出)。缓冲层(未示出)可以布置在衬底102上/之上/上方。缓冲层可以布置在衬底102与氮化物基半导体层103之间。缓冲层可以被配置为减少衬底102与氮化物基半导体层103之间的晶格失配和热失配，从而固化由于失配/差异导致的缺陷。缓冲层可以包括III-V族化合物。III-V族化合物可以包括例如但不限于铝、镓、铟、氮或其组合。因此，缓冲层的示例性材料可以进一步包括例如但不限于GaN、AlN、AlGaN、InAlGaN或其组合。
在一些实施例中，晶体管还可以包括成核层(未示出)。成核层可以形成在衬底102与缓冲层之间。成核层可以被配置为提供过渡以适应衬底102与缓冲层的III族氮化物层之间的失配/差异。成核层的示例性材料可以包括例如但不限于AlN或其合金中的任何一种。
氮化物基半导体层103布置在衬底102上/之上/上方。氮化物基半导体层104布置在氮化物基半导体层103上/之上/上方。氮化物基半导体层103的示例性材料可以包括但不限于氮化物或III-V族化合物，诸如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlxGa(1-x)N(其中x≤1)。氮化物基半导体层104的示例性材料可以包括但不限于氮化物或III-V族化合物，诸如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlyGa(1-y)N(其中y≤1)。
选择氮化物基半导体层103和104的示例性材料以使得氮化物基半导体层104的带隙(即禁带宽度)大于氮化物基半导体层103的带隙，这导致它们的电子亲和度彼此不同并且在它们之间形成异质结。例如，当氮化物基半导体层103是带隙为大致3.4eV的未掺杂的GaN层时，氮化物基半导体层104可以被选择为带隙为大致4.0eV的AlGaN层。这样，氮化物基半导体层103和104可以分别用作沟道层和势垒层。在沟道层与势垒层之间的接合界面处产生三角阱电势，使得电子在三角阱中积聚，从而产生与异质结相邻的二维电子气(2DEG)区域。因此，晶体管可用于包括至少一个GaN基高电子迁移率晶体管(HEMT)。
电极105和106布置在基于氮化物基半导体层104上/之上/上方。电极105和106可以与氮化物基半导体层104接触。在一些实施例中，电极105可以用作源电极。在一些实施例中，电极105可以用作漏电极。在一些实施例中，电极106可用作源极。在一些实施例中，电极106可以用作漏电极。电极105和106的作用取决于器件设计。
在一些实施例中，电极105和106可以包括例如但不限于金属、合金、掺杂的半导体材料(诸如掺杂的晶体硅)、诸如硅化物和氮化物的化合物、其它导体材料、或其组合。电极105和106的示例性材料可以包括例如但不限于Ti、AlSi、TiN、或其组合。电极105和106中的每一个可以是单层，也可以是成分相同或不同的多层。电极105和106与氮化物基半导体层104形成欧姆接触。此外，可以通过将Ti、Al或其它合适的材料施加到电极105和106来实现欧姆接触。
在一些实施例中，电极105和106中的每一个由至少一个保形层和导电填充物形成。保形层可以包裹导电填充物。保形层的示例性材料可以包括例如但不限于Ti、Ta、TiN、Al、Au、AlSi、Ni、Pt、或其组合。导电填充物的示例性材料可以包括例如但不限于AlSi、AlCu、或其组合。
掺杂的氮化物基半导体层107布置在氮化物基半导体层104上/上方。栅电极108布置/堆叠在掺杂的氮化物基半导体层107上。掺杂的氮化物基半导体层107和栅电极108布置在电极105与106之间。
掺杂的氮化物基半导体层107的宽度大于栅电极108的宽度。在一些实施例中，掺杂的氮化物基半导体层107的宽度与栅电极108的宽度基本上相同。掺杂的氮化物基半导体层107与栅电极108的宽度的关系可以取决于器件设计。
在图2A的示例性图示中，晶体管是增强型器件，当栅电极108处于大致零偏置时，晶体管处于常断状态。具体地，掺杂的氮化物基半导体层107可以与氮化物基半导体层104生成至少一个p-n结以耗尽2DEG区域，使得2DEG区域中与对应的栅电极108下方的位置相对应的至少一个区带具有与2DEG区域的剩余部分不同的特性(例如不同的电子浓度)，并因此被阻挡。
由于这种机制，晶体管具有常关特性。换句话说，当没有对栅电极108施加电压或者施加到栅电极108的电压小于阈值电压(即，在栅电极108下方形成反型层所需的最小电压)时，2DEG区域在栅电极108下方的区带保持被阻挡，因此没有电流流过其中。
在一些实施例中，可以省略掺杂的氮化物基半导体层107，使得晶体管是耗尽型器件，这意味着晶体管在零栅源电压下处于常开状态。
掺杂的氮化物基半导体层107可以是p型掺杂III-V族半导体层。掺杂的氮化物基半导体层107的示例性材料可以包括例如但不限于p掺杂III-V族氮化物半导体材料，诸如p型GaN、p型AlGaN、p型InN、p型AlInN、p型InGaN、p型AlInGaN、或其组合。在一些实施例中，通过使用诸如Be、Zn、Cd和Mg的p型杂质来实现p掺杂的材料。
在一些实施例中，氮化物基半导体层103包括未掺杂的GaN，氮化物基半导体层104包括AlGaN，并且掺杂的氮化物基半导体层107是p型GaN层，其可以使下方的能带结构(bandstructure)向上弯曲并耗尽2DEG区域的对应区带，从而将晶体管置于截止状态情形。
栅电极108的示例性材料可以包括金属或金属化合物。栅电极108可以形成为单层或者具有相同或不同成分的多层。金属或金属化合物的示例性材料包括例如但不限于W、Au、Pd、Ti、Ta、Co、Ni、Pt、Mo、TiN、TaN、它们的金属合金或化合物、或其他金属化合物等。
至少为了提高半导体封装器件1A的散热性能和机械性质，在本公开中，半导体晶片10被封装有导热系数高且尺寸大于半导体晶片10的衬底20，较大尺寸的衬底20能够抵挡/承受至少一部分机械撞击/冲击。
衬底20具有顶表面202、底表面204和一对侧表面206、208。顶表面202与底表面204相对。侧表面206与侧表面208相对。每个侧表面206、208将顶表面202连接至底表面204。在本实施例中，衬底20可以具有矩形外形。在一些实施例中，衬底20可以具有梯形外形。
例如，衬底20可以用于在半导体封装器件1A的操作时段期间促进散热。因此，在下文中衬底20可以被称为散热衬底。在本实施例中，散热衬底20的示例性材料被选择来使得散热衬底20的导热系数能够大于半导体晶片10的导热系数。散热衬底20的示例性材料可以包括例如但不限于Al2O3、SiC、石墨烯、金属、金刚石、或其组合。
接合层22布置在散热衬底20的顶表面202上/之上/上方。接合层22布置/插入在半导体晶片10的背表面BS与散热衬底20的顶表面202之间，使得半导体晶片10能够接合/粘附到散热衬底20。半导体晶片10的背表面BS面向散热衬底20。接合层22与半导体晶片10的整个背表面BS接触。在一些实施例中，接合层22可以包括高导热晶片黏结膜(die attachfilm，DAF)，其是具有高导热性质的粘合剂膜。因此，散热衬底20可以通过接合层22良好地热耦合到半导体晶片10的背表面BS。形成了从背表面BS到散热衬底20的导热路径。
在一些实施例中，至少为了降低半导体封装器件的制造成本，可以省略接合层22，并且半导体晶片10可以直接与半导体晶片10的背表面BS接触。
为了进一步提高半导体晶片10在散热衬底20之下的另一衬底(图1B中未示出)上的可安装性，本公开形成了包括底部302和顶部304的导电结构。将在下面充分描述详细的配置和效果。
在形成导电结构的步骤之前，在半导体晶片10的有源表面AS上形成用于连接在半导体晶片10与导电结构之间的接合层24。接合层24布置在半导体晶片10的有源表面AS上/之上/上方。接合层24与半导体晶片10的有源表面AS接触。在本实施例中，半导体晶片10的侧表面SS1、SS2不受接合层24覆盖。接合层24的示例性材料可以选择为具有高导电和导热系数的金属、金属化合物或金属合金。在一些实施例中，接合层24可以用作半导体晶片10上的顶部金属层。
为了将半导体晶片10安装在散热衬底20之下的另一衬底(图1B中未示出)上，应同时考虑有源表面AS和另一衬底的位置。在一些实施例中，导电结构的外形被设计成不规则的以实现半导体晶片10与另一衬底之间的连接，至少为了实现这种不规则的外形，通过两步制造阶段来制造导电结构，以顺序地形成底部导电部分302和顶部导电部分304。导电结构形成为从半导体晶片10的有源表面AS之上的位置P1延伸到散热衬底20的底表面204之下的位置P2，使得半导体晶片10和散热衬底20被底部导电部分302和顶部导电部分304夹在中间。
在导电结构的制造工艺期间，首先形成毯状导电层以覆盖整个散热衬底20。然后，在毯状导电层上执行构图工艺以形成底部导电部分302。底部导电部分302包括两个分离的底部导电子部分3021、3022。例如，两个底部导电子部分3021、3022的外形相对于散热衬底20对称。在一些实施例中，两个底部导电子部分3021、3022的外形可以相对于散热衬底20不对称。底部导电部分302与散热衬底20共形地布置。底部导电部分302与顶表面202的一部分、侧表面206/208、以及底表面204的一部分接触。散热衬底20的左部和右部被底部导电部分302包裹。
接着，将接合层22粘附在顶表面202上以定义晶片黏结区域。接合层22位于底部导电子部分3021、3022的两个顶端表面ES1、ES2之间。将半导体晶片10的背表面BS黏结在接合层22上。接着，在半导体晶片10的有源表面AS上形成另一接合层24，以准备与在接下来的制造阶段中形成的顶部导电部分304连接。
之后，在底部导电部分302和接合层24上形成另一毯状导电层。然后，在该另一毯状导电层上执行另一构图工艺以形成顶部导电部分304。顶部导电部分304包括两个分离的顶部导电子部分3041、3042，并且这两个顶部导电子部分3041、3042的外形在图1B中的半导体封装器件1A的横截面上相对于散热衬底20不对称。顶部导电子部分3041通过接合层24接合到半导体晶片10的有源表面AS。半导体晶片10的有源表面AS面向顶部导电子部分3041。半导体晶片10可以通过接合层24热耦合/电连接到顶部导电子部分3041。形成的顶部导电部分304布置在底部导电部分302上/之上/上方，使得在顶部导电部分304与底部导电部分302之间形成界面IF1，其中界面IF1在半导体晶片10的厚度T内。应当注意，界面IF1是前述两步制造阶段的结果。因此，获得导电结构。
关于导电结构的详细配置，顶部导电部分304从位置P1横向/水平向下延伸以与底部导电部分302接触，从而在它们之间形成界面IF1。底部导电部分304从界面IF1沿散热衬底20的顶表面202、侧表面206和底表面204延伸至位置P2。所形成的导电结构横跨半导体晶片10和散热衬底20的厚度。
导电结构的示例性材料可以包括例如但不限于导电材料。导电结构可以包括具有Ag、Al、Cu、Mo、Ni、Ti、其合金、其氧化物、其氮化物或其组合的单层膜或多层膜。在一些实施例中，顶部导电部分304的材料可以与底部导电部分302的材料相同。在一些实施例中，顶部导电部分304的材料可以与底部导电部分302的材料不同。本公开不限于此。
镀层40可以可选地形成为覆盖底部导电部分302的外表面(即，侧表面和底表面)以实现不同的功能。例如，在一些实施例中，镀层40用于覆盖底部导电部分302以避免腐蚀。在一些实施例中，镀层40用于覆盖底部导电部分302以增加底部导电部分302的导电性。在一些实施例中，镀层40用于覆盖底部导电部分302以增加底部导电部分302的可焊性。镀层40的功能由其材质确定。镀层40的示例性材料可以包括例如但不限于Ag、Au、Cu、Ni、Pb、Fe、Sn、Zn、Cr、或其组合。
图2B是安装在印刷电路板(PCB)1上的图1A中的半导体封装器件1A的垂直截面图。参照图2B，通过该导电结构的配置，该导电结构的一部分(即底部导电部分302)可以用作引脚。由于该导电结构的配置，可以扩大半导体晶片10的有效接合区域，因此可以更容易地将半导体晶片10安装在其他电部件(诸如PCB 1)上。在一些实施例中，镀层40的材料可以选择为增大导电结构的底部导电部分302的可焊性。这种配置可以提高半导体封装器件1A的可安装性。半导体封装器件1A可以通过表面安装技术(SMT)安装在PCB 1上。因此，半导体封装器件1A可以用作表面安装器件(SMD)。半导体晶片10可以通过该导电结构将至少一个信号传输到PCB 1，反之亦然。
另一方面，在一些实施例中，该导电结构可以具有高导热系数，诸如金属。因此，该导电结构本身可以被称为从半导体晶片10的有源表面AS到散热衬底20的另一导热路径。因此，通过该导电结构的配置，可以增大半导体晶片10的有效散热面积。通过上述两个导热路径实现半导体晶片10的双侧冷却。因此，可以大大提高半导体封装器件1A的散热性能。
保护层50用于覆盖/密封半导体晶片10和导电结构。保护层50覆盖半导体晶片10的有源表面AS和顶部导电部分304的顶表面。因此，保护层50可以对导电结构及半导体晶片10提供良好的保护功能，从而增强半导体封装器件1A的机械性质。
具体而言，保护层50可以包括底部保护子层502和顶部保护子层504。底部保护子层502覆盖散热衬底20、导电结构的底部导电部分302、和半导体晶片10。顶部导电部分304穿透保护层50的底部保护子层502，以与导电结构的底部导电部分302接触。底部保护子层502的至少一部分位于半导体晶片10与导电结构之间。顶部保护子层504布置在底部保护子层502和顶部导电部分304上/之上/上方。顶部保护子层504与底部保护子层502接触，从而在它们之间形成界面IF2，其中界面IF2高于界面IF1。
保护层50的示例性材料可以包括例如但不限于聚合物或树脂。在一些实施例中，顶部保护子层504的材料可以与底部保护子层502的材料相同。在一些实施例中，顶部保护子层504的材料可以与底部保护子层502的材料不同。本公开不限于此。
参照回图1A，从半导体封装器件1A的俯视图来看，顶部导电子部分3041、3042中的每一个可以具有叉指图案。在一些实施例中，顶部导电子部分3041可以电耦合至源极电压电平，这意味着顶部导电子部分3041可以用作源极焊盘。顶部导电子部分3042的一部分可以电耦合至漏极电压电平，这意味着顶部导电子部分3042的该一部分可以用作漏极焊盘。导电子部分3042的另一部分可以电耦合至栅极电压电平，这意味着顶部导电子部分3042的该另一部分可用作栅极焊盘。这样，导电结构的不同部分可以向半导体晶片10施加源极电压、漏极电压和栅极电压。
再次参照图1B，底部导电部分302的两个分离的底部导电子部分3021、3022分别与顶部导电部分304的两个顶部导电子部分3041、3042接触。基于上述图1A中施加电压的方式的描述，底部导电子部分3021与顶部导电子部分3041电耦合，并且它们的电压电平相同(即源极电压)。底部导电子部分3022电耦合到顶部导电子部分3042(即栅极电压)。顶部导电子部分3041、3042(或底部导电子部分3021、3022)被形成为彼此分离的，以防止短路问题。
图1C是沿图1A中的线B-B’截取的半导体封装器件1A的垂直截面图。参照图1C，沿着线B-B’，顶部导电子部分3041、3042位于半导体晶片10的两个相对侧。顶部导电子部分3041可以被施加源极电压，并且顶部导电子部分3042可以被施加漏极电压。
图1D是沿图1A中的线C-C’截取的半导体封装器件1A的垂直截面图。参照图1D，沿着线C-C’，顶部导电子部分3041位于半导体晶片10的左侧。顶部导电子部分3042水平地延伸至半导体晶片10的有源表面AS上的位置P3，使得顶部导电子部分3042的至少一部分垂直地与半导体晶片10重叠。顶部导电子部分3042可以接合至接合层24，并且半导体晶片10可以通过接合层24热耦合/电连接至顶部导电子部分3042。顶部导电子部分3041可以被施加源极电压，并且顶部导电子部分3042可以被施加漏极电压。
图1E是沿图1A中的线D-D’截取的半导体封装器件1A的垂直截面图。参照图1E，沿着线D-D’，顶部导电子部分3041水平地延伸至半导体晶片10的有源表面AS上的位置P4，使得顶部导电子部分3041的至少一部分垂直地与半导体晶片10重叠。顶部导电子部分3041可以接合至接合层24，并且半导体晶片10可以通过接合层24热耦合/电连接至顶部导电子部分3041。顶部导电子部分3042位于半导体晶片10的右侧。顶部导电子部分3041可以被施加源极电压，并且顶部导电子部分3042可以被施加漏极电压。
在下面描述的图3A、图3B、图3C、图3D、图3E和图3F中示出用于制造半导体封装器件1A的方法的不同阶段。在下文中，沉积技术可包括例如但不限于原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机CVD(MOCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、等离子体辅助气相沉积、外延生长、或其它合适的工艺。
如图3A所示，设置散热衬底20。形成毯状导电层CL以覆盖整个散热衬底20。
参照图3B，在毯状导电层CL上执行构图工艺以暴露散热衬底20的顶表面202和底表面204，使得散热衬底20上的导电层CL的剩余部分用作导电结构的底部导电部分302。底部导电部分302形成为覆盖散热衬底20，并且顶表面202和底表面204的至少一部分被底部导电部分302暴露。
参照图3C，在散热衬底20的暴露的顶表面202上形成接合层22，以定义晶片黏结区域。然后，通过接合层22将半导体晶片10安装/黏结在散热衬底20的暴露的顶表面202上。在半导体晶片10的有源表面AS上形成另一接合层24。形成中间保护层MD1以覆盖底部导电部分302、散热衬底20、接合层24和半导体晶片10。
参照图3D，对中间保护层MD1执行减薄工艺，直到暴露接合层24为止。然后，对减薄的中间保护层MD1执行构图工艺以形成多个通孔TH以暴露底部导电部分302。因此，形成了保护层的保护子层502以覆盖散热衬底20、底部导电部分302和半导体晶片10。
参照图3E，在图3D中的所得结构上形成另一毯状导电层(未示出)。将该另一毯状导电层的一部分填入通孔TH中，以与底部导电部分302接触以形成界面IF1。然后，对该另一毯状导电层执行构图工艺以移除其多余部分，从而在底部导电部分302、接合层24和半导体晶片10上形成导电结构的顶部导电部分304。界面IF1形成在顶部导电部分304与底部导电部分302之间。顶部导电部分304的端部与接合层24接触，并且其另一端部与底部导电部分302接触以形成界面IF1。因此，获得包括底部导电部分302和顶部导电部分304的导电结构。
参照图3F，在底部保护子层402上形成保护层40的顶部保护子层404以覆盖导电结构的顶部导电部分304。在顶部保护子层404与底部保护子层402之间形成另一界面IF2。界面IF2形成为高于界面IF1。从而获得覆盖半导体晶片10和导电结构的保护层40。然后形成镀层50以覆盖底部导电部分302，获得如图1A所示的半导体封装器件1A的配置。
图4是根据本公开的一些实施例的半导体封装器件1B的垂直截面图。除了顶部导电部分304B沿着接合层24的顶表面242和侧表面244延伸以与半导体晶片20的有源表面AS接触之外，半导体封装器件1B都类似于参照图1A描述和图示的半导体封装器件1A。这种配置可以满足特定的设计要求。
图5是根据本公开的一些实施例的半导体封装器件1C的垂直截面图。除了接合层24C具有不同部分以覆盖半导体晶片10的有源表面AS的不同部分之外，半导体封装器件1C都类似于参照图1A描述和图示的半导体封装器件1A。两个顶部导电子部分3041C、3042C通过接合层24C接合到半导体晶片10的有源表面AS。顶部导电子部分3042C横向地延伸以与接合层24C的一部分接触，使得顶部导电子部分3042可以通过接合层24C电连接/热耦合到半导体晶片10。此外，从半导体晶片10产生的热量可以通过接合层24C从顶部导电子部分3042C耗散，因此，半导体封装器件1C可以具有更好的散热性能。
图6是半导体封装器件1D的垂直截面图。除了接合层24D覆盖半导体晶片10的有源表面AS和侧表面SS1的一部分之外，半导体封装器件1D都类似于参照图1A描述和图示的半导体封装器件1A。因此，从半导体晶片10产生的热量可以通过接合层24D从有源表面AS和侧表面SS1耗散到导电结构。因此半导体封装器件1D可以具有更好的散热性能。
图7是半导体封装器件1E的垂直截面图。除了散热衬底20的左部被底部导电部分302E和顶部导电部分304E覆盖并且散热衬底20的右部不受底部导电部分302E和顶部导电部分304E覆盖之外，半导体封装器件1E都类似于参照图1A描述和图示的半导体封装器件1A。这种配置可以满足特定的设计要求。
图8是半导体封装器件1F的垂直截面图。除了顶部导电子部分3042F水平地延伸以覆盖半导体晶片10之外，半导体封装器件1F都类似于参照图1A描述和图示的半导体封装器件1A。顶部导电子部分3042F通过底部保护子层402F与半导体晶片10分隔开。这种配置可以满足特定的设计要求。
基于上文，在本公开中，半导体晶片被封装有导热系数高且尺寸大于半导体晶片的衬底(即散热衬底)，这有助于半导体晶片的散热。导电结构形成为从半导体晶片的有源表面之上的位置延伸到散热衬底的底表面正下方的另一位置。这种配置可以提高半导体封装器件的可安装性。因此，半导体封装器件的结构可以适用于WLCSP。此外，可以布置保护层以覆盖半导体晶片的有源表面和导电结构以提供良好的保护。
选择和描述实施例是为了最好地解释本公开的原理及其实际应用，从而使本领域的其他技术人员能够理解本公开的各种实施例以及适合于预期的特定用途的各种修改。
如本文所用且未另外定义的，术语“基本上”、“基本”、“大致”和“大约”用于描述和说明小的变化。当与事件或境况结合使用时，这些术语可以涵盖事件或境况精确发生的实例以及事件或境况大致接近地发生的实例。例如，当结合数值使用时，这些术语可以涵盖小于或等于该数值的±10％的变化范围，诸如小于或等于±5％、小于或等于±4％，小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。术语“基本上共面”可以指沿同一平面放置的微米内的两个表面，诸如沿同一平面放置的40μm内、30μm内、20μm内、10μm内或1μm内。
如本文所用，除非上下文另有明确规定，否则单数术语“一个”、“一”和“该”可包括复数指代。在一些实施例的描述中，一个部件设置“在另一部件上”或“在另一部分之上”可以涵盖其中前一部件直接在后一部件上(例如与后一部件物理接触)的情况，以及一个或多个中间部件位于前一部件与后一部件之间的情况。
虽然已经参考本公开的具体实施例对本公开进行了描述和图示，但这些描述和说明并不是限制性的。本领域技术人员应当理解，在不脱离由所附权利要求定义的本公开的真实精神和范围的情况下，可以进行各种改变以及可以替换等同物。图示可以不一定按比例绘制。由于制造工艺和公差，在本公开中的艺术再现和实际设备之间可能存在差异。此外，应当理解，由于诸如保形沉积、蚀刻等的制造工艺，实际器件和层可以偏离附图的矩形层描绘，并且可以包括带角度表面或边缘、圆角等。可能存在没有具体示出的本公开的其它实施例。说明书和附图应被认为是说明性而非限制性的。可以进行修改以使特定情况、材料、物质的成分、方法或工艺适应本公开的目的、精神和范围。所有这种修改旨在处于所附权利要求的范围之内。虽然已经参照以特定顺序执行的特定操作描述了本文所公开的方法，但应当理解，在不脱离本公开的教导的情况下，这些操作可以被组合、细分或重新排序以形成等同的方法。因此，除非本文具体指出，否则操作的顺序和分组是非限制性的。
Claims (25)
1.一种半导体封装器件，包括：
散热衬底；
半导体晶片，其布置在所述散热衬底的顶表面上并热耦合到所述散热衬底；
导电结构，其热耦合到所述半导体晶片，并且从所述半导体晶片的有源表面上的第一位置延伸到所述散热衬底的底表面下的第二位置，其中所述导电结构包括：
底部导电部分，其与所述散热衬底共形地布置；以及
顶部导电部分，其布置在所述底部导电部分上并与所述底部导电部分接触以形成所述顶部导电部分与所述底部导电部分之间的第一界面，其中所述顶部导电部分覆盖所述半导体晶片；以及
保护层，其覆盖所述半导体晶片和所述导电结构。
2.根据权利要求1所述的半导体封装器件，其中形成在所述导电结构的所述顶部导电部分与所述底部导电部分之间的所述第一界面位于所述半导体晶片的厚度之内。
3.根据权利要求1所述的半导体封装器件，其中所述导电结构的所述顶部导电部分从所述第一位置横向并向下延伸以与所述底部导电部分接触，从而在所述顶部导电部分与所述底部导电部分之间形成所述第一界面。
4.根据权利要求1所述的半导体封装器件，其中所述导电结构的所述底部导电部分沿着所述散热衬底的顶表面、侧表面和所述底表面从所述第一界面延伸到所述第二位置。
5.根据权利要求1所述的半导体封装器件，其中所述保护层的至少一部分位于所述半导体晶片与所述导电结构之间。
6.根据权利要求1所述的半导体封装器件，其中所述保护层还包括底部保护子层和顶部保护子层，所述顶部保护子层布置在所述底部保护子层上并且形成所述顶部保护子层与所述底部保护子层之间的第二界面，
其中所述底部保护子层覆盖所述散热衬底、所述导电结构的所述底部导电部分、以及所述半导体晶片；以及
所述顶部保护子层覆盖所述导电结构的所述顶部导电部分。
7.根据权利要求6所述的半导体封装器件，其中形成在所述顶部保护子层与所述底部保护子层之间的所述第二界面高于形成在所述顶部导电部分与所述底部导电部分之间的所述第一界面。
8.根据权利要求6所述的半导体封装器件，其中所述导电结构的所述顶部导电部分穿透所述保护层的所述底部保护子层，以与所述导电结构的所述底部导电部分接触。
9.根据权利要求1所述的半导体封装器件，其中所述散热衬底的至少一种材料包括Al2O3、SiC、石墨烯、金属、金刚石、或其组合。
10.根据权利要求1所述的半导体封装器件，还包括覆盖所述导电结构的所述底部导电部分的镀层。
11.根据权利要求1所述的半导体封装器件，还包括第一接合层，所述第一接合层布置在所述半导体晶片的与所述有源表面相对的背表面与所述散热衬底的顶表面之间，其中所述半导体晶片通过所述第一接合层热耦合到所述散热衬底。
12.根据权利要求11所述的半导体封装器件，其中所述第一接合层与所述半导体晶片的整个所述背表面接触。
13.根据权利要求1所述的半导体封装器件，还包括第二接合层，所述第二接合层布置在所述半导体晶片的所述有源表面与所述导电结构的所述顶部之间，其中所述半导体晶片通过所述第二接合层热耦合到所述导电结构。
14.根据权利要求13所述的半导体封装器件，其中所述第二接合层与所述半导体晶片的所述有源表面的一部分接触。
15.根据权利要求13所述的半导体封装器件，其中所述顶部导电部分沿着所述第二接合层的顶表面和侧表面延伸以与所述半导体晶片的所述有源表面接触。
16.一种半导体封装器件的制造方法，包括：
形成导电结构的底部导电部分以覆盖散热衬底，并且所述散热衬底的顶表面的至少一部分被所述底部导电部分暴露；
将半导体晶片安装在所述散热衬底的暴露的顶表面上；
在所述底部导电部分和所述半导体晶片上形成导电结构的顶部导电部分，使得在所述导电结构的所述顶部导电部分与所述底部导电部分之间形成第一界面；以及
形成保护层以覆盖所述半导体晶片和所述导电结构。
17.根据权利要求16所述的方法，其中形成所述导电结构的所述底部导电部分的步骤还包括：
形成第一导电层以覆盖整个所述散热衬底；以及
对所述第一导电层执行构图工艺以暴露所述散热衬底的顶表面，使得所述散热衬底上的所述第一导电层的剩余部分用作所述导电结构的所述底部导电部分。
18.根据权利要求16所述的方法，还包括：
在形成所述导电结构的所述顶部导电部分的步骤之前，在所述半导体晶片的有源表面上形成第一接合层。
19.根据权利要求16所述的方法，其中形成所述保护层以覆盖所述半导体晶片和所述导电结构的步骤还包括：
形成底部保护子层以覆盖所述散热衬底、所述导电结构的所述底部导电部分和所述半导体晶片；以及
在所述底部保护子层上形成顶部保护子层以覆盖所述导电结构的所述顶部导电部分。
20.根据权利要求19所述的方法，其中在所述顶部保护子层与所述底部保护子层之间形成第二界面。
21.一种表面安装器件，包括：
散热衬底；
半导体晶片，其布置在所述散热衬底上并热耦合到所述散热衬底；
导电结构，其热耦接到所述散热衬底和所述半导体晶片，并且包括顶部导电部分和底部导电部分，其中所述半导体晶片和所述散热衬底被所述顶部导电部分和所述底部导电部分夹在中间，使得所述半导体晶片的有源表面和背表面分别面向所述顶部导电部分和所述散热衬底，并且所述散热衬底被所述底部导电部分包裹；以及
保护层，其覆盖所述半导体晶片的所述有源表面和所述顶部导电部分的顶表面。
22.根据权利要求21所述的表面安装器件，其中所述散热衬底的导热系数大于所述半导体晶片的导热系数。
23.根据权利要求21所述的表面安装器件，其中所述导电结构的顶部导电部分还包括两个顶部导电子部分，并且所述两个顶部导电子部分的外形相对于所述散热衬底是不对称的。
24.根据权利要求23所述的表面安装器件，还包括布置在所述导电结构的所述顶部导电部分与所述半导体晶片之间的接合层，其中所述两个顶部导电子部分通过所述接合层接合到所述半导体晶片的所述有源表面。
25.根据权利要求21所述的表面安装器件，其中所述导电结构的所述底部导电部分还包括两个底部导电子部分，其中所述两个底部导电子部分的外形相对于所述散热衬底对称。
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