JP6349554B2 - 窒化物半導体装置 - Google Patents

窒化物半導体装置 Download PDF

Info

Publication number
JP6349554B2
JP6349554B2 JP2015516889A JP2015516889A JP6349554B2 JP 6349554 B2 JP6349554 B2 JP 6349554B2 JP 2015516889 A JP2015516889 A JP 2015516889A JP 2015516889 A JP2015516889 A JP 2015516889A JP 6349554 B2 JP6349554 B2 JP 6349554B2
Authority
JP
Japan
Prior art keywords
nitride semiconductor
semiconductor layer
type nitride
electrode
emitter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015516889A
Other languages
English (en)
Other versions
JPWO2014184995A1 (ja
Inventor
正行 黒田
正行 黒田
柳原　学
学 柳原
伸一 沖
伸一 沖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of JPWO2014184995A1 publication Critical patent/JPWO2014184995A1/ja
Application granted granted Critical
Publication of JP6349554B2 publication Critical patent/JP6349554B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004—Devices characterised by their operation
    • H01L33/002—Devices characterised by their operation having heterojunctions or graded gap
    • H01L33/0025—Devices characterised by their operation having heterojunctions or graded gap comprising only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004—Devices characterised by their operation
    • H01L33/0033—Devices characterised by their operation having Schottky barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004—Devices characterised by their operation
    • H01L33/0041—Devices characterised by their operation characterised by field-effect operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H01L33/18—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous within the light emitting region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004—Devices characterised by their operation
    • H01L33/0008—Devices characterised by their operation having p-n or hi-lo junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Led Devices (AREA)
  • Led Device Packages (AREA)

Description

本開示はパワースイッチング素子に用いることのできる窒化物半導体装置に関する。
ＧａＮ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ：ガリウムナイトライド）は、バンドギャップが３．４ｅＶであり、Ｓｉのバンドギャップである１．１ｅＶと比較して約３倍の大きさである。そのため、ＧａＮは、高耐圧性に優れている。また、ＧａＮは、飽和電子速度が高いことから高周波動作が可能であるという優れた特長を持つ。特に、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）の動作時のオン抵抗（Ｒｏｎ）を、同じ耐圧であってもＳｉ系と比較して大幅に低くすることができるため、冷却系の簡素化、小型軽量化が期待でき、Ｓｉに置き換わる超低電力損失パワー素子の実現が期待される。現在、パワーデバイスとしてＳｉを用いたＭＯＳＦＥＴやＩＧＢＴが使用されているが、その性能が理論限界に近づいていることから、Ｓｉの物性値を上回るＧａＮを用いたパワーデバイスが注目されている。
ＧａＮパワーデバイスによる省エネ効果の一つとして、インバータ等の電力変換制御装置のキーコンポーネントとして用いることにより、民生機器の省エネルギー化を推進することが挙げられる。電力変換制御装置では、動作周波数を高めて高速にスイッチングするとインダクタ等の周辺部品を小さくすることができ、電源回路を小型化できる。しかし、スイッチング損失が増えるため、従来のＳｉパワー半導体では１００ｋＨｚ以上での高い周波数での効率の向上に限界があった。高い飽和電子速度、絶縁破壊電界を有するＧａＮを用いることにより、ドリフト領域を縮小でき、また、スイッチング損失だけでなく導通損失も下がり、高速スイッチング動作時でもＳｉより損失が低くなる利点を有する。
ＧａＮデバイスのスイッチング特性向上に向けて解決すべき課題に、高ドレインバイアス印加時にドレイン電流が大きく減少し、オン抵抗が増加するという、いわゆる電流コラプスを改善することがある。
電流コラプスのメカニズムとして、高電界化で加速されホットエレクトロン化した電子が、結晶欠陥や表面準位に起因する電子トラップに捕獲されることで、ドレイン電流が減少し、オン抵抗が増加すると考えられている。オン抵抗の増加はスイッチング特性の劣化を伴うため、ＧａＮパワーの高出力、低損失化に向けて、電流コラプス抑制は必須の技術である。
ＧａＮデバイスの電流コラプス抑制に向けて、これまでに、ＦＥＴの裏面または表面にＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：発光ダイオード）を形成し、光照射する構造が開示されている（特許文献１参照）。また、オンチップにＦＥＴとこれに光を照射するためのＬＥＤとを形成し、ＦＥＴに光照射することで電流コラプスを抑制する例が報告されている（特許文献２参照）。
特開２００６−２８６７４６号公報 特開２００８−４７７６７号公報
しかしながら、特許文献１では、ＦＥＴの裏面または表面にＬＥＤを作製する必要があるため、電界集中部から離れた位置に発光源を配置せざるを得ず、電流コラプスを十分改善できないという課題がある。また、ＦＥＴの裏面または表面にＬＥＤを形成する工程が増加し製造コストが増加するという問題が生じる。
また、特許文献２では、ＦＥＴのユニットセルの外にＬＥＤが形成されていることから、電界集中部とＬＥＤが比較的離れているため、発光の減衰や欠陥準位による光吸収によって、また非光透過材質の電極を通ることで、光照射の効果が弱まり、電流コラプスを十分改善できないという課題がある。また、チップ上にＬＥＤを形成するための領域を増やさなければならず、チップサイズが大きくなる。さらに、開示されている製造方法では、ＦＥＴの形成の他にＬＥＤを形成するための半導体層の再成長工程を追加する必要があるため、製造コストが増大するという課題が生じる。
本開示の窒化物半導体装置においては上記課題を鑑みて、チップサイズの拡大や製造工程の大幅な追加を伴うことなくＬＥＤを電界集中部の近傍に配置し、ＬＥＤの発光によって高電圧下でトラップされた電子を解放し、電流コラプスを改善することを目的とする。
上記課題を解決するために、本開示の窒化物半導体装置は以下に述べる構成となっている。
本開示の窒化物半導体装置では、基板の上に形成され、第１の窒化物半導体層、及び第１の窒化物半導体層の上に形成され且つ第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を有する半導体積層体と、半導体積層体の上に、互いに間隔をおいて形成されたソース電極とドレイン電極と、ソース電極とドレイン電極との間にソース電極及びドレイン電極と互いに間隔をおいて形成されたゲート電極を有するトランジスタと、半導体積層体の上に、ｐ型窒化物半導体層とｎ型窒化物半導体層からなり、半導体積層体に存在する電子捕獲準位より大きいエネルギー値の光を発するｐｎ発光体とを有し、ｐｎ発光体のｐ型窒化物半導体層が、ゲート電極と電気的に接続され、トランジスタのゲートとして機能している。
このような構成により、トラップ電子をＬＥＤの発光エネルギーで解放し、効率的に電流コラプスを改善することができる。
第１の実施形態における窒化物半導体装置を示す模式図である。 第１の実施形態における窒化物半導体装置のスイッチング動作を示す模式図である。 第１の実施形態における窒化物半導体装置の平面図である。 第１の実施形態における窒化物半導体装置のアレニウスプロットと、得られた電子捕獲準位の活性化エネルギーを示すグラフである。 第１の実施形態における窒化物半導体装置の電流コラプス改善のメカニズムを示す模式図である。 第１の実施形態における窒化物半導体装置と、従来の窒化物半導体装置とのオン抵抗と電源電圧の関係を示すグラフである。 第１の実施形態の第１の変形例に係る窒化物半導体装置を示す模式図である。 第１の実施形態の第２の変形例に係る窒化物半導体装置を示す模式図である。 第１の実施形態の第３の変形例に係る窒化物半導体装置を示す模式図である。 第１の実施形態の第３の変形例における窒化物半導体装置のスイッチング動作を示す模式図である。 第１の実施形態の第４の変形例に係る窒化物半導体装置を示す模式図である。 第１の実施形態の第５の変形例に係る窒化物半導体装置を示す模式図である。 第２の実施形態における窒化物半導体装置を示す模式図である。 第３の実施形態における窒化物半導体装置を示す模式図である。 第４の実施形態における窒化物半導体装置を示す模式図である。 第５の実施形態に係る窒化物半導体装置を示す模式図である。 第５の実施形態の第１の変形例に係る窒化物半導体装置を示す模式図である。 第６の実施形態に係る窒化物半導体装置を示す模式図である。 第６の実施形態の第１の変形例に係る窒化物半導体装置を示す模式図である。 第７の実施形態に係る窒化物半導体装置を示す模式図である。 第７の実施形態に係る第１の変形例に係る窒化物半導体装置を示す模式図である。
図１は、本実施形態における窒化物半導体装置を示す模式図である。図１に示すように、第１の窒化物半導体層１０３が基板１０１の上方に配置されている。第２の窒化物半導体層１０４が第１の窒化物半導体層１０３の上方に配置されている。第１の電極としてのソース電極１０８、第２の電極としてのドレイン電極１１０、ｐｎ発光体１０７が第２の窒化物半導体層の上方に配置されている。第２の窒化物半導体層のバンドギャップが第１の窒化物半導体層のバンドギャップよりも大きい。ｐｎ発光体１０７は、ｐ型窒化物半導体層１０５とｎ型窒化物半導体層１０６とを有する。ｐｎ発光体１０７が発する発光エネルギー値は、第１の窒化物半導体層１０３に存在する電子捕獲順位より大きく、且つ第２の窒化物半導体層１０４に存在する電子捕獲順位より大きい構成としている。
このような構成により、トラップ電子をｐｎ発光体１０７の発光エネルギーで解放し、効率的に電流コラプスを改善することができる。
以下、任意の構成を含めたより具体的な構成について説明する。
なお、本開示において、ＡｌＧａＮとは、３元混晶ＡｌＸＧａ１−ＸＮ（但し０≦ｘ≦１）のことを表す。多元混晶とは、それぞれの構成元素記号の配列、例えばＡｌＩｎＮ、ＧａＩｎＮ等と略記する。例えば、窒化物半導体ＡｌＸＧａ１−ｘ−ｙＩｎｙＮ（但し０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）はＡｌＧａＩｎＮと略記する。また、アンドープとは、不純物が意図的に導入されていないことを意味する。ｐ＋とは、高濃度のｐ型キャリアを含むことを意味する。以下、本開示の実施形態における窒化物半導体装置について図面を参照しながら説明する。
（第１の実施形態）
第１の実施形態における窒化物半導体装置の模式図を図１に示す。本実施の形態における窒化物半導体装置は、電界効果トランジスタ（ＦＥＴ）である。
図１に示すように、シリコン（Ｓｉ）からなる導電性の基板１０１の上に窒化物半導体からなるバッファ層１０２が設けられている。このバッファ層１０２の上にアンドープＧａＮからなるバンドギャップ内に電子捕獲準位（図５に示すＥｔ）を有する第１の窒化物半導体層１０３が形成されている。第１の窒化物半導体層１０３の上に、第１の窒化物半導体層１０３のバンドギャップよりも大きなバンドギャップを有する第２の窒化物半導体層１０４が設けられている。第２の窒化物半導体層１０４は、バンドギャップ内に電子捕獲準位を有する。第１の窒化物半導体層１０３には、例えば厚さが２μｍ程度のアンドープのＧａＮ層を用いることができる。第２の窒化物半導体層１０４には、例えば厚さが２５ｎｍ程度のアンドープのＡｌＧａＮ層を用いることができる。
第１の窒化物半導体層１０３と第２の窒化物半導体層１０４とのヘテロ界面近傍には、自発分極及びピエゾ分極による電荷が生じる。これにより、シートキャリア濃度が１×１０１３ｃｍ−２以上で且つ移動度が１５００ｃｍ２Ｖ／ｓｅｃ以上の２次元電子ガス（２ＤＥＧ）層であるチャネル領域が生成されている。ここで電子捕獲準位とは半導体結晶中の欠陥や不純物に起因したエネルギー準位である。高電圧下において自由電子が当該捕獲準位にトラップされることにより電流コラプスが発現する。伝導に寄与する電子濃度はドナーから励起された電子と分極による固定電荷で決まり、捕獲準位の活性化エネルギー（図５に示すＥａ）は伝導帯底（図５に示すＥｃ）からの捕獲準位の深さに相当する。
第２の窒化物半導体層１０４の上に、ｐ型窒化物半導体層１０５が形成されている。ｐ型窒化物半導体層１０５は、マグネシウム（Ｍｇ）がドープされたｐ型のＩｎＡｌＧａＮからなり、好適にはｐ型のＧａＮからなる。ｐ型窒化物半導体層１０５の厚さは１０ｎｍ以上４００ｎｍ以下で、ソース電極１０８又はドレイン電極１１０の上面の高さより低い膜厚であり、好適には１００ｎｍである。ｐ型窒化物半導体層１０５の正孔濃度は１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３が望ましい。これにより、ゲート電極１０９に印加する電圧が０Ｖの場合においても、第２の窒化物半導体層１０４及び第１の窒化物半導体層１０３中にｐ型窒化物半導体層１０５から基板１０１側で且つドレイン電極１１０側に向かって空乏層が広がる。従って、チャネル領域を流れる電流が遮断されるため、ノーマリオフ動作を行わせることが可能となる。ｐ型窒化物半導体層１０５は、ＡｌＧａＮ層としてもよい。ｐ型窒化物半導体層１０５はノーマリオフ動作をさせる必要がない場合には設けなくてもよい。ｐ型窒化物半導体層１０５を設けずに、第２の窒化物半導体層１０４の膜厚を調整したり、ゲートリセスを形成したりすることによりノーマリオフ化を実現してもよい。第２の窒化物半導体層１０４の上に互いに間隔をおいて形成されたソース電極１０８及びドレイン電極１１０はチャネル層に対してオーミック性接触されている。ｐ型窒化物半導体層１０５とドレイン電極１１０との間の距離は、本開示にかかる窒化物半導体装置に印加される最大電圧に耐えられるように設計する。ｐ型窒化物半導体層１０５の上にゲート電極１０９が形成されている。
ｎ型窒化物半導体層１０６は、例えばシラン（ＳｉＨ４）を用いてＳｉがドープされたｎ型のＩｎＡｌＧａＮからなり、好適にはＧａＮからなる。ｎ型窒化物半導体層１０６の厚さは１０ｎｍ以上４００ｎｍ以下で、ソース電極１０８又はドレイン電極１１０の上面の高さより低い膜厚であり、好適には１００ｎｍである。ｎ型窒化物半導体層１０６は、ｐ型窒化物半導体層１０５をドライエッチ処理する工程の後、選択的に結晶成長を再度行うことによって形成してもよい。また、アンドープのＧａＮを形成したあと、Ｓｉイオン注入し活性化アニール処理を施すことによって形成されてもよい。ｐ型窒化物半導体層１０５、ｎ型窒化物半導体層１０６にはオーミック性の電極が形成され、好適にはそれぞれＮｉ系、Ａｌ系の電極材料が形成されていればよい。Ｎｉ系、Ａｌ系の電極材料は可視光に対し非透過材質であるため、ｐｎ発光体１０７と電界集中部との間に電極があると、ｐｎ発光体１０７から発せられた光が吸収され電界集中部へ到達する光が減衰する。なお、ｐ型窒化物半導体層１０５、ｎ型窒化物半導体層１０６へ所望の電位を与える限りにおいて、ゲートフィンガーの上面や側面、活性領域外において電極と接していればよい。
なお、上記窒化物半導体装置の導電型、層厚、キャリア濃度の具体的な値について表１に示し、電極金属の構成については表２に示す。
Figure 0006349554
Figure 0006349554
第１の実施形態における窒化物半導体装置のスイッチング動作を示す模式図を、図２に示す。また、第１の実施形態における窒化物半導体装置の、配線を含んだ上面図を図３に示す。図２において、ソース電極１０８とドレイン電極１１０とは電源１１９により電位差が与えられている。また、図３においてソースパッド１２７よりソース電極１０８がＦＥＴの活性領域１２１へ向けて伸びており、ゲートパッド１２８よりゲート電極１０９がＦＥＴの活性領域１２１へ向けて伸びている。また、ドレインパッド１２９よりドレイン電極１１０がＦＥＴの活性領域１２１へ向けて伸びている。また、ｎ型窒化物半導体層１０６はソースパッド１２７とコンタクト部１２０において電気的に接続されている。
図２および図３に示すように、ｎ型窒化物半導体層１０６は、ソース電極１０８と実質的に同電位が与えられて、ゲート信号１１８によりｐｎ発光体１０７が駆動されている。このような構成とすることにより、ｐｎ発光体１０７へ給電する電極の寸法マージンはｐ型オーミック電極のみについて考慮すればよく、ピッチサイズの大幅な拡大なくｐｎ発光体１０７を形成することができる。なお、係るｐｎ発光体１０７への電極形成は以降の実施の形態全てにおいて同様である。
ｐｎ発光体１０７は、少なくともｐ型窒化物半導体層１０５とｎ型窒化物半導体層１０６とを有する。ここでｐｎ発光体１０７はｐ型窒化物半導体層１０５とｎ型窒化物半導体層１０６がアンドープのＩｎＡｌＧａＮからなる中間層を介在して形成されていてもよい。ＩｎＡｌＧａＮからなる中間層の膜厚は１ｎｍ以上１００ｎｍ以下であり、好適には１０ｎｍである。また、アンドープのＩｎＡｌＧａＮからなる中間層のバンドギャップエネルギーをｐ型窒化物半導体層１０５とｎ型窒化物半導体層１０６のバンドギャップエネルギーより小さく形成することにより、ｐｎ発光体１０７が量子井戸を有する構成としていてもよい。これにより量子井戸への閉じ込め効果によりｐｎ発光体１０７の発光効率を向上することが可能となる。ｐｎ接合間の順方向バイアスのしきい値電圧より高い電圧を印加することにより、少なくともｐ型窒化物半導体層１０５またはｎ型窒化物半導体層１０６からなるｐｎ発光体１０７のバンドギャップエネルギーに相当する発光波長を有する発光が得られる。
ＧａＮトランジスタにおいて電流コラプスが発生する要因の１つは、ＡｌＧａＮからなる第２の窒化物半導体層１０４又はＧａＮからなる第１の窒化物半導体層１０３に電子がトラップされることであると考えられる。ＡｌＧａＮ層又はＧａＮ層に電子がトラップされる原因として、インパクトイオン化による電子の発生が考えられる。ＧａＮトランジスタがオフ状態の場合には、ドレイン電極１１０は高電位となり、ゲート・ドレイン間の電位差により高電界領域が生じる。ドレイン電極１１０からゲート電極１０９に向かう電気力線は、ｐ型窒化物半導体層１０５のドレイン側のゲート端で集中する。すなわち、ゲート端で電界集中によって加速された電子がインパクトイオン化し、発生した電子は第１の窒化物半導体層１０３または第２の窒化物半導体層１０４のトラップ準位に捕獲される。ＧａＮトランジスタがオフ状態の場合に第１の窒化物半導体層１０３または第２の窒化物半導体層１０４に電子がトラップされると、ＧａＮトランジスタをオン状態とした際に、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４とからなる半導体積層体中に空乏層が形成されドレイン電流が狭窄される。従って、オン抵抗が増加する電流コラプスが発生する。
本実施形態の窒化物半導体装置では、トランジスタをオン状態にするためにゲート信号が入力された際、ｐ型窒化物半導体層１０５の下部の空乏層幅を収縮させてチャネルをオン状態にすると同時に、ｐｎ発光体１０７に順方向バイアスが印加される。これにより、ｐｎ発光体１０７のバンドギャップエネルギーに相当する発光波長を有する発光が得られる。ゲート信号のパルス電圧は、ｐｎ接合の順方向バイアスのしきい値電圧より大きく、かつ、ｐｎ接合が劣化しない程度に設定すればよい。好適には窒化物半導体系のｐｎ接合の順方向立ち上がり電圧は約３．２Ｖであり、ｐｎ発光体１０７に印加する電圧は＋４Ｖとすればよい。
なお、ｐｎ発光体１０７を電極上面より下方に配置することにより、電子捕獲準位にトラップされた電子を解放しうる波長において、非透過材質の電極を用いる場合であっても、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４とからなる半導体積層体内部への光到達範囲が広いという作用効果を奏する。
図４は本開示に係る窒化物半導体装置のアレニウスプロットと、得られた電子捕獲準位の活性化エネルギーを示している。第１の窒化物半導体層１０３及び第２の窒化物半導体層１０４の電子捕獲準位の活性化エネルギーとして、０．２１ｅＶ、０．６３ｅＶ、１．４２ｅＶを得ている。それぞれ波長に換算すると５．８８μｍ、１．９６μｍ、８６９ｎｍである。０．２１ｅＶは表面の欠陥に起因する捕獲準位、０．６３ｅＶ、１．４２ｅＶは結晶中の欠陥に起因する捕獲準位と考えられる。
図５は本開示に係る窒化物半導体装置の電流コラプス改善のメカニズムを示す模式図である。高電圧により捕獲準位にトラップされた電子に、捕獲準位の活性化エネルギーより大きいエネルギーを有する発光を照射することにより捕獲された電子を光照射で励起してトラップから解放することができる。ここで発光エネルギーと振動数νの関係はプランク定数ｈを用いてＥ＝ｈνの関係にある。ｐｎ発光体１０７からの発光エネルギーは第１の窒化物半導体層１０３及び第２の窒化物半導体層１０４の電子捕獲準位の活性化エネルギーより大きく、好ましくは０．２ｅＶ以上であれば良い。本実施形態では、ｐｎ発光体１０７からの発光は例えば３．２ｅＶの発光エネルギーを有する。波長に換算すると３８６ｎｍである。ｐｎ発光体１０７からの発光が第１の窒化物半導体層１０３又は第２の窒化物半導体層１０４においてゲート端の電界集中した部位に照射される。本実施形態の窒化物半導体装置ではｐｎ発光体１０７からの発光によって０．２１ｅＶ、０．６３ｅＶ、１．４２ｅＶのいずれの活性化エネルギーを有する電子捕獲準位にトラップされた電子も解放することができ、電流コラプスを改善することができる。
図６は本実施形態に係る窒化物半導体装置と、従来の窒化物半導体装置とのオン抵抗と電源電圧の関係を示す図である。ここでいうオン抵抗とはオフ時からオンにスイッチングした直後のオン抵抗である。具体的には５μｓ後のオン抵抗である。本開示に係る窒化物半導体装置を用いることにより電流コラプスを改善でき、オン抵抗の立ち上がり電圧を従来の窒化物半導体装置より高くすることができる。ｐｎ発光体１０７からの発光強度が高いほど、捕獲された電子に到達する光子の量が増加し、トラップから解放されて伝導に寄与する電子数が増え、オン抵抗が下がるため、発光強度は高いほど良い。好適には、光束が８ｌｍ（ｌｍ：ルーメン）以上であれば図６に示すような電流コラプスの改善効果が得られる。
なお、以下は本開示の全ての実施の形態にて共通する事項であるが、ｐｎ発光体１０７は第２の窒化物半導体層１０４の上に形成されている限り、ゲート電極１０９と一体でなくてもよい。また、ｐｎ発光体１０７は第１の窒化物半導体層１０３、第２の窒化物半導体層１０４の自発分極およびピエゾ分極に起因してその界面に発生する高濃度の２次元電子ガスをｎ型層として形成されていてもよい。
またｐｎ発光体１０７は、ソース電極１０８側にｐ型窒化物半導体層１０５が、ドレイン電極１１０側にｎ型窒化物半導体層１０６が配置された構成となっているが、ソース電極１０８側にｎ型窒化物半導体層１０６、ドレイン電極１１０側にｐ型窒化物半導体層１０５が配置されていてもよい。また、かかるｐｎ発光体１０７は複数個あってもよい。また、ｎ型窒化物半導体層１０６はｐｎ発光体１０７の発光により電流コラプスが改善する限りにおいては、ソース電極１０８と電気的に接続されていなくてもよい。なお、ｐｎ発光体１０７は、ソース電極１０８、ゲート電極１０９、ドレイン電極１１０の間に配置されてもよく、これら３電極間の外に配置されていてもよい。全てのｐｎ発光体１０７への電圧供給は、ゲート・ソース電圧やゲート・ドレイン電圧をそのまま、または分圧して供給されていてもよい。このような構成により、追加の電源が不要となり、耐圧の低下を伴うことなく電流コラプスを回避できる。なお、ｐｎ発光体１０７の発光はスイッチングのオン時に限らず、オフ時や、オン時・オフ時の双方において発光してもよい。
以上、本実施形態に係る窒化物半導体装置は、トランジスタのユニットセル内部の活性領域に発光源となるｐｎ発光体１０７を設けているため、チップサイズを拡大することなくｐｎ発光体１０７の発光によって効率よく電流コラプスを改善できる。
（第１の変形例）
図７は第１の実施形態の第１の変形例に係る窒化物半導体装置を示す構成図である。本実施の形態の窒化物半導体装置は、電界効果トランジスタ（ＦＥＴ）である。
第１の変形例において、第２の窒化物半導体層１０４の上に、ソース電極１０８の脇であってドレイン電極１１０とは逆方向の位置に第２のｐ型窒化物半導体層１２２が形成される。第２のｐ型窒化物半導体層１２２はマグネシウム（Ｍｇ）がドープされたｐ型のＩｎＡｌＧａＮからなり、好適にはｐ型のＧａＮからなる。第２のｐ型窒化物半導体層１２２の厚さは１０ｎｍ以上４００ｎｍ以下で、ソース電極１０８又はドレイン電極１１０の上面の高さより低い膜厚であり、好適には１００ｎｍである。第２のｐ型窒化物半導体層１２２の正孔濃度は１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３が望ましい。
第２のｐ型窒化物半導体層１２２と接するようにｎ型窒化物半導体層１０６が形成され、ｐｎ発光体１０７を形成する。
なお、図７に示す半導体装置において、第２のｐ型窒化物半導体層１２２を除く各層のパラメータおよび電極金属の構成については、上記表１、表２と同様である。
電流コラプスが発生する要因の一つとして、ゲート電極１０９端における電界集中によって加速された電子がインパクトイオン化することがある。本変形例によれば、ｐｎ発光体１０７から発光される光によって、高電圧により捕獲準位にトラップされた電子に、捕獲準位の活性化エネルギーより大きいエネルギーを有する発光を照射することにより、トラップされた電子を励起して、トラップから解放することができる。
（第２の変形例）
第１の実施形態の第２の変形例に係る窒化物半導体装置を示す模式図を、図８に示す。本実施の形態の窒化物半導体装置は、電界効果トランジスタ（ＦＥＴ）である。
この第２の変形例において、第２の窒化物半導体層１０４の上に、ゲート電極１０９とソース電極１０８との間の所定の位置に第２のｐ型窒化物半導体層１２２が形成される。第２のｐ型窒化物半導体層１２２はマグネシウム（Ｍｇ）がドープされたｐ型のＩｎＡｌＧａＮからなり、好適にはｐ型のＧａＮからなる。第２のｐ型窒化物半導体層１２２の厚さは１０ｎｍ以上４００ｎｍ以下で、ソース電極１０８又はドレイン電極１１０の上面の高さより低い膜厚であり、好適には１００ｎｍである。第２のｐ型窒化物半導体層１２２の正孔濃度は１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３が望ましい。
第２のｐ型窒化物半導体層１２２と接するようにｎ型窒化物半導体層１０６が形成され、ｐｎ発光体１０７を形成する。
なお、図８に示す半導体装置において、第２のｐ型窒化物半導体層１２２を除く各層のパラメータおよび電極金属の構成については、上記表１、表２と同様である。
本変形例によれば、ｐｎ発光体１０７から発光される光によって、高電圧により捕獲準位にトラップされた電子に、捕獲準位の活性化エネルギーより大きいエネルギーを有する発光を照射することにより、トラップされた電子を励起して、トラップから解放することができる。
（第３の変形例）
第１の実施形態の第３の変形例に係る窒化物半導体装置を示す模式図を、図９に示す。本実施の形態の窒化物半導体装置は、電界効果トランジスタ（ＦＥＴ）である。
この第３の変形例において、第２の窒化物半導体層１０４の上に、ゲート電極１０９とドレイン電極１１０の間に、トランジスタのオン・オフを制御するゲート電極１０９と接しないで第２のｐ型窒化物半導体層１２２が形成される。第２のｐ型窒化物半導体層１２２はマグネシウム（Ｍｇ）がドープされたｐ型のＩｎＡｌＧａＮからなり、好適にはｐ型のＧａＮからなる。第２のｐ型窒化物半導体層１２２の厚さは１０ｎｍ以上４００ｎｍ以下で、ソース電極１０８又はドレイン電極１１０の上面の高さより低い膜厚であり、好適には１００ｎｍである。第２のｐ型窒化物半導体層１２２の正孔濃度は１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３が望ましい。
第２のｐ型窒化物半導体層１２２と接するようにｎ型窒化物半導体層１０６が形成され、ｐｎ発光体１０７を形成する。第２のｐ型窒化物半導体層１２２はドレイン電極１１０と接続され、トランジスタがオフ時に高いドレイン電圧が印加された場合、ドレイン電極１１０とｎ型窒化物半導体層１０６の電位差によってｐｎ発光体１０７に順方向電流が流れ発光するように配置される。ｐｎ発光体１０７とゲート電極１０９との間の距離は、本開示にかかる窒化物半導体装置に印加される最大電圧に耐えられるように設計する。なお、第２のｐ型窒化物半導体層１２２、ｎ型窒化物半導体層１０６へ所望の電位を与える限りにおいて、ゲートフィンガーの上面や側面、活性領域外において電極と接していればよい。
なお、図９に示す半導体装置において、第２のｐ型窒化物半導体層１２２を除く各層のパラメータおよび電極金属の構成については、上記表１、表２と同様である。
この第３の変形例における窒化物半導体装置のスイッチング動作を示す模式図を、図１０に示す。この図１０に示す構成は、上記図２と同様である。
好適には、第２のｐ型窒化物半導体層１２２はゲートフィンガー（図示せず）の端部において、ドレイン電極１１０と電気的に接続され、ドレイン電極１１０と実質的に同電位が与えられる。オンからオフへの遷移する期間にドレイン電極１１０とｐｎ発光体１０７の間の２次元電子ガスを介したアクセス抵抗により生じる電位降下によって、ｐｎ発光体１０７が駆動されていてもよい。
（第４の変形例）
電流コラプスが発生する要因の一つとして、ゲート電極１０９端で電界集中によって加速された電子がインパクトイオン化することを述べたが、ゲート電極１０９端以外にも、ゲート電極１０９、ドレイン電極１１０間で電界集中が発生する場合がある。ゲート電極１０９、ドレイン電極１１０間の表面に密度の高い負の電荷がある場合、トランジスタをオン状態にした時に、表面トラップに電子が捕獲されると、表面の負電荷が空乏層電荷を補償する。これによってゲート電極１０９端の電界が緩和されるとともに、高電界領域がゲート電極端からドレイン電極１１０端へシフトして、ドレイン電極１１０端に高電界領域が形成されることが考えられる。変形例４によれば、ｐｎ発光体１０７から発光される光によって、高電圧により捕獲準位にトラップされた電子に、捕獲準位の活性化エネルギーより大きいエネルギーを有する発光を照射することにより捕獲された電子を光照射で励起してトラップから解放することができる。
第１の実施形態の第４の変形例に係る窒化物半導体装置の構成を示す模式図を図１１に示す。本実施の形態の窒化物半導体装置は、電界効果トランジスタ（ＦＥＴ）である。
この変形例４において、第２の窒化物半導体層１０４の上に、ドレイン電極１１０の脇であってソース電極１０８とは逆方向の位置に第２のｐ型窒化物半導体層１２２が形成される。
第２のｐ型窒化物半導体層１２２と接するように、ｎ型窒化物半導体層１０６が形成され、これら第２のｐ型窒化物半導体層１２２とｎ型窒化物半導体層１０６とによりｐｎ発光体１０７が構成されている。第２のｐ型窒化物半導体層１２２はドレイン電極１１０と接続され、トランジスタがオフ状態となった時に、高いドレイン電圧が印加された場合、ドレイン電極１１０とｎ型窒化物半導体層１０６との電位差によってｐｎ発光体１０７に順方向電流が流れ発光するように配置される。ｐｎ発光体１０７とゲート電極１０９との間の距離は、本開示にかかる窒化物半導体装置に印加される最大電圧に耐えられるように設計する。
なお、図１１に示す半導体装置において、第２のｐ型窒化物半導体層１２２を除く各層のパラメータおよび電極金属の構成については、上記表１、表２と同様である。
ゲート電極１０９、ドレイン電極１１０間で電界集中が発生する場合に、本変形例によれば、ｐｎ発光体１０７から発光される光によって、高電圧により捕獲準位にトラップされた電子に、捕獲準位の活性化エネルギーより大きいエネルギーを有する発光を照射することにより、トラップされた電子を励起して、トラップから解放することができる。
（第５の変形例）
第１の実施形態の第５の変形例に係る窒化物半導体装置の模式図を図１２に示す。本実施の形態の窒化物半導体装置は、電界効果トランジスタ（ＦＥＴ）である。
この第５の変形例において、第２の窒化物半導体層１０４の上に、絶縁体層１２３が形成される。絶縁体層１２３はＩｎＡｌＧａＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＳｉＯ２、Ｓｉ３Ｎ４、ＮｉＯ、Ｔａ２Ｏ５その他絶縁膜の単層またはこれらの複数の積層体であってもよい。絶縁体層１２３の上に、ｐ型窒化物半導体層１０５が形成される。
ｐ型窒化物半導体層１０５と接するように、ｎ型窒化物半導体層１０６が形成され、ｐｎ発光体１０７を形成する。
なお、図１２に示す半導体装置において、各層のパラメータおよび電極金属の構成については、上記表１、表２と同様である。
本変形例によれば、ｐｎ発光体１０７と第１の窒化物半導体層１０３と第２の窒化物半導体層１０４とからなる半導体積層体の間に絶縁体層１２３があることにより、ｐ型窒化物半導体層１０５が引き起こす可能性のある、ポテンシャルバリアの上昇に伴うチャネル電子の枯渇を回避することができる。すなわち、ｐｎ発光体１０７に起因するオン抵抗の上昇を伴うことなく電流コラプスを改善することができる。
（第２の実施形態）
第２の実施形態における窒化物半導体装置の構成を示す模式図を、図１３に示す。本実施の形態における窒化物半導体装置は、電界効果トランジスタ（ＦＥＴ）である。
本実施の形態の窒化物半導体装置と、図１に示した第１の実施形態の窒化物半導体装置との相違点は、ゲート・ソース接続端子１２６を形成してゲート電極１０９とソース電極１０８とを電気的に短絡する点である。ここでゲート・ソース接続端子１２６はゲート電極１０９、ソース電極１０８、又は独立の配線であり、ＡｕやＡｌなどの配線金属を用いることができる。
なお、図１３に示す半導体装置において、ゲート・ソース接続端子１２６を除く各層のパラメータおよび電極金属の構成については、上記表１、表２と同様である。
本実施形態によれば、ゲート電極１０９とソース電極１０８を電気的に短絡して２端子ダイオードとして用いる場合でも、ゲート電極１０９・ドレイン電極１１０間に捕獲準位にトラップされた電子に、捕獲準位の活性化エネルギーより大きいエネルギーを有する発光を照射することにより、トラップされた電子を励起して、トラップから解放することができる。
（第３の実施形態）
第３の実施形態における窒化物半導体装置の構成を示す模式図を、図１４に示す。本実施の形態の窒化物半導体装置は、２端子ダイオードである。
図１４に示すように、窒化物半導体からなるバッファ層２０２が、シリコン（Ｓｉ）からなる導電性の基板２０１の上に配置される。第１の窒化物半導体層２０３が、窒化物半導体からなるバッファ層２０２の上に配置される。第１の窒化物半導体層２０３はアンドープＧａＮからなり、バンドギャップ内に電子捕獲準位を有する。第２の窒化物半導体層２０４が第１の窒化物半導体層２０３の上に配置される。第２の窒化物半導体層２０４のバンドギャップは、第１の窒化物半導体層２０３のバンドギャップよりも大きい。第２の窒化物半導体層２０４は、バンドギャップ内に電子捕獲準位を有する。第１の窒化物半導体層２０３には、例えば厚さが２μｍ程度のアンドープのＧａＮ層を用いることができる。第２の窒化物半導体層２０４には、例えば厚さが２５ｎｍ程度のアンドープのＡｌＧａＮ層を用いることができる。
第２の窒化物半導体層２０４の上に、ｐ型窒化物半導体層２０５が形成される。ｐ型窒化物半導体層２０５は、マグネシウム（Ｍｇ）がドープされたｐ型のＩｎＡｌＧａＮからなり、好適にはｐ型のＧａＮからなる。ｐ型窒化物半導体層２０５の厚さは１０ｎｍ以上４００ｎｍ以下で、アノード電極２１１又はカソード電極２１２の上面の高さより低い膜厚であり、好適には１００ｎｍである。ｐ型窒化物半導体層２０５の正孔濃度は１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３が望ましい。
ｎ型窒化物半導体層２０６は、例えばシラン（ＳｉＨ４）がドープされたｎ型のＩｎＡｌＧａＮからなり、好適にはＧａＮからなる。ｎ型窒化物半導体層２０６の厚さは１０ｎｍ以上４００ｎｍ以下で、アノード電極２１１又はカソード電極２１２の上面の高さより低い膜厚であり、好適には１００ｎｍである。ｎ型窒化物半導体層２０６は、ｐ型窒化物半導体層２０５をドライエッチ処理する工程の後、選択的に結晶成長を再度行うことによって形成してもよい。また、ｎ型窒化物半導体層２０６は、アンドープのＧａＮを形成した後、Ｓｉイオンを注入し活性化アニール処理を施すことによって形成されてもよい。ｐ型窒化物半導体層２０５、ｎ型窒化物半導体層２０６にはオーミック性の電極が形成され、好適にはそれぞれＮｉ系、Ａｌ系の電極材料が形成されていればよい。なお、ｐ型窒化物半導体層２０５、ｎ型窒化物半導体層２０６へ所望の電位を与える限りにおいて、フィンガーの上面や側面、活性領域外において電極と接していればよい。
なお、上記窒化物半導体装置の導電型、層厚、キャリア濃度の具体的な値について表３に示し、電極金属の構成については表４に示す。
Figure 0006349554
Figure 0006349554
少なくともｐ型窒化物半導体層２０５とｎ型窒化物半導体層２０６によりｐｎ発光体２０７が形成される。ここでｐ型窒化物半導体層２０５とｎ型窒化物半導体層２０６との間には、アンドープのＩｎＡｌＧａＮからなる中間層が介在していてもよい。ＩｎＡｌＧａＮからなる中間層の膜厚は１ｎｍ以上１００ｎｍ以下であり、好適には１０ｎｍである。また、アンドープのＩｎＡｌＧａＮからなる中間層のバンドギャップエネルギーはｐ型窒化物半導体層２０５とｎ型窒化物半導体層２０６のバンドギャップエネルギーより小さく形成することによりｐｎ発光体２０７は量子井戸を構成していてもよい。これにより量子井戸への閉じ込め効果によりｐｎ発光体２０７の発光効率を向上することが可能となる。ｐｎ接合間の順方向バイアスのしきい値電圧より高い電圧を印加することにより、少なくともｐ型窒化物半導体層２０５とｎ型窒化物半導体層２０６とからなるｐｎ発光体２０７のバンドギャップエネルギーに相当する発光波長を有する発光が得られる。
本実施形態に係る窒化物半導体装置によれば、２端子ダイオードとして用いる場合でも、アノード・カソード間の捕獲準位にトラップされた電子に、捕獲準位の活性化エネルギーより大きいエネルギーを有する発光を照射することにより、トラップされた電子を励起して、トラップから解放することができる。
（第４の実施形態）
第４の実施形態における窒化物半導体装置の構成を示す模式図を、図１５に示す。本実施の形態における窒化物半導体装置は、ショットキーダイオード（ＳＤ）である。
図１５に示すように、窒化物半導体からなるバッファ層２０２が、シリコン（Ｓｉ）からなる導電性の基板２０１の上に配置される。第１の窒化物半導体層２０３が、バッファ層２０２の上に配置される。第１の窒化物半導体層２０３はアンドープＧａＮからなり、バンドギャップ内に電子捕獲準位を有する。第１の窒化物半導体層２０３の上に第２の窒化物半導体層２０４が配置される。第１の窒化物半導体層２０３のバンドギャップよりも第２の窒化物半導体層２０４のバンドギャップが大きい。第２の窒化物半導体層２０４はバンドギャップ内に電子捕獲準位を有する。第１の窒化物半導体層２０３には、例えば厚さが２μｍ程度のアンドープのＧａＮ層を用いることができる。第２の窒化物半導体層２０４には、例えば厚さが２５ｎｍ程度のアンドープのＡｌＧａＮ層を用いることができる。
第２の窒化物半導体層２０４の上に、ｐ型窒化物半導体層２０５が形成される。ｐ型窒化物半導体層２０５は、マグネシウム（Ｍｇ）がドープされたｐ型のＩｎＡｌＧａＮからなり、好適にはｐ型のＧａＮからなる。ｐ型窒化物半導体層２０５の厚さは１０ｎｍ以上４００ｎｍ以下で、アノード電極２１１又はカソード電極２１２の上面の高さより低い膜厚であり、好適には１００ｎｍである。ｐ型窒化物半導体層２０５の正孔濃度は１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３が望ましい。
ｎ型窒化物半導体層２０６は、例えばシラン（ＳｉＨ４）がドープされたｎ型のＩｎＡｌＧａＮからなり、好適にはＧａＮからなる。ｎ型窒化物半導体層２０６の厚さは１０ｎｍ以上４００ｎｍ以下で、アノード電極２１１又はカソード電極２１２の上面の高さより低い膜厚であり、好適には１００ｎｍである。ｎ型窒化物半導体層２０６は、ｐ型窒化物半導体層２０５をドライエッチ処理する工程の後、選択的に結晶成長を再度行うことによって形成してもよい。また、アンドープのＧａＮを形成した後、Ｓｉイオンを注入し活性化アニール処理を施すことによって形成されてもよい。ｐ型窒化物半導体層２０５、ｎ型窒化物半導体層２０６にはオーミック性の電極が形成され、好適にはそれぞれＮｉ系、Ａｌ系の電極材料が形成されていればよい。
なお、上記窒化物半導体装置の導電型、層厚、キャリア濃度の具体的な値について表３と同様であり、電極金属の構成については表４と同様である。
なお、ｐ型窒化物半導体層２０５、ｎ型窒化物半導体層２０６へ所望の電位を与える限りにおいて、フィンガーの上面や側面、活性領域外において電極と接していればよい。また、アノード電極２１１として第２の窒化物半導体層２０４の上にショットキー性の電極が形成され、好適にはＮｉ系の電極材料が形成されていてもよい。
ｐｎ発光体２０７は少なくともｐ型窒化物半導体層２０５とｎ型窒化物半導体層２０６とを有する。ここでｐ型窒化物半導体層２０５とｎ型窒化物半導体層２０６との間にはアンドープのＩｎＡｌＧａＮからなる中間層が介在していてもよい。ＩｎＡｌＧａＮからなる中間層の膜厚は１ｎｍ以上１００ｎｍ以下であり、好適には１０ｎｍである。また、アンドープのＩｎＡｌＧａＮからなる中間層のバンドギャップエネルギーをｐ型窒化物半導体層２０５とｎ型窒化物半導体層２０６のバンドギャップエネルギーより小さく形成することにより、ｐｎ発光体２０７が量子井戸を有する構成としていてもよい。これにより量子井戸への閉じ込め効果によりｐｎ発光体２０７の発光効率を向上することが可能となる。ｐｎ接合間の順方向バイアスのしきい値電圧より高い電圧を印加することにより、少なくともｐ型窒化物半導体層２０５とｎ型窒化物半導体層２０６を有するｐｎ発光体２０７のバンドギャップエネルギーに相当する発光波長を有する発光が得られる。
本実施形態に係る窒化物半導体装置によれば、２端子ダイオードとして用いる場合でも、アノード・カソード間の捕獲準位にトラップされた電子に、捕獲準位の活性化エネルギーより大きいエネルギーを有する発光を照射することにより、トラップされた電子を励起して、トラップから解放することができる。
（第５の実施形態）
第５の実施形態における窒化物半導体装置の構成（ｐｎ発光体部分）を示す模式図を、図１６に示す。本実施の形態における窒化物半導体装置は、ショットキーダイオード（ＳＤ）である。なお、本実施形態においては、ｐｎ発光体２０７の構成が第４の実施形態にかかる半導体装置（図１５）と異なるが、基板２０１、バッファ層２０２、第１の窒化物半導体層２０３等他の構成については、第４の実施形態と同様である（表３、表４参照）。
第２の窒化物半導体層２０４の上に、ｐ型窒化物半導体層２０５が形成される。ｐ型窒化物半導体層２０５は、マグネシウム（Ｍｇ）がドープされたｐ型のＩｎＡｌＧａＮからなり、好適にはｐ型のＧａＮからなる。ｐ型窒化物半導体層２０５の厚さは１０ｎｍ以上４００ｎｍ以下で、アノード電極２１１又はカソード電極２１２の上面の高さより低い膜厚であり、好適には１００ｎｍである。ｐ型窒化物半導体層２０５の正孔濃度は１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３が望ましい。
なお、上記窒化物半導体装置の導電型、層厚、キャリア濃度の具体的な値について表３と同様であり、電極金属の構成については表４と同様である。
ｐｎ発光体２０７はｐ型窒化物半導体層２０５とｎ型窒化物半導体層２０６とを有する。ｐ型窒化物半導体層２０５とｎ型窒化物半導体層２０６は異なる面方位を有する複数の面において接触している。このような構成によって、１組のｐｎ発光体２０７から複数の方向の発光が得られ、複数の領域にトラップされた電子を同時に解放し、効率よく電流コラプスを改善することができる。この効果はｐｎ発光体２０７が中間層を有する場合において特に顕著に得られる。その理由は、中間層と、ｐ型窒化物半導体層２０５及びｎ型窒化物半導体層２０６との屈折率差を利用して、ｐｎ発光体２０７からの光を全反射させて光閉じ込めをすることができるからである。
（第１の変形例）
第５の実施形態の第１の変形例に係る窒化物半導体装置（ｐｎ発光体部分）の模式図を、図１７に示す。本変形例の窒化物半導体装置は、ショットキーダイオード（ＳＤ）である。なお、本変形例においては、ｐｎ発光体２０７の構成が第５の実施形態にかかる半導体装置（図１６）と異なるが、基板２０１、バッファ層２０２、第１の窒化物半導体層２０３等他の構成については、第５の実施形態と同様である（表３、表４参照）。
第２の窒化物半導体層２０４の上に、ｐ型窒化物半導体層２０５とｎ型窒化物半導体層２０６が形成される。ｎ型窒化物半導体層２０６は、ｐ型窒化物半導体層２０５をドライエッチ処理する工程の後、選択的に結晶成長を再度行うことによって形成してもよい。また、アンドープのＧａＮを形成したあと、Ｓｉイオン注入し活性化アニール処理を施すことによって形成されてもよい。
ｐｎ発光体２０７はｐ型窒化物半導体層２０５とｎ型窒化物半導体層２０６とを有する。ｐ型窒化物半導体層２０５とｎ型窒化物半導体層２０６は異なる面方位を有する複数の面において接触している。このような構成によって、１組のｐｎ発光体２０７から複数の方向の発光が得られ、複数の領域にトラップされた電子を同時に解放し、効率よく電流コラプスを改善することができる。この効果はｐｎ発光体２０７が中間層を有する場合において特に顕著に得られる。その理由は、中間層と、ｐ型窒化物半導体層２０５及びｎ型窒化物半導体層２０６との屈折率差を利用して、ｐｎ発光体２０７からの光を全反射させて光閉じ込めをすることができるからである。
以上、本実施形態に係る窒化物半導体装置は、トランジスタのユニットセル内部の活性領域に発光源となるｐｎ発光体２０７を設けているため、チップサイズを拡大することなく、複数の領域にトラップされた電子を同時に解放し、効率よく電流コラプスを改善することができる。
（第６の実施形態）
第６の実施形態における窒化物半導体装置の構成（ｐｎ発光体部分）を示す模式図を、図１８に示す。本実施の形態における窒化物半導体装置は、ショットキーダイオード（ＳＤ）である。なお、本実施形態においては、ｐｎ発光体２０７の構成が第４の実施形態にかかる半導体装置（図１５）と異なり、中間層２１５を有している。なお、基板２０１、バッファ層２０２、第１の窒化物半導体層２０３等他の構成については、第４の実施形態と同様である（表３、表４参照）。
ｐｎ発光体２０７はｐ型窒化物半導体層２０５とｎ型窒化物半導体層２０６とを有する。ｐ型窒化物半導体層２０５とｎ型窒化物半導体層２０６との接触面は、中間層２１５とｐ型窒化物半導体層２０５の接触面と異なる面方位を有する。このような構成によって、１組のｐｎ発光体２０７から複数の波長を有する発光が得られ、複数の活性化エネルギーを有する準位にトラップされた電子を同時に解放し、効率よく電流コラプスを改善することができる。好適には、ｐｎ発光体２０７が部分的に中間層２１５を有する構成であることが望ましい。または、ｐ型窒化物半導体層２０５がバンドギャップの異なる複数のｐ型窒化物半導体層を有する構成、又はｎ型窒化物半導体層２０６がバンドギャップの異なる複数のｎ型窒化物半導体層を有する構成であることが望ましい。この効果はｐｎ発光体２０７が中間層を有する場合において特に顕著に得られる。その理由は、中間層と、ｐ型窒化物半導体層２０５及びｎ型窒化物半導体層２０６との屈折率差を利用して、ｐｎ発光体２０７からの光を全反射させて光閉じ込めをすることができるからである。
（第１の変形例）
第６の実施形態の第１の変形例に係る窒化物半導体装置（ｐｎ発光体部分）の模式図を、図１９に示す。なお、本変形例においては、ｐｎ発光体２０７の構成が第６の実施形態にかかる半導体装置（図１８）と異なるが、基板２０１、バッファ層２０２、第１の窒化物半導体層２０３等他の構成については、第６の実施形態と同様である（表３、表４参照）。
第２の窒化物半導体層２０４の上に、ｐ型窒化物半導体層２０５と第１のｎ型窒化物半導体層２１６、第２のｎ型窒化物半導体層２１７が形成される。第１のｎ型窒化物半導体層２１６と第２のｎ型窒化物半導体層２１７は異なる組成を有することにより異なるバンドギャップエネルギーを有する。第１のｎ型窒化物半導体層２１６、第２のｎ型窒化物半導体層２１７は、ｐ型窒化物半導体層２０５をドライエッチ処理する工程の後、選択的に結晶成長を再度行うことによって形成してもよい。また、第１のｎ型窒化物半導体層２１６、第２のｎ型窒化物半導体層２１７は、アンドープのＧａＮを形成したあと、Ｓｉイオンを注入し活性化アニール処理を施すことによって形成されてもよい。
ｐｎ発光体２０７はｐ型窒化物半導体層２０５、第１のｎ型窒化物半導体層２１６、第２のｎ型窒化物半導体層２１７を有する。ｐ型窒化物半導体層２０５と第１のｎ型窒化物半導体層２１６、第２のｎ型窒化物半導体層２１７は異なる面方位を有する複数の面において接触している。このような構成によって、１組のｐｎ発光体２０７から複数の波長の発光が得られ、複数の準位にトラップされた電子を同時に解放し、効率よく電流コラプスを改善することができる。この効果はｐｎ発光体２０７が中間層を有する場合において特に顕著に得られる。その理由は、中間層と、ｐ型窒化物半導体層２０５及び第１のｎ型窒化物半導体層２１６、第２のｎ型窒化物半導体層２１７との屈折率差を利用して、ｐｎ発光体２０７からの光を全反射させて光閉じ込めをすることができるからである。
以上、本実施形態に係る窒化物半導体装置は、トランジスタのユニットセル内部の活性領域に発光源となるｐｎ発光体２０７を設けているため、チップサイズを拡大することなく、複数の準位にトラップされた電子を同時に解放し、効率よく電流コラプスを改善することができる。
（第７の実施形態）
第７の実施形態における窒化物半導体装置の構成（ｐｎ発光体部分）を示す模式図を、図２０に示す。本実施の形態の窒化物半導体装置は、ショットキーダイオード（ＳＤ）である。なお、本実施形態においては、ｐｎ発光体２０７の構成が第４の実施形態にかかる半導体装置（図１５）と異なり、中間層２１５を有している。なお、基板２０１、バッファ層２０２、第１の窒化物半導体層２０３等の構成については、第４の実施形態と同様である（表３、表４参照）。
ここでｐ型窒化物半導体層２０５とｎ型窒化物半導体層２０６は異なるバンドギャップを有している。ｐｎ発光体２０７は、ｐ型窒化物半導体層２０５とｎ型窒化物半導体層２０６を有する。ｐ型窒化物半導体層２０５、ｎ型窒化物半導体層２０６と中間層２１５は、異なる面方位を有する複数の面において接触している。このような構成によって、１組のｐｎ発光体２０７から複数の波長又は方向を有する発光が得られ、複数の領域に複数の活性化エネルギーを有する準位にトラップされた電子を同時に解放し、効率よく電流コラプスを改善することができる。好適には、ｐｎ発光体２０７が部分的に中間層を有する構成が望ましい。あるいは、ｐ型窒化物半導体層２０５がバンドギャップの異なる複数のｐ型窒化物半導体層を有する構成、又はｎ型窒化物半導体層２０６がバンドギャップの異なる複数のｎ型窒化物半導体層２０６を有する構成であることが望ましい。この効果はｐｎ発光体２０７が中間層を有する場合において特に顕著に得られる。その理由は、中間層と、ｐ型窒化物半導体層２０５及びｎ型窒化物半導体層２０６との屈折率差を利用して、ｐｎ発光体２０７からの光を全反射させて光閉じ込めをすることができるからである。
（第１の変形例）
第７の実施形態の第１の変形例に係る窒化物半導体装置（ｐｎ発光体部分）の模式図を、図２１に示す。なお、本変形例においては、ｐｎ発光体２０７の構成が第７の実施形態にかかる半導体装置（図２０）と異なるが、基板２０１、バッファ層２０２、第１の窒化物半導体層２０３等他の構成については、第７の実施形態と同様である（表３、表４参照）。
第２の窒化物半導体層２０４の上に、ｐ型窒化物半導体層２０５と第１のｎ型窒化物半導体層２１６、第２のｎ型窒化物半導体層２１７が形成される。第１のｎ型窒化物半導体層２１６と第２のｎ型窒化物半導体層２１７は異なる組成を有することにより異なるバンドギャップエネルギーを有する。第１のｎ型窒化物半導体層２１６、第２のｎ型窒化物半導体層２１７は、ｐ型窒化物半導体層２０５をドライエッチ処理する工程の後、選択的に結晶成長を再度行うことによって形成してもよい。また、第１のｎ型窒化物半導体層２１６、第２のｎ型窒化物半導体層２１７は、アンドープのＧａＮを形成したあと、Ｓｉイオンを注入し活性化アニール処理を施すことによって形成されてもよい。
ｐｎ発光体２０７はｐ型窒化物半導体層２０５と第１のｎ型窒化物半導体層２１６、第２のｎ型窒化物半導体層２１７を有する。ｐ型窒化物半導体層２０５と第１のｎ型窒化物半導体層２１６、第２のｎ型窒化物半導体層２１７は異なる面方位を有する複数の面において接触している。
このような構成によって、１組のｐｎ発光体２０７から複数の方向及び波長を有する発光が得られ、複数の領域の複数の準位にトラップされた電子を同時に解放し、効率よく電流コラプスを改善することができる。この効果はｐｎ発光体２０７が中間層を有する場合において特に顕著に得られる。その理由は、中間層と、ｐ型窒化物半導体層２０５及び第１のｎ型窒化物半導体層２１６、第２のｎ型窒化物半導体層２１７との屈折率差を利用して、ｐｎ発光体２０７からの光を全反射させて光閉じ込めをすることができるからである。
以上、本実施形態に係る窒化物半導体装置は、トランジスタのユニットセル内部の活性領域に発光源となるｐｎ発光体２０７を設けているため、チップサイズを拡大することなく複数の領域の準位にトラップされた電子を同時に解放し、効率よく電流コラプスを改善することができる。
本開示に係る窒化物半導体装置によれば、例えばパワースイッチング素子に用いることのできる窒化物半導体装置を提供することができる。
１０１，２０１ 基板
１０２，２０２ バッファ層
１０３，２０３ 第１の窒化物半導体層
１０４，２０４ 第２の窒化物半導体層
１０５，１２２，２０５ ｐ型窒化物半導体層
１０６，２０６ ｎ型窒化物半導体層
１０７，２０７ ｐｎ発光体
１０８ ソース電極
１０９ ゲート電極
１１０ ドレイン電極
１１８ ゲート信号
１１９ 電源
１２０ コンタクト部
１２１ 活性領域
１２３ 絶縁体層
１２６ ゲート・ソース接続端子
１２７ ソースパッド
１２８ ゲートパッド
１２９ ドレインパッド
２１１ アノード電極
２１２ カソード電極
２１５ 中間層
２１６ 第１のｎ型窒化物半導体層
２１７ 第２のｎ型窒化物半導体層

Claims (6)

  1. 基板の上に形成され、第１の窒化物半導体層、及び前記第１の窒化物半導体層の上に形成され且つ前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を有する半導体積層体と、前記半導体積層体の上に、互いに間隔をおいて形成されたソース電極とドレイン電極と、前記ソース電極と前記ドレイン電極との間に、前記ソース電極及び前記ドレイン電極と互いに間隔をおいて形成されたゲート電極を有するトランジスタと、
    前記半導体積層体の上に、ｐ型窒化物半導体層とｎ型窒化物半導体層からなり、前記半導体積層体に存在する電子捕獲準位より大きいエネルギー値の光を発するｐｎ発光体とを有し、
    前記ｐｎ発光体のｐ型窒化物半導体層が、前記ゲート電極と電気的に接続され、前記トランジスタのゲートとして機能することを特徴とする窒化物半導体装置。
  2. 基板の上に形成され、第１の窒化物半導体層、及び前記第１の窒化物半導体層の上に形成され且つ前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を有する半導体積層体と、前記半導体積層体の上に互いに間隔をおいて形成されたアノード電極とカソード電極とを有するダイオードと、
    前記半導体積層体の上に、ｐ型窒化物半導体層とｎ型窒化物半導体層からなり、前記半導体積層体に存在する電子捕獲準位より大きいエネルギー値の光を発するｐｎ発光体とを有し、
    前記ｐｎ発光体のｐ型窒化物半導体層が、前記アノード電極と電気的に接続され、前記ダイオードのアノードとして機能することを特徴とする窒化物半導体装置。
  3. 基板の上に形成され、第１の窒化物半導体層、及び前記第１の窒化物半導体層の上に形成され且つ前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を有する半導体積層体と、前記半導体積層体の上に、前記半導体積層体とショットキー接合されたアノード電極と、前記アノード電極と互いに間隔をおいて形成されたカソード電極とを有するダイオードと、
    前記半導体積層体の上に、ｐ型窒化物半導体層とｎ型窒化物半導体層からなり、前記半導体積層体に存在する電子捕獲準位より大きいエネルギー値の光を発するｐｎ発光体とを有し、
    前記ｐｎ発光体は、前記アノード電極と前記カソード電極の間に形成され、
    前記ｐｎ発光体のｐ型窒化物半導体層の上面、側面または活性領域外箇所のいずれかが前記アノード電極と接続され、
    前記ｐｎ発光体は、前記ｐ型窒化物半導体層と前記ｎ型窒化物半導体層との対向面組を複数有し、
    前記複数の対向面組の内少なくとも２つの対向面組が異なる面方位であることを特徴とする窒化物半導体装置。
  4. 基板の上に形成され、第１の窒化物半導体層、及び前記第１の窒化物半導体層の上に形成され且つ前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を有する半導体積層体と、前記半導体積層体の上に、前記半導体積層体とショットキー接合されたアノード電極と、前記アノード電極と互いに間隔をおいて形成されたカソード電極とを有するダイオードと、
    前記半導体積層体の上に、ｐ型窒化物半導体層とｎ型窒化物半導体層からなり、前記半導体積層体に存在する電子捕獲準位より大きいエネルギー値の光を発するｐｎ発光体とを有し、
    前記ｐｎ発光体は、前記アノード電極と前記カソード電極の間に形成され、
    前記ｐｎ発光体のｐ型窒化物半導体層の上面、側面または活性領域外箇所のいずれかが前記アノード電極と接続され、
    前記ｐｎ発光体は、前記ｐ型窒化物半導体層と前記ｎ型窒化物半導体層との対向面組を複数有し、
    前記複数の対向面組の内少なくとも２つの対向面組が異なる面方位であり、該２つの対向面組の内の一方から出力される光のエネルギー値が他方から出力される光のエネルギー値と異なることを特徴とする窒化物半導体装置。
  5. 基板の上に形成され、第１の窒化物半導体層、及び前記第１の窒化物半導体層の上に形成され且つ前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を有する半導体積層体と、前記半導体積層体の上に、前記半導体積層体とショットキー接合されたアノード電極と、前記アノード電極と互いに間隔をおいて形成されたカソード電極とを有するダイオードと、
    前記半導体積層体の上に、ｐ型窒化物半導体層とｎ型窒化物半導体層からなり、前記半導体積層体に存在する電子捕獲準位より大きいエネルギー値の光を発するｐｎ発光体とを有し、
    前記ｐｎ発光体は、前記アノード電極と前記カソード電極の間に形成され、
    前記ｐｎ発光体のｐ型窒化物半導体層が前記アノード電極側に形成され、
    前記ｐｎ発光体のｎ型窒化物半導体層が前記カソード電極側に形成され、
    前記ｐｎ発光体は、前記ｐ型窒化物半導体層と前記ｎ型窒化物半導体層との対向面組を複数有し、
    前記複数の対向面組の内少なくとも２つの対向面組が異なる面方位であることを特徴とする窒化物半導体装置。
  6. 基板の上に形成され、第１の窒化物半導体層、及び前記第１の窒化物半導体層の上に形成され且つ前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を有する半導体積層体と、前記半導体積層体の上に、前記半導体積層体とショットキー接合されたアノード電極と、前記アノード電極と互いに間隔をおいて形成されたカソード電極とを有するダイオードと、
    前記半導体積層体の上に、ｐ型窒化物半導体層とｎ型窒化物半導体層からなり、前記半導体積層体に存在する電子捕獲準位より大きいエネルギー値の光を発するｐｎ発光体とを有し、
    前記ｐｎ発光体は、前記アノード電極と前記カソード電極の間に形成され、
    前記ｐｎ発光体のｐ型窒化物半導体層が前記アノード電極側に形成され、
    前記ｐｎ発光体のｎ型窒化物半導体層が前記カソード電極側に形成され、
    前記ｐｎ発光体は、前記ｐ型窒化物半導体層と前記ｎ型窒化物半導体層との対向面組を複数有し、
    前記複数の対向面組の内少なくとも２つの対向面組が異なる面方位であり、該２つの対向面組の内の一方から出力される光のエネルギー値が他方から出力される光のエネルギー値と異なることを特徴とする窒化物半導体装置。
JP2015516889A 2013-05-16 2014-03-28 窒化物半導体装置 Active JP6349554B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013103673 2013-05-16
JP2013103673 2013-05-16
PCT/JP2014/001812 WO2014184995A1 (ja) 2013-05-16 2014-03-28 窒化物半導体装置

Publications (2)

Publication Number Publication Date
JPWO2014184995A1 JPWO2014184995A1 (ja) 2017-02-23
JP6349554B2 true JP6349554B2 (ja) 2018-07-04

Family

ID=51897989

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015516889A Active JP6349554B2 (ja) 2013-05-16 2014-03-28 窒化物半導体装置

Country Status (3)

Country Link
US (1) US9680053B2 (ja)
JP (1) JP6349554B2 (ja)
WO (1) WO2014184995A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017022288A (ja) * 2015-07-13 2017-01-26 株式会社豊田中央研究所 半導体装置
JP6304199B2 (ja) * 2015-11-05 2018-04-04 トヨタ自動車株式会社 スイッチング素子
JP6657913B2 (ja) * 2015-12-16 2020-03-04 株式会社豊田中央研究所 半導体装置および半導体装置の製造方法
JP6651901B2 (ja) * 2016-02-26 2020-02-19 株式会社豊田中央研究所 半導体装置
US11000203B2 (en) * 2016-03-10 2021-05-11 Epitronic Holdings Pte Ltd. Microelectronic sensor for intestinal and gut diagnostics and gut motility monitoring
EP3426133B1 (en) * 2016-03-10 2020-05-06 Epitronic Holdings Pte. Ltd. Microelectronic sensors for non-invasive monitoring of physiological parameters
JP6866769B2 (ja) * 2017-05-31 2021-04-28 日亜化学工業株式会社 半導体装置
US20210074880A1 (en) * 2018-12-18 2021-03-11 Bolb Inc. Light-output-power self-awareness light-emitting device
CN111384167B (zh) * 2018-12-30 2022-07-29 苏州能讯高能半导体有限公司 半导体器件及制作方法
CN111739934B (zh) * 2020-07-31 2022-03-08 电子科技大学 一种具有结型场板的氮化镓高电子迁移率晶体管

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60110173A (ja) * 1983-11-21 1985-06-15 Matsushita Electric Ind Co Ltd 半導体装置
JP2629428B2 (ja) * 1990-10-01 1997-07-09 日本電気株式会社 砒化ガリウムｆｅｔ集積回路
EP1478031A4 (en) * 2002-02-19 2008-12-03 Hoya Corp LIGHT EMISSION ELEMENT OF THE FIELD EFFECT TRANSISTOR TYPE
KR100459898B1 (ko) * 2002-03-07 2004-12-04 삼성전자주식회사 실리콘 발광소자 및 이를 채용한 디스플레이 장치
EP1687670B1 (en) * 2003-11-19 2014-03-12 University of Florida Research Foundation, Inc. A method to contact patterned electrodes on porous substrates and devices thereby
JP2005286135A (ja) * 2004-03-30 2005-10-13 Eudyna Devices Inc 半導体装置および半導体装置の製造方法
JP2006286746A (ja) * 2005-03-31 2006-10-19 Furukawa Electric Co Ltd:The 電界効果トランジスタ
JP2007173590A (ja) * 2005-12-22 2007-07-05 Toshiba Corp 半導体発光材料およびそれを用いた発光素子
JP4884883B2 (ja) * 2006-08-18 2012-02-29 古河電気工業株式会社 Ｉｉｉ族窒化物半導体装置
JP2008198731A (ja) * 2007-02-09 2008-08-28 Toshiba Corp 半導体装置
KR101496151B1 (ko) * 2008-06-25 2015-02-27 삼성전자주식회사 산화물 다이오드를 이용한 디스플레이 장치
JP2010073744A (ja) * 2008-09-16 2010-04-02 Panasonic Corp トランジスタ及びその駆動方法、双方向スイッチ及びその駆動方法
JP2012099706A (ja) * 2010-11-04 2012-05-24 Panasonic Corp 窒化物半導体装置
JP5655654B2 (ja) 2011-03-18 2015-01-21 富士通株式会社 増幅装置
JP5075264B1 (ja) * 2011-05-25 2012-11-21 シャープ株式会社 スイッチング素子
US9153732B2 (en) * 2012-02-23 2015-10-06 Nthdegree Technologies Worldwide Inc. Active LED module
JP6132290B2 (ja) * 2012-04-30 2017-05-24 トゥビタク シリコン光源およびそれを応用したデバイス
US9024292B2 (en) * 2012-06-02 2015-05-05 Xiaohang Li Monolithic semiconductor light emitting devices and methods of making the same
JP2014120731A (ja) * 2012-12-19 2014-06-30 Mitsubishi Electric Corp 半導体装置

Also Published As

Publication number Publication date
US20160064600A1 (en) 2016-03-03
WO2014184995A1 (ja) 2014-11-20
US9680053B2 (en) 2017-06-13
JPWO2014184995A1 (ja) 2017-02-23

Similar Documents

Publication Publication Date Title
JP6349554B2 (ja) 窒化物半導体装置
US10270436B2 (en) Transistors having on-chip integrated photon source or photonic-ohmic drain to facilitate de-trapping electrons trapped in deep traps of transistors
WO2010021099A1 (ja) 電界効果トランジスタ
JP4761319B2 (ja) 窒化物半導体装置とそれを含む電力変換装置
JP4775859B2 (ja) 窒化物半導体装置とそれを含む電力変換装置
JP4645313B2 (ja) 半導体装置
KR100573720B1 (ko) 전력 반도체소자
JP5591776B2 (ja) 窒化物半導体装置およびそれを用いた回路
JP5672756B2 (ja) 半導体装置
US11322606B2 (en) Heterojunction semiconductor device having high blocking capability
JP2013098317A (ja) 半導体装置およびその製造方法
US10818815B2 (en) Semiconductor relay
US20120043588A1 (en) Semiconductor device
JP5179694B2 (ja) 後面にドナーをドープしたヘテロ構造
JP2017059786A (ja) 半導体装置
US8581298B2 (en) Semiconductor device
JP6331471B2 (ja) 窒化物半導体装置
JP5985162B2 (ja) 窒化物系半導体装置
JP2017022288A (ja) 半導体装置
JP2015056413A (ja) 窒化物半導体装置
JP2010073744A (ja) トランジスタ及びその駆動方法、双方向スイッチ及びその駆動方法
JP6083259B2 (ja) 窒化物半導体装置
JP2012033773A (ja) 半導体素子および半導体デバイス
KR102241012B1 (ko) 다이오드 내장형 반도체 소자
JP6589432B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180326

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180424

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180507

R151 Written notification of patent or utility model registration

Ref document number: 6349554

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151