JP2012099706A - 窒化物半導体装置 - Google Patents

Abstract

【課題】窒化物半導体装置において、高温且つ高電圧下のスイッチング時においても電流コラプスによるオン抵抗の増大が生じないようにする。
【解決手段】基板１上には、バッファ層２、ＧａＮからなるチャネル層３及びアンドープＡｌＧａＮからなるバリア層４が順次形成されている。チャネル層３は、該チャネル層３の下部にｐ型不純物層３ａを有し、その上にアンドープ層３ｂを有している。バリア層４及びチャネル層３の端部が除去されており、露出したバリア層４及びチャネル層３の側面と接するように、それぞれソース電極５及びドレイン電極６が設けられている。バリア層４上におけるソース電極５とドレイン電極６との間の領域にはゲート電極７が設けられている。
【選択図】図１

Description

本発明は、窒化物半導体材料を用いた窒化物半導体装置に関する。

窒化ガリウム（ＧａＮ）に代表されるIII族窒化物半導体は、シリコン（Ｓｉ）及びヒ化ガリウム（ＧａＡｓ）を凌ぐ高い絶縁破壊電界並びに高い飽和速度を有している。このため、ＧａＮ系材料を用いた電界効果トランジスタ（Field Effect transistor：ＦＥＴ）又はダイオードは、次世代のハイパワーデバイスとして非常に期待されており、研究及び開発が盛んに行われている。

図９に、従来の一般的なＧａＮ系ＦＥＴの断面構造を示す。図９に示すように、基板１０１の上には、バッファ層１０２、ＧａＮ系半導体からなるチャネル層１０３及びバリア層１０４が順次形成されている。バリア層１０４の上には、ソース電極１０５及びドレイン電極１０６が互いに間隔をおいて形成され、ソース電極１０５及びドレイン電極１０６の間の領域には、ゲート電極１０７が形成されている。ここで、バリア層１０４には、チャネル層１０３よりも格子定数が小さい半導体が用いられる。これにより、チャネル層１０３におけるバリア層１０４との界面領域に２次元電子ガス（２ＤＥＧ）層が形成される。この２次元電子ガス層は、ＦＥＴ動作時の電流経路となる。一般に、チャネル層はＧａＮから構成され、バリア層はＡｌＧａＮから構成される。

しかしながら、ＧａＮ系ＦＥＴ又はＧａＮ系ダイオードには、電流コラプスと呼ばれるＧａＮ系材料に特有の課題が存在する。電流コラプスとは、スイッチングのオフ状態からオン状態に切り替えた直後に過渡的にオン抵抗が増大し、ドレイン電流が減少するという現象である。この電流コラプスは、一般には、窒化物半導体層の表面に形成される電子トラップ準位が関係していると考えられている。

電流コラプスを抑制する方法として、以下に記す解決策が知られている。例えば、下記の特許文献１においては、図１０に示すように、基板２０１の上に、ＧａＮ系半導体からなるチャネル層２０２及びバリア層２０３が順次形成されており、バリア層２０３の上には、ＧａＮ系半導体からなるＧａＮ系保護層２０４が設けられている。ＧａＮ系保護層２０４の上面のうち、ソース電極２０５、ドレイン電極２０６及びゲート電極２０７が形成されている領域を除く領域は、窒化シリコン（ＳｉＮ）からなる保護膜２０８により被覆されている。これにより、窒化物半導体層の表面の電子トラップ準位を低減することができるので、電流コラプスを抑制することができる。

また、特許文献２には、窒化物半導体層の上面をＳｉＮにより被覆すると共に、ゲート電極からドレイン電極側にひさし状に張り出したフィールドプレート電極を形成する構成が記載されている。

特開２００２−３５９２５６号公報 特開２００４−２００２４８号公報

しかしながら、特許文献１及び特許文献２に記載された方法では、電流コラプスを抑制する効果は若干あるものの、高温且つ高電圧下のスイッチングを行う際には、その効果は全く不十分であり、電流コラプスによるオン抵抗の増大が顕著に現れる。このため、実際にデバイスを用いて機器を動作させる場合には、消費電力が非常に大きくなるという問題がある。

本発明は、前記の問題に鑑み、窒化物半導体装置において、高温且つ高電圧下のスイッチング時においても電流コラプスによるオン抵抗の増大が生じないようにすることを目的とする。

前記の目的を達成するため、本発明は、窒化物半導体装置を、チャネル層における少なくともバリア層と反対側の領域にｐ型不純物層を形成する構成とする。

本願発明者らは、窒化物半導体装置が高温且つ高電圧下のスイッチング時においても電流コラプスによるオン抵抗の増大が生じないようにすべく、種々検討を重ねた結果、高電圧スイッチング動作を行う際には、電流コラプスが窒化物半導体層の表面の電子トラップ準位だけでなく、チャネル層中の電子トラップ準位にも大きく影響されるという知見を得ている。

本発明は、上記の知見に基づいて成されたものであり、具体的には以下の構成を採る。

本発明に係る窒化物半導体装置は、基板上に形成された第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され、第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層とを備え、第１の窒化物半導体層は、該第１の窒化物半導体層の少なくとも一部にｐ型不純物層を有している。

本発明の窒化物半導体装置によると、チャネル層として機能する第１の窒化物半導体層は、該第１の窒化物半導体層の少なくとも一部にｐ型不純物層を有しているため、第１の窒化物半導体層中の電子トラップ準位に捕獲される電子の量（割合）が低減される。これにより、高電圧スイッチング時の電流コラプスを大きく低減することができる。

本発明の窒化物半導体装置において、ｐ型不純物層は、第１の窒化物半導体層における第２の窒化物半導体層との界面から１μｍ以内の領域に形成されていることが好ましい。

この場合に、ｐ型不純物層は、第１の窒化物半導体層における第２の窒化物半導体層との界面から０．２μｍ以上離れた領域に形成されていることが好ましい。

また、本発明の窒化物半導体装置において、第１の窒化物半導体層は、ｐ型不純物層の上側部分に形成され、組成にインジウムを含む領域を有していてもよい。

この場合に、インジウムの組成は、６％以上であってもよい。

本発明の窒化物半導体装置は、インジウムを含む領域を有している場合に、第１の窒化物半導体層が、インジウムを含む領域の上で、且つ第２の窒化物半導体層との間の領域に形成されたアンドープ層を有していてもよい。

本発明の窒化物半導体装置は、第１の窒化物半導体層及び第２の窒化物半導体層のうち少なくとも第１の窒化物半導体層と接するように設けられたソース電極及びドレイン電極と、第２の窒化物半導体層の上におけるソース電極及びドレイン電極との間の領域に設けられたゲート電極とをさらに備え、電界効果トランジスタとして機能することが好ましい。

この場合に、本発明の窒化物半導体装置は、ゲート電極と第２の窒化物半導体層との間に形成されたｐ型の第３の窒化物半導体層をさらに備えていてもよい。

また、この場合に、本発明の窒化物半導体装置は、ゲート電極と第２の窒化物半導体層との間に形成された絶縁膜をさらに備えていてもよい。

本発明の窒化物半導体装置は、ゲート電極を備えている場合に、第２の窒化物半導体層には、ゲート電極の下側の領域に凹部が形成され、ゲート電極の下部は、凹部に形成されていてもよい。

また、本発明の窒化物半導体装置は、第１の窒化物半導体層及び第２の窒化物半導体層のうち少なくとも第１の窒化物半導体層と接するように設けられたカソード電極及びアノード電極とをさらに備え、ダイオードとして機能することが好ましい。

本発明に係る窒化物半導体装置によると、窒化物半導体からなるチャネル層中の電子トラップ準位に捕獲される電子の量（割合）を大幅に低減することができる。このため、高温且つ高電圧下のスイッチング時にも電流コラプスによるオン抵抗の増大がほとんど生じず、その結果、消費電力が小さい機器を実現することができる。

図１は本発明の第１の実施形態に係る窒化物半導体装置（ＦＥＴ）を示す模式的な断面図である。 図２（ａ）〜図２（ｃ）は比較用であって、従来例に係る窒化物半導体装置（ＦＥＴ）におけるバンド構造を示す図である。 図３（ａ）〜図３（ｃ）は本発明の第１の実施形態に係る窒化物半導体装置（ＦＥＴ）におけるバンド構造を示す図である。 図４は本発明の第１の実施形態の第１変形例に係る窒化物半導体装置（ＦＥＴ）を示す模式的な断面図である。 図５は本発明の第１の実施形態の第２変形例に係る窒化物半導体装置（ＦＥＴ）を示す模式的な断面図である。 図６は本発明の第１の実施形態の第３変形例に係る窒化物半導体装置（ＦＥＴ）を示す模式的な断面図である。 図７は本発明の第１の実施形態の第４変形例に係る窒化物半導体装置（ＦＥＴ）を示す模式的な断面図である。 図８は本発明の第２の実施形態に係る窒化物半導体装置（ダイオード）を示す模式的な断面図である。 図９は従来例に係る窒化物半導体装置（ＦＥＴ）を示す模式的な断面図である。 図１０は他の従来例に係る窒化物半導体装置（ＦＥＴ）を示す模式的な断面図である。

（第１の実施形態）
本発明の第１の実施形態に係る窒化物半導体装置であるＦＥＴについて図１を参照しながら説明する。

図１に示すように、第１の実施形態に係るＦＥＴは、例えば、シリコン（Ｓｉ）からなる基板１の上に順次形成された、窒化アルミニウム（ＡｌＮ）又は窒化アルミニウムガリウム（ＡｌＧａＮ）からなるバッファ層２、ＧａＮからなるチャネル層３、及びアンドープＡｌＧａＮからなり、チャネル層３よりもバンドギャップが大きいバリア層４を有している。

チャネル層３は、基板１側に形成され、マグネシウム（Ｍｇ）等のｐ型不純物が導入されてなるｐ型不純物層３ａと、該ｐ型不純物層３ａの上に形成されたアンドープ層３ｂとから構成される。なお、本願明細書において、アンドープとは、不純物が半導体層に意図的に導入されていないことを意味する。また、本実施形態においては、窒化物半導体層の成長用の基板１として、シリコン（Ｓｉ）を用いているが、Ｓｉには限られず、例えば、サファイア（単結晶Ａｌ_２Ｏ_３）又は炭化シリコン（ＳｉＣ）等を用いてもよい。また、ｐ型不純物にはＭｇを用いているが、窒化物半導体中においてｐ型の導電性を示す不純物であれば、Ｍｇに限られない。

バリア層４の両端部及びチャネル層３の両端部の一部が除去されており、露出したバリア層４及びチャネル層３の各側面と接するように、それぞれソース電極５及びドレイン電極６が形成されている。ソース電極５及びドレイン電極６の構成材料には、オーミック接合を得られる、例えばチタン（Ｔｉ）及びアルミニウム（Ａｌ）からなる多層膜を用いることができる。なお、ソース電極５及びドレイン電極６は、バリア層４の上に形成してもよいが、本実施形態のように、ソース電極５及びドレイン電極６を少なくともチャネル層３におけるアンドープ層３ｂの側面の一部と接触するように形成すると、ソース電極５及びドレイン電極６がチャネル層３に生成される２次元電子層と直接に接することから、両電極５、６の接触抵抗を小さくすることができる。

バリア層４の上におけるソース電極５とドレイン電極６との間の領域には、ゲート電極７が形成されている。ゲート電極７の構成材料には、バリア層４とショットキー接合する材料が選択され、例えばパラジウム（Ｐｄ）及びニッケル（Ｎｉ）を含む多層膜を用いることができる。また、バリア層４の上におけるゲート電極７を除く領域には、シリコン窒化（ＳｉＮ）膜８が形成されている。

以下、前記のように構成された、本実施形態に係るＦＥＴが、高電圧スイッチング時の電流コラプスによるオン抵抗の増大を抑制できる理由を詳細に説明する。

まず、図２（ａ）〜図２（ｃ）に比較用として、図９に示した従来例に係るＦＥＴの破線Ａにおける電子のバンド構造を示す。従来例のチャネル層１０３には、ｐ型不純物層が形成されていない。さらに、従来例のチャネル層１０３中には、導電帯に比較的に近い準位に電子トラップ準位が存在する。

図２（ａ）は、スイッチングのオン状態のバンド構造を示している。この場合は、電子が電子トラップ準位にほとんど捕獲されていない。なお、チャネル層１０３及びバリア層１０４の界面には２次元電子ガス層が形成されており、該２次元電子ガス層が電流経路となる。

図２（ｂ）は、スイッチングのオフ状態のバンド構造を示している。オフ状態の場合には、ゲート電極１０７とドレイン電極１０６との間に高電圧が印加されるため、窒化物半導体層中におけるゲート電極１０７とドレイン電極１０６との間の領域に高電界領域が生じる。この生じた高電界により電子が加速されて、チャネル層１０３中の電子トラップ準位に捕獲される。チャネル層１０３中の電子トラップ準位に電子が捕獲されたことにより、導電帯Ｅｃがオン状態と比べて高エネルギー側に持ち上がり、２次元電子ガス層が狭窄されて、電子が流れにくい状態となる。

図２（ｃ）は、スイッチングのオフ状態からオン状態に切り替えた直後のバンド構造を示している。オン状態に切り替えることにより、電子トラップ準位に捕獲された電子は徐々に放出され始める。但し、捕獲された電子が完全に放出されるまでの一定時間中は、２次元電子ガス層が狭窄された状態が続くため、結果的にオン抵抗が高くなる。

以上説明した原理により、従来例に係る高電圧スイッチング時のオン直後には過渡的にオン抵抗が高くなる。

次に、図３（ａ）〜図３（ｃ）に、図１に示した、第１の実施形態に係るＦＥＴの破線Ａにおける電子のバンド構造を示す。

図３（ａ）に、スイッチングのオン状態のバンド構造を示す。従来の図２（ａ）と比較すると、チャネル層３のうちｐ型不純物層３ａには、ｐ型不純物がドーピングされているため、図３（ａ）に示すように、エネルギーが上昇して、アンドープ層３ｂとｐ型不純物層３ａとの間に、電子に対する電位障壁が形成されている点が異なる。

図３（ｂ）に、スイッチングのオフ状態のバンド構造を示す。従来構造と同様に、スイッチングのオフ時に生じる窒化物半導体層中の高電界により電子が加速されて、チャネル層３のうちアンドープ層３ｂにおいて電子トラップ準位への電子の捕獲が生じる。しかしながら、アンドープ層３ｂとｐ型不純物層３ａとの間には電位障壁が形成されるため、電子がその電位障壁を越えてｐ型不純物層３ａ中の電子トラップ準位に捕獲される量（割合）は極めて少なくなる。このため、従来構造と比較して電子が捕獲される量（割合）は大幅に低減されるので、２次元電子ガス層の狭窄も従来構造よりも大幅に抑制される。

図３（ｃ）に、スイッチングのオフ状態からオン状態に切り替えた直後のバンド構造を示す。本実施形態に係るＦＥＴにおいては、オフ状態での２次元電子ガス層の狭窄がほとんどなく、このため、スイッチングのオン直後の過渡的なオン抵抗の増大も極めて小さくなる。

以上説明した原理により、第１の実施形態に係るＦＥＴは、チャネル層３の一部、すなわちチャネル層３の下部にｐ型不純物層３ａを設けることにより、電流コラプスによるオン抵抗の増大を抑制することができる。

なお、チャネル層３に形成されるアンドープ層３ｂの厚さは、１．０μｍ以下が望ましい。すなわち、チャネル層３のバリア層４との界面からｐ型不純物層３ａまでの厚さは１．０μｍ以下が望ましい。なぜなら、チャネル層３のバリア層４との界面からｐ型不純物層３ａまでの厚さが大きいと、電流コラプスを低減するという効果は得られず、１．０μｍ以下とすることにより、電流コラプスを低減する効果が得られるからである。

さらに望ましくは、チャネル層３のバリア層４との界面からｐ型不純物層３ａまでの厚さは０．２μｍ以上で、できる限り小さい値とする。結晶成長中のｐ型不純物層３ａに、ｐ型不純物であるＭｇをドーピングした場合に、意図的なドーピングを停止してから、約０．２μｍはメモリ効果によって結晶中にＭｇが多く混入することを確認している。２次元電子ガス層を形成するチャネル層３とバリア層４との界面にＭｇが取り込まれると、キャリア密度が減少して、オン抵抗が高くなるという問題が生じる。そこで、チャネル層３のバリア層４との界面からｐ型不純物層３ａまでの厚さは０．２μｍ以上であることが望ましい。但し、電流コラプスの観点からは、チャネル層３のバリア層４との界面からｐ型不純物層３ａまでの厚さができる限り小さい方が望ましく、その結果、高電圧下のスイッチング時の電流コラプスによるオン抵抗の増大を抑制することができる。

以下に、第１の実施形態の種々の変形例を示す。なお、各変形例において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

（第１の実施形態の第１変形例）
図１に示す第１の実施形態においては、ゲート電極７をバリア層４の上に直接に形成する構成としている。

これに対し、図４に示すように、第１変形例においては、バリア層４とゲート電極７との間に、ｐ型ＡｌＧａＮからなるｐ型半導体層９を形成してもよい。

なお、ｐ型半導体層９の厚さは、ドープされるｐ型不純物の濃度にもよるが、例えば ０．１μｍ程度が好ましい。

（第１の実施形態の第２変形例）
また、図５の第２変形例に示すように、バリア層４とゲート電極７との間に絶縁膜１０を形成して、本発明に係るＦＥＴをＭＩＳ（Metal Insulator Semiconductor）構造としてもよい。

なお、絶縁膜１０は、窒化シリコン（ＳｉＮ）又はアルミナ（Ａｌ_２Ｏ_３）等が好ましく、その膜厚は、例えば５０ｎｍ程度が好ましい。

このとき、絶縁膜１０にＳｉＮを用いる場合には、バリア層４の露出面上に形成されているＳｉＮ膜８をパターニングせずに、そのまま絶縁膜１０として用いてもよい。

（第１の実施形態の第３変形例）
また、図６の第３変形例に示すように、バリア層４におけるゲート電極形成領域に凹部４ａを設け、設けた凹部４ａにゲート電極７の下部が埋まるような構成としてもよい。

以上の第１変形例から第３変形例により、ＦＥＴに印加する駆動電圧を大きくすることができ、その結果、ノイズによる機器の誤動作を防止することができる。

（第１の実施形態の第４変形例）
図７は本発明の第１の実施形態の第４変形例を示している。

第４変形例に係る、バッファ層２とバリア層４との間に形成されるチャネル層１１は、基板１側から順に、ｐ型不純物がドープされたｐ型ＧａＮからなるｐ型不純物層１１ａ、厚さが１０ｎｍのアンドープのＩｎＧａＮ層１１ｂ、及び厚さが２０ｎｍのアンドープのＧａＮ層１１ｃを含む少なくとも３層から構成されている。

上述したように、ｐ型不純物であるＭｇは、意図的なドーピングを停止した後も、メモリ効果によって結晶中に取り込まれやすい。本願発明者らは、チャネル層１１にＩｎＧａＮ層１１ｂを導入することにより、メモリ効果による結晶中へのＭｇの混入を抑制できることを見出している。

具体的には、ｐ型不純物層１１ａに意図的なＭｇドーピングを行い、その後、ＩｎＧａＮ層１１ｂを形成する。これにより、ＭｇはＩｎＧａＮ層１１ｂ中に取り込まれるが、そこではメモリ効果が抑制されるため、該ＩｎＧａＮ層１１ｂの上に形成されるＧａＮ層１１ｃには、Ｍｇがほとんど取り込まれなくなる。

なお、チャネル層１１には、その最上層にアンドープのＧａＮ層１１ｃを設けなくても、Ｍｇの２次元電子ガス層への混入は抑制可能である。但し、ＩｎＧａＮ層は、一般にＡｌＧａＮ層及びＧａＮ層と比べて低温下で成長させる。このため、アンドープのＧａＮ層１１ｃを設けなければ、ＩｎＧａＮ層１１ｂを成長した後に、成長条件を変更するために結晶成長を一時的に中断し、その後、バリア層４を成長しなければならなくなる。従って、ＩｎＧａＮ層１１ｂとバリア層４との間に良好な接合界面が得られにくくなって、オン抵抗が増大してしまうおそれがある。そこで、ＩｎＧａＮ層１１ｂとＡｌＧａＮからなるバリア層４との間に、バリア層４と同様に高温下で成長するＧａＮ層１１ｃを導入する方がより望ましい。

ここで、ｐ型不純物であるＭｇのメモリ効果による２次元電子ガス層への混入を確実に抑制するには、ＩｎＧａＮ層１１ｂのＩｎ濃度を６％以上且つ１０％以下程度とすることが望ましい。

このようにすると、チャネル層１１のバリア層４との界面からｐ型不純物層１１ａまでの厚さを十分に小さくできるため、電流コラプスによるオン抵抗の増大を劇的に抑制することができる。また、２次元電子ガス層へのＭｇの混入によるオン抵抗の増大もなくなるので、結果として極めて良好なデバイス特性を得ることができる。

（第２の実施形態）
以下、本発明の第２の実施形態に係る窒化物半導体装置であるダイオードについて図８を参照しながら説明する。

図８に示すように、第２の実施形態に係るダイオードは、ショットキーバリアダイオードであり、例えば、Ｓｉからなる基板２１の上に順次形成された、ＡｌＮ又はＡｌＧａＮからなるバッファ層２２、ＧａＮからなるチャネル層２３、及びアンドープＡｌＧａＮからなり、チャネル層２３よりもバンドギャップが大きいバリア層２４を有している。

チャネル層２３は、第１の実施形態と同様に、基板２１側に形成され、Ｍｇ等のｐ型不純物が導入されてなるｐ型不純物層２３ａと、該ｐ型不純物層２３ａの上に形成されたアンドープ層２３ｂとから構成される。

バリア層２４の両端部及びチャネル層２３の両端部の一部が除去されており、露出したバリア層２４及びチャネル層２３の各側面と接するように、それぞれアノード電極２５及びカソード電極２６が形成されている。

ショットキー電極であるアノード電極２５の構成材料には、バリア層２４及びチャネル層３とショットキー接合する、例えばＰｄ及びＮｉを含む多層膜を用いることができる。

カソード電極２６の構成材料には、オーミック接合が得られる、例えばＴｉ及びＡｌからなる多層膜を用いることができる。

また、バリア層２４の露出部分にはＳｉＮ膜２７が形成されている。

第２の実施形態に係るダイオードにおいても、第１の実施形態と同様に、チャネル層２３とバリア層２４の界面に形成される２次元電子ガス層が電流経路となる。

このような構成により、第１の実施形態と同様の原理によって、電流コラプスによるオン抵抗の増大を抑制することができる。

また、第２の実施形態に係るチャネル層２３を、第１の実施形態の第４変形例に係るチャネル層１１と同様の積層構造とすることにより、電流コラプスをさらに抑制することが可能となる。

本発明に係る窒化物半導体装置は、高温且つ高電圧下のスイッチング時にも電流コラプスによるオン抵抗の増大がほとんど生じず、その結果、損失が小さい機器を実現することができ、高温且つ高電圧下でスイッチング動作を行う窒化物半導体からなるＦＥＴ又はダイオード等に有用である。

１ 基板
２ バッファ層
３ チャネル層（第１の窒化物半導体層）
３ａ ｐ型不純物層
３ｂ アンドープ層
４ バリア層（第２の窒化物半導体層）
４ａ 凹部
５ ソース電極
６ ドレイン電極
７ ゲート電極
８ シリコン窒化（ＳｉＮ）膜
９ ｐ型半導体層（第３の窒化物半導体層）
１０ 絶縁膜
１１ チャネル層
１１ａ ｐ型不純物層
１１ｂ ＩｎＧａＮ層
１１ｃ ＧａＮ層
２１ 基板
２２ バッファ層
２３ チャネル層
２３ａ ｐ型不純物層
２３ｂ アンドープ層
２４ バリア層
２５ ショットキー電極
２６ オーミック電極
２７ ＳｉＮ膜

Claims (11)

1. 基板上に形成された第１の窒化物半導体層と、
   前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層とを備え、
   前記第１の窒化物半導体層は、該第１の窒化物半導体層の少なくとも一部にｐ型不純物層を有していることを特徴とする窒化物半導体装置。
2. 前記ｐ型不純物層は、前記第１の窒化物半導体層における前記第２の窒化物半導体層との界面から１μｍ以内の領域に形成されていることを特徴とする請求項１に記載の窒化物半導体装置。
3. 前記ｐ型不純物層は、前記第１の窒化物半導体層における前記第２の窒化物半導体層との界面から０．２μｍ以上離れた領域に形成されていることを特徴とする請求項２に記載の窒化物半導体装置。
4. 前記第１の窒化物半導体層は、前記ｐ型不純物層の上側部分に形成され、組成にインジウムを含む領域を有していることを特徴とする請求項１〜３のいずれか１項に記載の窒化物半導体装置。
5. 前記インジウムの組成は、６％以上であることを特徴とする請求項４に記載の窒化物半導体装置。
6. 前記第１の窒化物半導体層は、前記インジウムを含む領域の上で、且つ前記第２の窒化物半導体層との間の領域に形成されたアンドープ層を有していることを特徴とする請求項４又は５に記載の窒化物半導体装置。
7. 前記第１の窒化物半導体層及び第２の窒化物半導体層のうち少なくとも前記第１の窒化物半導体層と接するように設けられたソース電極及びドレイン電極と、
   前記第２の窒化物半導体層の上における前記ソース電極及びドレイン電極との間の領域に設けられたゲート電極とをさらに備え、
   電界効果トランジスタとして機能することを特徴とする請求項１〜６のいずれか１項に記載の窒化物半導体装置。
8. 前記ゲート電極と前記第２の窒化物半導体層との間に形成されたｐ型の第３の窒化物半導体層をさらに備えていることを特徴とする請求項７に記載の窒化物半導体装置。
9. 前記ゲート電極と前記第２の窒化物半導体層との間に形成された絶縁膜をさらに備えていることを特徴とする請求項７に記載の窒化物半導体装置。
10. 前記第２の窒化物半導体層には、前記ゲート電極の下側の領域に凹部が形成され、
    前記ゲート電極の下部は、前記凹部に形成されていることを特徴とする請求項６〜８のいずれか１項に記載の窒化物半導体装置。
11. 前記第１の窒化物半導体層及び第２の窒化物半導体層のうち少なくとも前記第１の窒化物半導体層と接するように設けられたカソード電極及びアノード電極とをさらに備え、
    ダイオードとして機能することを特徴とする請求項１〜６のいずれか１項に記載の窒化物半導体装置。

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