JP2008198731A - 半導体装置 - Google Patents

Abstract

【課題】電界効果トランジスタの電流コラプスの影響をより効果的に低減することが可能な半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、半導体装置１００は、ゲート電圧が印加される第１の端子１０１にゲートが接続され、電流が入力される第２の端子１０２に一端（ドレイン）が接続され、接地に他端（ソース）が接続された電界効果トランジスタ（ＦＥＴ）１０３と、第１の端子１０１とＦＥＴ１０３のゲートとの間の接点１０４に一端（アノード）が接続されるとともに接地に他端（カソード）が接続された発光ダイオード（ＬＥＤ）１０５と、接点１０４と接地との間に、ＬＥＤ１０５と直列に接続された抵抗１０６と、を備える。半導体装置１００において、ＬＥＤ１０５が出力する光が少なくともＦＥＴ１０３に照射されるように、ＦＥＴ１０３とＬＥＤ１０５とが配置されている。
【選択図】図２

Description

本発明は、電界効果トランジスタを備えた半導体装置に関する。

ワイドバンドギャップ材料である窒化ガリウム（ＧａＮ）などの窒化物化合物半導体は、高い絶縁破壊電界強度や高い飽和電子速度などの特性を有している。この窒化物化合物半導体は、高周波、ハイパワーの分野における次世代デバイスとして、大きな注目を集めている。

また、他の窒化物III-Ｖ族半導体の特徴として、自発分極や、ヘテロ構造を形成した際に、材料間の格子不整合により発生するピエゾ分極が大きいことが挙げられる。このため、例えば、ＡｌＧａＮ／ＧａＮへテロ構造では、そのヘテロ界面に高濃度・高移動度の２次元電子ガス（２ＤＥＧ：２Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）が発生する。例えば、類似のＡｌＧａＡｓ／ＧａＡｓヘテロ構造では、発生する２ＤＥＧ濃度は、シートキャリア濃度で、多くておよそ５×１０^１２ｃｍ^−２程度であった。しかし、ＡｌＧａＮ／ＧａＮ系ＨＥＭＴにおいては、シートキャリア濃度で、１×１０^１３ｃｍ^−２以上の高濃度の２ＤＥＧ濃度を得ることが容易である。この特徴を利用して、オン抵抗の低い、ＡｌＧａＮ／ＧａＮへテロ構造による高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）を作製可能である。これにより、この材料系の電子デバイス分野への適用を加速させている。

ここで、このＡｌＧａＮ／ＧａＮ系ＨＥＭＴの有する問題の一つが、電流コラプスと一般的に呼ばれている現象である。

この電流コラプスは、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のドレイン電極に電圧を印加することにより、ドレイン電流が初期値から減少してしまうものである。例えば、ＦＥＴがオフの状態でドレインに高電圧を印加した後、ＦＥＴをオン状態にしてドレインに電流を流すと、ドレインに高電圧を印加する前よりもドレイン電流が減少する。すなわち、ドレイン電圧の上昇と共に、ドレインに高電圧を印加した後のオン抵抗も上昇する。

このように、電流コラプスは、ＡｌＧａＮ／ＧａＮ系ＨＥＭＴの大きな特徴である低損失特性を劣化させる現象である。したがって、電流コラプスの抑制は、ＡｌＧａＮ／ＧａＮ系ＨＥＭＴの大きな課題といえる。

電流コラプスの原因の解明は、現状ではまだ十分とはいえない。電流コラプスには、温度依存性や光照射による回復がある。つまり、この電流コラプスには、何らかの深い準位によるキャリアの捕捉、放出現象が関係していること考えられている。この深い準位の由来に関しては十分に解明されていないが、半導体表面やエピ層−基板界面付近の不純物や欠陥などによるものであると考えられる。

ここで、ＧａＮをエピタキシャル成長させる基板が、現状ではＧａＮではなく、ＳｉC、サファイア、Ｓｉなどの材料であり、これらの材料は格子定数がＧａＮと異なる。このため、格子定数が異なる基板上にエピタキシャル成長させたＧａＮに対して、格子定数が同じ基板上にエピタキシャル成長させたＳｉやＧａＡｓと同程度の結晶性を実現するのは困難である。

ＧａＮ基板に関する技術開発も進んでおり、実用的レベルに到達すれば大幅な結晶性の向上が見込まれる。しかし、現段階では、ウェーハの口径や製造コストなどに大きな障壁がある。

また、半導体表面の不純物、欠陥に関しても、Ａｌを含有する材料系を表面付近に有するＡｌＧａＮ／ＧａＮ系ＨＥＭＴでは完全に不純物を抑制することは困難である。

また、例えば、パワーエレクトロニクス用途においては、ＦＥＴのゲートが絶縁ゲートであることが極めて重要だと考えられる。しかし、ＳｉデバイスのＳｉO_２／Ｓｉのような界面準位の極めて少ない絶縁膜／半導体界面は極めて稀であり、ＧａＮ系ＨＥＭＴにおいてもある程度の絶縁膜との界面準位の存在を避けるのは困難である。

近年の精力的な開発による、エピ基板界面の結晶性の改善、ＧａＮキャップ層による界面準位の改善、パッシベーション膜の改善、およびフィールドプレートの導入などにより、電流コラプスは大幅に改善されてきた。

しかし、上記のような状況を考慮すると、根本的な解決は極めて難しく、ある程度の電流コラプスは残ると考えられる。

また、この電流コラプスが直接的もしくは間接的にデバイスの信頼性に与える影響も、懸念される。

ここで、従来の半導体装置（電界効果トランジスタ）には、基板上に複数のＧａＮ化合物半導体層が順次積層され、基板裏面側あるいは積層されたＧａＮ系化合物半導体層の表面上に電界発光層（発光ダイオード）を設け、この電界発光層からの光が該ＧａＮ系化合物半導体層の積層界面を照射するようにしたものがある（例えば、特許文献１参照。）。

上記従来技術は、このような構成により、電流コラプスによるドレイン電流減少の抑制を図っている。

しかし、上記従来技術は、該電界効果トランジスタと該発光ダイオードとの接続関係および動作を明確に記載したものではない。
特開２００６−２８６４７６号公報

本発明は、電界効果トランジスタの電流コラプスの影響をより効果的に低減することが可能な半導体装置を提供することを目的とする。

本発明の一態様に係る半導体装置は、ゲート電圧が印加される第１の端子にゲートが接続され、電流が入力される第２の端子に一端が接続され、接地に他端が接続された電界効果トランジスタと、
前記第１の端子と前記電界効果トランジスタの前記ゲートとの間の接点に一端が接続されるとともに前記接地に他端が接続され、少なくとも前記電界効果トランジスタがオンして電流が流れるときに発光する発光ダイオードと、
前記接点と前記接地との間に、前記発光ダイオードと直列に接続された抵抗と、を備え、
前記発光ダイオードが出力する光が少なくとも前記電界効果トランジスタに照射されるように、前記電界効果トランジスタと発光ダイオードとが配置されていることを特徴とする。

本発明の一態様に係る半導体装置によれば、電界効果トランジスタの電流コラプスの影響をより効果的に低減することができる。

本発明では、例えば、絶縁ゲートを有する窒化ガリウム系高電子移動度トランジスタ（ＧａＮ系ＨＥＭＴ）のゲートに正電圧を印加し、このＨＥＭＴをオン状態としたときに、発光ダイオードも発光させる。発光ダイオードからの光が該ＨＥＭＴに照射するように、これらを配置する。

そして、この光の照射により、該ＨＥＭＴがオフ状態のときにトラップされていた電子を放出させ、該ＨＥＭＴを電流コラプス状態から強制的に回復させる。これにより、電流コラプスによる該ＨＥＭＴのオン抵抗の増加を抑制する。

このように、本発明では、電流コラプス現象の光応答を利用する。

ここで、図１は、ＦＥＴに照射したＬＥＤの出力光の発光ピーク波長と該ＦＥＴの電流コラプスによるオン抵抗増加率との関係を示す図である。

図１に示すように、ある波長（５６０ｎｍ）以下の波長に対して急激にオン抵抗増加率が小さくなっているのが分かる。この様にＦＥＴに対する光の照射は、電流コラプスの抑制に効果的である。

本発明では、例えば、光源として発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を用いる。なお、個別のデバイスとしてＬＥＤをＦＥＴと共に実装してもよい。また、エピタキシャル成長、プロセスを工夫することで、ＦＥＴとＬＥＤをモノリシックに構成してもよい。

ここで、図２は、本発明の一態様に係る半導体装置１００の要部構成を示す回路図である。

図２に示すように、半導体装置１００は、ゲート電圧が印加される第１の端子１０１にゲートが接続され、電流が入力される第２の端子１０２に一端（ドレイン）が接続され、接地に他端（ソース）が接続された電界効果トランジスタ（ＦＥＴ）１０３と、第１の端子１０１とＦＥＴ１０３のゲートとの間の接点１０４に一端（アノード）が接続されるとともに接地に他端（カソード）が接続された発光ダイオード（ＬＥＤ）１０５と、接点１０４と接地との間に、ＬＥＤ１０５と直列に接続された抵抗１０６と、を備える。

なお、半導体装置１００において、ＬＥＤ１０５が出力する光が少なくともＦＥＴ１０３に照射されるように、ＦＥＴ１０３とＬＥＤ１０５とが配置されている。

抵抗１０６は、既述のように、接点１０４と接地との間に、ＬＥＤ１０５と直列に接続されることにより、第１の端子１０１からＬＥＤ１０５へ供給される電流を規定するようになっている。さらに、このような接続関係により、ＦＥＴ１０３のゲート遅延を防ぐことができるようになっている。なお、図２において抵抗１０６は接点１０４側に接続されているが、抵抗１０６は接地側に接続されていてもよく、この場合も上記の機能を奏することができる。

ここで、ＬＥＤ１０５は、既述のように電流コラプスを抑制するため、少なくともＦＥＴ１０３がオンして電流が流れるときに発光するようになっている。

すなわち、本発明では、ＬＥＤ１０５をオンさせるため、ＦＥＴ１０３のオン時にはゲートにＬＥＤ１０５のオン電圧以上の電圧を印加する必要がある。

ＦＥＴ１０３がノーマリオフの場合、当然のことながらオン状態の場合にはゲートに正の電圧が印加されるため、殆どの場合、この要求に近い状態で動作される。

ただし、ＬＥＤ１０５のオン電圧以下でゲートに順方向電流が流れる場合、ＦＥＴ１０３を機能させるためにはＬＥＤ１０５をオンできない。この場合、例えば、ＦＥＴのゲートにショットキーゲートを選択すると、殆どの場合ゲートに２Ｖも印加することができないのに対し、ＬＥＤ１０５のオン電圧は通常３〜６Ｖ程度である。すなわち、上記電圧印加動作をするのは難しい。

したがって、好ましくは、ＦＥＴ１０３のゲートには絶縁ゲートが選択される。

以上のように、半導体装置１００は、ＦＥＴ１０３をオンしたとき、ＬＥＤ１０５もオンする。

これにより、ＦＥＴ１０３のオフ時にＦＥＴ１０３内でトラップされたキャリアは、ＦＥＴ１０３をオンすると同時に、ＬＥＤ１０５が出力した光が照射されることによりトラップから放出される。結果として、ＦＥＴ１０３における電流コラプスが緩和される。

一方、ＦＥＴ１０３がオフ状態になったとき、同時にＬＥＤ１０５もオフする。これにより光照射によるオフ時の各種リーク（ゲートリーク、素子間リークなど）の増加や、ＦＥＴがアイドル状態となった場合の、ＬＥＤによる無駄な電力消費を回避する。

ここで、ＬＥＤの出力光の発光ピーク波長は、電流コラプスの影響をより効果的に低減したい場合は、図１に示す関係から、好ましくは５００ｎｍ以下であることが必要であると考えられる。

例えば、発光ピーク波長が５８０ｎｍにおいて１.２倍程度であったオン抵抗増加率が、発光ピーク波長が４００ｎｍにおいて１.０２倍程度までに抑えられる。このように、５００ｎｍ以下の波長で特に効果が期待できる。

また、ＧａＮのバンドギャップに相当する約３６０ｎｍ以下の波長の光を照射すると、ＧａＮにて価電子帯から導電帯への電子のたたき上げが発生し、オン抵抗は大きく低下する。しかし、発生した電子が再び価電子帯へ再結合するには、数10秒から数分を要する。このため、ＦＥＴのオフ時にＬＥＤがオフになっていても、ｋＨｚ〜ＭＨｚ程度の連続スイッチング状態では該電子は殆ど再結合できずに導電帯に残留し、結果、FETオフ時のゲートリークやバッファーリークおよび素子間リークが増大する。したがって、発光ピーク波長が約３６０ｎｍ以上のＬＥＤを利用するのがよいと考えられる。

ここで、ＬＥＤの発光ピーク波長の半値幅は、一般的に約３０ｎｍ程度である。したがって、発光スペクトルのテールの部分も考慮すると、利用するＬＥＤの発光ピーク波長としては好ましくは４００ｎｍ以上である必要がある。

以上より、電流コラプスを効果的に抑制するためには、少なくとも、発光ダイオードの発光ピーク波長は、３６０ｎｍ以上５６０ｎｍ以下であることが必要になると考えられる。さらに、より好ましくは、発光ダイオードの発光ピーク波長には、４００ｎｍ以上５００ｎｍ以下が選択される。

次に、ＬＥＤにより消費される電力について考察する。

図３は、ＦＥＴに照射したＬＥＤの出力光の強度と該ＦＥＴの電流コラプスによるオン抵抗増加率との関係を示す図である。なお、光をＦＥＴに照射する前のドレイン印加電圧は２００Ｖである。

図３より、ＦＥＴに照射する光の強度は、１０ｍＷ／ｃｍ^２程度あれば十分であると考えられる。５Aクラスの素子の場合、ＦＥＴのデバイスサイズは５×１０^−３ｃｍ^２程度である。このため、ＬＥＤの発光効率（内部量子効率）を１０％とすると、ＬＥＤによる消費電力は０.５ｍＷ程度である。ＬＥＤとＦＥＴとの位置関係などによる照射ロス、ある程度のマージンを考慮しても、ＬＥＤに必要な電力は５ｍＷ程度あれば十分であると考えられる。

また、ＦＥＴがオン時のＦＥＴのドレイン電圧は、例えば、スイッチング素子への応用を考えた場合、ＧａＮ系ＨＥＭＴでは２Ｖ程度と考えられる。したがって、該スイッチング素子における消費電力は１０Ｗとなる。電流コラプスによるオン抵抗増加率が光照射により１.２倍から１.１倍になったとすれば、約１Ｗのロス軽減につながる。このため、ＬＥＤの消費電力よりも、ＬＥＤ導入による電力ロス軽減の方が、十分に大きい。

次に、必要なＬＥＤのチップサイズについて考察する。

通常のＬＥＤのサイズは３５０ｕｍ角程度のサイズで、２０ｍＡ程度の定格電流である。本発明に必要なＬＥＤのサイズとしては、必要な電流値が１.５ｍＡ程度である。このため、このサイズよりさらに１／１０程度小さくてもよい。例えば、必要なＬＥＤのチップ面積は、およそ１×１０^−４ｃｍ^２程度である。このチップ面積は、ＦＥＴのチップ面積の２％である。

電流コラプスによるオン抵抗の増加率をＦＥＴのチップ面積増加により補う場合、上記の例では約１０％のチップ面積増加が必要である。このため、ＬＥＤのチップの追加の方がデバイス面積にも有利であるといえる。

このように、電流コラプスによるオン抵抗の増加率が１.２倍から１.１倍へ低減する場合も、十分に本発明は効果がある。

また、オン抵抗の増加率がさらに大きい場合、例えば、欠陥密度の大きいＳｉ基板上のＦＥＴの場合などでは、その効果はさらに高まる。

また、長期間に及ぶ深い準位への電子の捕捉は、信頼性に対しても悪影響を及ぼすと懸念される。しかし、本発明では、光照射により強制的にキャリアを放出させるため、デバイスの信頼性が向上すると考えられる。

以下、本発明をより具体的に適用した各実施例について図面を参照しながら説明する。なお、以下の実施例では、電界効果トランジスタとして、例えば、窒化ガリウムを基体とする高電子移動度トランジスタを選択した場合について説明する。

ここでは、窒化ガリウム系ＨＥＭＴ（ＦＥＴ）チップをフリップチップ実装し、その上面（ＦＥＴチップ裏面）側に複数の小型ＬＥＤチップを実装する実施例について説明する。

図４は、本発明一形態である実施例１に係る半導体装置２００の要部構成の断面を示す断面図である。なお、半導体装置２００は、図２に示す半導体装置１００と同様の回路構成を有する。

図４に示すように、半導体装置２００のＦＥＴチップ２２０（図２のＦＥＴ１０３に相当）は支持基板であるサファイア基板（半導体基板）２０１のＣ面上にエピタキシャル層２０２を有する。エピタキシャル層２０２は、サファイア基板側から順にＡｌＮバッファー層、ＧａＮチャネル層、ＡｌＧａＮバリア層に積層された積層構造を有している。該ＡｌＧａＮ層のＡｌ組成は２５％である。

エピタキシャル層２０２上にソース、ドレイン、およびゲートの電極２０３が複数形成されている。なお、電極２０３のうち、ゲート電極に相当するものは上記ＡｌＧａＮ層をエッチングしたリセス表面上の絶縁膜上に形成されている。従って、ＦＥＴのゲートは絶縁ゲートである。

ＦＥＴチップ２２０の表面は、エピタキシャル層２０２上に形成されたパッシベーション膜２０４により保護されている。

ソース、ドレイン、ゲートの各電極２０３は、それぞれソースパッドメタル２０５、ドレインパッドメタル２０６、ゲートパッドメタル２０７に配線メタル（図示せず）を介して接続されている。

ソースパッドメタル２０５、ドレインパッドメタル２０６、ゲートパッドメタル２０７は、それぞれ半田バンプ２０８を介して回路基板２０９に接続されている。

サファイア基板２０１の裏面には、小型のＬＥＤチップ２１０が、チップの周縁部付近にＬＥＤ電極が上向きになるように、透明ダイボンド樹脂２１１により接着されている。

また、ＦＥＴのサファイア基板２０１の裏面は、ミラー加工されている。

なお、図４は断面図を示すため、ＬＥＤは２個しか記載されていないが、半導体装置２００には手前方向、奥手方向に１個ずつ、計４個のＬＥＤが配置されている。

ＬＥＤには、サファイア基板２１２上にＬＥＤ能動層２１９が形成されたものを利用している。なお、ＬＥＤのサファイア基板２１２の裏面は荒らし加工が施されている。

ＬＥＤチップ２１０上には、ＬＥＤのアノード側となるｐ型電極２１３とＬＥＤのカソード側となるｎ型電極２１４とが形成されている。

ｐ型電極２１３は、サファイア基板２０１の裏面の周縁部に形成されたゲート接続電極２１５に、ワイヤ２１７を介して接続されている。このゲート接続電極２１５は、ＦＥＴのゲートに電気的に接続されている。

ｎ型電極２１４は、サファイア基板２０１の中央部に形成されたＧＮＤ電極２１６に、ワイヤ２１８を介して接続されている。このＧＮＤ電極２１６は、接地に電気的に接続されている。

ここで、ＦＥＴチップ２２０のチップサイズは、例えば、１.４ｍｍ角で、面積は約２×１０^−２ｃｍ^２である。オン抵抗は０.１Ωであり、従って面積当たりのオン抵抗は２mΩｃｍ^２の素子である。なお、例えば、ＦＥＴのピンチオフ電圧は０.５Ｖで、ＦＥＴはノーマリオフ型素子である。ＦＥＴのオン時には、ゲートに５Ｖ印加、ソース・ドレイン間電圧２Ｖ印加で２０Aの電流が流れる。

一方、ＬＥＤチップ２１０のチップサイズは、例えば、１つ１５０ｕｍ角であり、４個のＬＥＤの合計チップ面積は、９×１０^−４ｃｍ^２である。これは、ＦＥＴチップ２２０の面積の５％弱である。

例えば、ＬＥＤの発光ピーク波長は、４２０ｎｍ、発光ピークの半値幅は約３０ｎｍで、ＬＥＤの内部量子効率は１０％である。ＬＥＤのオン電圧は３.５Ｖである。

ここで、ＬＥＤを周縁部に配置することによりＦＥＴ中心部に照射される光の強度が懸念される。しかし、上述のように、ＦＥＴのサファイア基板２０１の裏面がミラー加工され、さらにこのサファイア基板２０１上にＧＮＤ電極２１６が形成されている。このため、これらのサファイア基板２０１およびＧＮＤ電極２１６がミラーを構成し、ＬＥＤが出力した光が反射して効率的にＦＥＴへと照射されるようになっている。

ＬＥＤチップ２１０は、サファイア基板２１２側をＦＥＴチップ２２０との接着面としているため、電極側を接着面とする場合より効率的に光をＦＥＴに照射できるようになっている。

また、ＬＥＤのサファイア基板２１２の裏面は荒らし加工されているので、光のＦＥＴへの伝達効率は低下するが、乱反射によりＦＥＴへの光の照射は効率的に行われるようになっている。

ゲート接続電極２１５は、配線基板２０９上に形成された７５Ωの抵抗（図示せず）を介して、ゲートパッドメタル２０７と電気的に接続される。この抵抗が図２の抵抗１０６に相当する。

ここで、電流コラプスの影響を低減するために必要となる、ＬＥＤが出力する光の強度について検討する。

例えば、ＦＥＴのオン時のゲート電圧を５Ｖとすると、ＬＥＤのオン電圧が３.５Ｖである。このため、ＬＥＤオン時にはＬＥＤに合計２０ｍＡの電流が流れることになる。これにより、ＬＥＤの消費電力は７０ｍＷとなる。

したがって、ＬＥＤの内部量子効率は１０％程度であるので、ＬＥＤから発光する光は７ｍＷとなる。これにより、約２×１０^−２ｃｍ^２の面積を有するＦＥＴに照射される光の強度は単純計算で３５０ｍＷ／ｃｍ^２となる。実際には１００％の光がＦＥＴに照射されないので、実際には３５０ｍＷ／ｃｍ^２よりも小さくなる。

しかし、図３でも検討したような、電流コラプスの影響を低減する効果を得るのに必要とされる１０ｍＷ／ｃｍ^２程度の光の強度は、十分に確保することが可能である。

以上のように、ＦＥＴは、半導体基板であるサファイア基板２０１に形成され、ＬＥＤは、このＬＥＤが出力する光が少なくともＦＥＴに照射されるように、該サファイア基板２０１に載置されている。

ここで、オフ時のドレイン印加電圧に対するＦＥＴのオン抵抗増加率の依存性を、ＬＥＤがある場合（本実施例）とＬＥＤがない場合（従来例）とで比較して、本発明の効果を検証する。

図５は、実施例１および従来例における、ＦＥＴオフ時のドレイン印加電圧と該ＦＥＴの電流コラプスによるオン抵抗増加率との関係を示す図である。

なお、図５において、ＬＥＤによる光をＦＥＴに照射した本実施例の結果とともに、比較としてＬＥＤによる光をＦＥＴに照射しない従来例の結果を示している。

図５に示すように、従来例の場合、ドレイン電圧が２００Ｖのとき、１.２５倍程度のオン抵抗増加がある。

これに対し、本実施例の場合、ドレイン電圧が２００Ｖのとき、オン抵抗増加が１.００８倍となり、ほぼ電流コラプスが認められない結果が得られた。

以上のように、本実施例に係る半導体装置によれば、電界効果トランジスタの電流コラプスの影響をより効果的に低減することができる。

実施例１では、ＦＥＴが半導体基板であるサファイア基板に形成され、ＬＥＤがこのＬＥＤが出力する光が少なくともＦＥＴに照射されるように、該サファイア基板に載置された半導体装置について述べた。

本実施例では、同一半導体基板上にＦＥＴとＬＥＤを形成した半導体装置について述べる。

図６は、本発明の一態様である実施例２に係る半導体装置３００の要部構成を示す断面図である。なお、半導体装置３００は、図２に示す半導体装置１００と同様の回路構成を有する。

図６に示すように、半導体装置３００は、サファイア基板３０１上にアンドープＡｌＮバッファー層３０２が５０ｎｍ、アンドープＧａＮバッファー層３０３が５００ｎｍ積層されている。

アンドープＧａＮバッファー層３０３上にｎ型ＧａＮ層３０４が１００ｎｍ積層されている。なお、このｎ型ＧａＮ層３０４のキャリア濃度はｎ＝１×１０^１８ｃｍ^−３である。

また、ｎ型ＧａＮ層３０４のエッチング開口部３１１上に図２のＬＥＤ１０５のカソード側となるｎ型電極３１３が形成されている。

また、ｎ型ＧａＮ層３０４上にｎ型ＩｎＧａＮ層３０５が積層されている。このｎ型ＩｎＧａＮ層３０５のＩｎ組成は６%であり、キャリア濃度はｎ＝１×１０^１８ｃｍ^−３、厚さは５ｎｍである。

さらにｎ型ＩｎＧａＮ層３０５上にｐ型ＡｌＧａＮ層３０６が積層されている。このｐ型ＡｌＧａＮ層３０６のＡｌ組成は、１５%であり、キャリア濃度はp＝５×１０^１７ｃｍ^−３、厚さは２００ｎｍである。

また、ｎ型ＧａＮ層３０４のエッチング開口部３１１に隣接する、ｐ型ＡｌＧａＮ層３０６のエッチング開口部３１２上に、図２のＬＥＤ１０５のアノード側となるｐ型電極３１４が形成されている。

また、ｐ型ＡｌＧａＮ層３０６上にＡｌＮバリア層３０７が５０ｎｍ、アンドープＧａＮチャネル層３０８が３um積層されている。

また、このアンドープＧａＮチャネル層３０８上に、アンドープＡｌＧａＮ層３０９が積層されている。このアンドープＡｌＧａＮ層３０９のＡｌ組成は２５%、厚さは３０ｎｍである。

また、このアンドープＡｌＧａＮ層３０９上に、図２のＦＥＴ１０３のソースとなるソース電極３１５、ＦＥＴ１０３のドレインとなるドレイン電極３１６が形成されている。

図２のＦＥＴ１０３のゲートとなるゲート電極３１７は、アンドープＡｌＧａＮ層３０９を２７ｎｍエッチングした領域上に、絶縁膜３１０を介して形成されている。

ＬＥＤのｐ型電極３１４は、実装基板上に形成された７５Ωの抵抗（図２の抵抗１０６に相当、図示せず）を介してゲート電極３１７と接続されている。また、ＬＥＤのｎ型電極３１３はソース電極３１５と実装基板上にて接続されている。

次に、電流コラプスの影響を低減するために必要となる、ＬＥＤが出力する光の強度について検討する。

例えば、パッド電極を含むＦＥＴのデバイス領域面積は、約１×１０^−２ｃｍ^２である。エッチング開口部３１１とエッチング開口部３１２をあわせた領域がＬＥＤ領域である。このＬＥＤ領域がＦＥＴ領域内に４箇所形成されている。このＬＥＤ領域の１箇所当たりの領域面積は、例えば、２×１０^−４ｃｍ^２である。したがって、ＬＥＤ領域を４箇所合計した面積は、８×１０^−４ｃｍ^２である。すなわち、ＦＥＴ領域面積に対するＬＥＤ領域面積は約８%となる。

また、ＦＥＴのピンチオフ電圧は０.５Ｖであり、ノーマリオフ動作をする。オン時、ゲートには５Ｖが印加される。ＦＥＴのオン抵抗は電流コラプス現象が発生していない状態で０.０５Ωであり、面積当たりのオン抵抗は２mΩｃｍ^２である。ＦＥＴのソース・ドレイン間に２Ｖの電圧が印加されている場合、ＦＥＴには１０Aが流れる。

一方、ＬＥＤのオン電圧は３.５Ｖであり、発光ピーク波長は約４００ｎｍであり、ピークの半値幅は約３０ｎｍである。また、ＬＥＤの内部量子効率は５%である。

ＦＥＴのオン時、ＬＥＤもオンするが、ゲートに５Ｖが印加される。このため、７５Ωの抵抗を介してＬＥＤに流れる電流は約２０ｍＡである。これにより、ＬＥＤでの消費電力は約７０ｍＷとなり、そのうち光として放出されるのは３.５ｍＷである。もし、この光が１００％ＦＥＴに照射されるとすれば、光の強度は単純計算で３５０ｍＷ／ｃｍ^２であるが、実際には１００％の光がＦＥＴに照射されない。

しかし、図３でも検討したような、電流コラプスの影響を低減する効果を得るのに必要とされる１０ｍＷ／ｃｍ^２程度の光の強度は、実施例１と同様に十分に確保することが可能である。

また、ＦＥＴ構造の下にＬＥＤのエピタキシャル層が存在し、ＦＥＴのバッファーリークが考えられる。しかし、ｐ型ＡｌＧａＮ層３０４とアンドープＡｌＮバリア層３０５とがＦＥＴに対するキャリアのブロックとして機能するため、ＦＥＴのバッファーリークには問題ないと考えられる。

ここで、本実施例２における電流コラプスの抑制効果について、実施例１と同様に検討する。

図７は、実施例２および従来例における、ＦＥＴオフ時のドレイン印加電圧と該ＦＥＴの電流コラプスによるオン抵抗増加率との関係を示す図である。

なお、図７において、ＬＥＤによる光をＦＥＴに照射した本実施例の結果とともに、比較としてＬＥＤによる光をＦＥＴに照射しない従来例の結果を示している。

図７に示すように、従来例において、ＦＥＴオフ時のドレイン電圧が２００Ｖのとき、オン抵抗の増加率は約１.４７倍である。なお、図７に示す従来例の結果が、実施例１の図５に示す従来例の結果よりも特性が良くない理由は、半導体装置のエピ構造が複雑化し、深い準位が増加したためと考えられる。

一方、本実施例においては、ＦＥＴオフ時のドレイン電圧が２００Ｖのとき、オン抵抗増加率は約１.０１倍である。このように、ＬＥＤによる光をＦＥＴに照射したことにより、電流コラプスはほぼ実施例１と同レベルまで抑えられた。

以上のように、本実施例に係る半導体装置によれば、実施例１と同様に、電界効果トランジスタの電流コラプスの影響をより効果的に低減することができる。

ＦＥＴに照射したＬＥＤの出力光の発光ピーク波長と該ＦＥＴの電流コラプスによるオン抵抗増加率との関係を示す図である。 本発明の一態様に係る半導体装置１００の要部構成を示す回路図である。 ＦＥＴに照射したＬＥＤの出力光の強度と該ＦＥＴの電流コラプスによるオン抵抗増加率との関係を示す図である。 本発明一形態である実施例１に係る半導体装置２００の要部構成の断面を示す断面図である。 実施例１および従来例における、ＦＥＴオフ時のドレイン印加電圧と該ＦＥＴの電流コラプスによるオン抵抗増加率との関係を示す図である。 本発明の一態様である実施例２に係る半導体装置３００の要部構成を示す断面図である。 実施例２および従来例における、ＦＥＴオフ時のドレイン印加電圧と該ＦＥＴの電流コラプスによるオン抵抗増加率との関係を示す図である。

符号の説明

１００、２００、３００ 半導体装置
１０１ 第１の端子
１０２ 第２の端子
１０３ 電界効果トランジスタ
１０４ 接点
１０５ 発光ダイオード
１０６ 抵抗
２０１ サファイア基板（半導体基板）
２０２ エピタキシャル層
２０３ 電極
２０４ パッシベーション膜
２０５ ソースパッドメタル
２０６ ドレインパッドメタル
２０７ ゲートパッドメタル
２０８ 半田バンプ
２０９ 回路基板
２１０ ＬＥＤチップ
２１１ 透明ダイボンド樹脂
２１２ サファイア基板
２１３ ｐ型電極
２１４ ｎ型電極
２１５ ゲート接続電極
２１６ ＧＮＤ電極
２１７、２１８ ワイヤ
２１９ ＬＥＤ能動層
２２０ ＦＥＴチップ
３０１ サファイア基板
３０２ アンドープＡｌＮバッファー層
３０３ アンドープＧａＮバッファー層
３０４ ｎ型ＧａＮ層
３０５ ｎ型ＩｎＧａＮ層
３０６ ｐ型ＡｌＧａＮ層
３０７ ＡｌＮバリア層
３０８ アンドープＧａＮチャネル層
３０９ アンドープＡｌＧａＮ層
３１０ 絶縁膜
３１１、３１２ エッチング開口部
３１３ ｎ型電極
３１４ ｐ型電極
３１５ ソース電極
３１６ ドレイン電極
３１７ ゲート電極

Claims (5)

1. ゲート電圧が印加される第１の端子にゲートが接続され、電流が入力される第２の端子に一端が接続され、接地に他端が接続された電界効果トランジスタと、
   前記第１の端子と前記電界効果トランジスタの前記ゲートとの間の接点に一端が接続されるとともに前記接地に他端が接続され、少なくとも前記電界効果トランジスタがオンして電流が流れるときに発光する発光ダイオードと、
   前記接点と前記接地との間に、前記発光ダイオードと直列に接続された抵抗と、を備え、
   前記発光ダイオードが出力する光が少なくとも前記電界効果トランジスタに照射されるように、前記電界効果トランジスタと発光ダイオードとが配置されていることを特徴とする半導体装置。
2. 前記電界効果トランジスタの前記ゲートは、絶縁ゲートであることを特徴とする請求項１に記載の半導体装置。
3. 前記電界効果トランジスタが、窒化ガリウムを基体とする高電子移動度トランジスタであることを特徴とする請求項１または２に記載の半導体装置。
4. 前記発光ダイオードの発光ピーク波長は、３６０ｎｍ以上５６０ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
5. 前記電界効果トランジスタは、半導体基板に形成され、
   前記発光ダイオードは、この発光ダイオードが出力する光が少なくとも前記電界効果トランジスタに照射されるように、前記半導体基板に載置されている
   ことを特徴とする請求項１に記載の半導体装置。

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