JP2002064032A - キャパシタとこのキャパシタを有する半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 小型で信頼性の高いキャパシタとこれを有す
る半導体装置を提供する。 【解決手段】 半導体基板４２のＶ／Ｈ４４を取囲ん
で、半導体基板４２上にキャパシタの下部電極４８を形
成し、下部電極４８上にキャパシタの絶縁体膜５０を設
けるとともにＶ／Ｈ４４の接続導体４４ｂと下部電極４
８とを絶縁体膜５０で隔離し、上部電極５２をＶ／Ｈ４
４の直上に配設し、Ｖ／Ｈ４４のＡｕ膜４４ｂを上部電
極５２と接続したものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、キャパシタとこ
のキャパシタを備えた半導体装置に係り、特に高周波用
のＭＩＭキャパシタとそれを備えた半導体装置に関する
ものである。

【０００２】

【従来の技術】携帯端末機器の普及に伴って、携帯端末
機器の小型軽量化が開発時の重要な要素となってきた。
さらに携帯端末機器が、例えば携帯電話機のように常に
持ち歩かれるために、機械的な強度や信頼性も重要な要
素である。携帯端末機器の高周波用の半導体装置とし
て、小型軽量化のためにＭＭＩＣ(Momolithic Microwav
e IC)が多く用いられている。このＭＭＩＣに用いられ
る高周波回路には、多くのキャパシタが用いられ、特に
ＭＩＭ(Metal Insulator Metal)構造のキャパシタ（以
下、ＭＩＭキャパシタ、という）が用いられる。

【０００３】このＭＩＭキャパシタは一方の極板がバイ
アホール（以下、Ｖ／Ｈと略記する）を介して接地され
る構造が多い。Ｖ／ＨとはＭＭＩＣなどのＧａＡｓ基板
に貫通孔を設け、この貫通孔に設けられた接続導体を介
してＭＭＩＣ表面の配線と裏面側の接地導体とを接続す
る構造である。このＶ／ＨはＭＭＩＣに数多く配置され
るために、配置の仕方によってはＭＭＩＣの素子面積に
大きく影響を与えるとともに、単に形状の問題ではなく
高周波回路特有の問題として、そのＭＭＩＣの特性にも
影響を与えかねないものである。このためＶ／Ｈと一緒
に配置されるＭＩＭキャパシタの占有面積を小さくする
ことは、Ｖ／Ｈの設計の自由度を高めることにもなる。

【０００４】

【発明が解決しようとする課題】図１３は従来のＭＩＭ
キャパシタの平面図である。図１４は図１３のＸＩＶ−
ＸＩＶ断面の断面図である。図１３および図１４におい
て、２０１はＧａＡｓ基板、２０２はＭＩＭ下部電極、
２０３はＭＩＭ絶縁膜、２０４はＭＩＭ上部電極、２０
５はメッキ配線、２０６はＶ／Ｈ、２０７は裏面メッキ
膜である。またＭＩＭキャパシタはＭＩＭ下部電極２０
２、 ＭＩＭ絶縁膜２０３およびＭＩＭ上部電極２０４
で構成されている。

【０００５】図１３および図１４の構造では、ＭＩＭキ
ャパシタとＶ／Ｈ２０６とが横に並べて構成した例であ
る。この構成では、ＭＭＩＣの素子面積が大になる。さ
らにインダクタンスや配線抵抗が増加するという問題が
あった。この点を考慮したのが次に示す従来例である。
図１５は従来のＭＩＭキャパシタの平面図である。図１
６は図１５のＸＶＩ−ＸＶＩ断面の断面図である。図１
５および図１６の構造では、ＭＩＭキャパシタはＶ／Ｈ
２０６の直下のＶ／Ｈ２０６を設けて、ＭＭＩＣの素子
面積を小さくすることを考慮したものである。

【０００６】しかしながらこの構成では、 ＭＩＭ下部
電極２０２直下のＶ／Ｈ２０６によって、機械的ストレ
スがＭＩＭキャパシタに発生し、ＭＩＭキャパシタの信
頼性を低下させるという問題があった。また、ＭＩＭ下
部電極２０２を構成する金属膜は通常蒸着膜で形成され
るので、ＭＩＭ下部電極２０２を１μｍ以上の厚さにす
るとその表面の凹凸が顕著になり、ＭＩＭ絶縁膜２０３
の厚さとも関連して、ＭＩＭキャパシタの信頼性を低下
させるという別の問題点があって、ＭＩＭ下部電極２０
２の厚みを比較的薄く、例えば０．５μｍ程度にしてい
る。

【０００７】このためＭＩＭ下部電極２０２の直下にＶ
／Ｈ２０６を形成した場合、Ｖ／Ｈ２０６を形成するこ
とにより生じた機械的ストレスによって、 ＭＩＭ下部
電極２０２に変形が生じ易く、その結果、脆弱な材料で
形成されるＭＩＭ絶縁膜２０３に欠陥、例えばクラッ
ク、が発生し、ＭＩＭキャパシタを短絡させるという致
命的な不良（ＭＩＭショート）を引き起こす場合があっ
た。

【０００８】この一つの解決策としての発明が、特開平
２−２７６２６９号公報に示されたもので、この例では
Ｖ／Ｈの直上に設けられたＭＩＭ下部電極はＶ／Ｈを覆
って配設され、接続導体と接続されるが、 ＭＩＭ下部
電極の上に設けられたＭＩＭ絶縁膜およびＭＩＭ上部電
極は、 Ｖ／Ｈに対向する部分が除去された構成が示さ
れているが、 ＭＩＭ下部電極の厚みを厚くしがたいこ
とを考慮すると、 Ｖ／Ｈを形成することによる機械的
ストレスに対して必ずしも十分の信頼性を有するもので
はない。

【０００９】この発明は上記の問題点を解消するために
なされたもので、第１の目的は、小型で信頼性の高いキ
ャパシタを提供することであり、第２の目的はこのキャ
パシタを用いた小型で信頼性の高い半導体装置を提供す
ることである。なおその他の公知文献としては、特開平
１０−２２４１２２号公報がある。これは、高周波回路
のスタブの長さを短縮するために、方形スタブの中間を
覆うようにＭＩＭキャパシタを構成し、その上部電極を
スタブの両側でＶ／Ｈと接続した構成を示しているもの
である。

【００１０】

【課題を解決するための手段】この発明に係るキャパシ
タは、第１、第２の主面を貫通する貫通孔を有する半絶
縁性の半導体基板と、この半導体基板の貫通孔の周囲の
第１の主面に配設され、貫通孔から離隔した内周を有す
る第１のキャパシタ電極と、この第１のキャパシタ電極
の表面上の、貫通孔の周囲に配設された誘電体膜と、こ
の誘電体膜を介して第１のキャパシタ電極と対向して配
設された第２のキャパシタ電極と、この第２のキャパシ
タ電極と接続され、貫通孔を介して第２のキャパシタ電
極を第２の主面側に接続する接続導体と、を備えたもの
で、Ｖ／Ｈの形成による機械的ストレスを第２のキャパ
シタ電極で受けて、誘電体膜の変形を少なくすることが
できる。

【００１１】さらに、第１のキャパシタ電極を第１の主
面上に配設された金属膜としたもので、キャパシタを簡
単な構成とすることができる。

【００１２】さらに、半導体基板と第１のキャパシタ電
極との間にエピタキシャル層をさらに備えたもので、エ
ピタキシャル層の表面の平坦度が高く、第１のキャパシ
タ電極を薄く形成でき、第１のキャパシタ電極の平坦度
も高く構成でき、誘電体膜も薄くすることができる。

【００１３】さらに、第１のキャパシタ電極にその外周
から貫通孔に達する切欠をもうけたもので、第１のキャ
パシタ電極を形成する際のパターンのリフトオフの容易
な構成とすることができる。

【００１４】さらに、第１のキャパシタ電極の切欠に対
応する切欠を第２のキャパシタ電極に配設するととも
に、これらの切欠に対応する第１の主面上に一端が第１
のキャパシタ電極と接続され他端が接続導体と接続され
た抵抗体をさらに配設したもので、所望のインピーダン
スを有するキャパシタとこのキャパシタに並列接続され
た抵抗とをコンパクトに配置することができる。

【００１５】また、さらに、第１のキャパシタ電極を第
１の主面に配設された導電性を有する半導体層としたも
ので、キャパシタの高さを低くできるとともに、第１の
キャパシタ電極の表面の平坦度がよくなり、誘電体膜の
厚みを薄くすることができる。

【００１６】また、第１、第２の主面を有する半絶縁性
の半導体基板と、この半導体基板の第１の主面に配設さ
れた導電性エピタキシャル成長層の第１のキャパシタ電
極と、この第１のキャパシタ電極の表面上に配設された
誘電体層と、この誘電体層を介して第１のキャパシタ電
極と対向して配設された第２のキャパシタ電極と、半導
体基板の第２の主面から第１のキャパシタ電極に達する
孔部と、第２のキャパシタ電極と接続され、孔部を介し
て第２のキャパシタ電極を第２主面側に接続する接続導
体と、を備えたもので、第１のキャパシタ電極の表面の
平坦度がよくなり、誘電体膜の厚みを薄くすることがで
きる。

【００１７】またこの発明に係る半導体装置は、請求項
１ないし７のいずれか１項に記載のキャパシタと、この
キャパシタと電気的に接続された半導体素子と、を備え
たもので、小型で信頼性の高い半導体装置を構成するこ
とができる。

【００１８】

【発明の実施の形態】実施の形態１．この実施の形態
は、半導体基板のＶ／Ｈを取囲んで、半導体基板上にＭ
ＩＭの下部電極を金属膜で形成し、 Ｖ／Ｈの接続導体
と下部電極とをキャパシタ誘電体膜で離隔し、 Ｖ／Ｈ
の接続導体を上部電極と接続したものである。図１は、
この発明に係るキャパシタを使用したＭＭＩＣの回路図
である。図１において、１０はＭＭＩＣ、１２は半導体
素子、１４は伝送線路、１６はキャパシタ、１８は抵
抗、Ａ部はキャパシタ１６がＶ／Ｈを経由して接地され
ている個所を示す。またＢ部はキャパシタ１６と抵抗１
８が並列に接地されている個所を示している。このよう
なＭＭＩＣ１０はパッケージに封止されて、半導体装置
として構成される。

【００１９】図２は、この発明に係る半導体装置の断面
図である。図２において、２０は半導体装置としてのパ
ッケージ、２２はパッケージ基板で、２４はパッケージ
筐体で、パッケージ基板２２上にその外周を取囲むよう
に配設されこの内部にＭＭＩＣ１０が装着される。２６
はパッケージ蓋体でＭＭＩＣ１０がパッケージ筐体２４
内部に装着された後に、このパッケージ蓋体で封止され
る。２８は引出電極、３０はＭＭＩＣ１０の端子と引出
電極２８とを接続するボンディングワイヤである。

【００２０】パッケージ基板２２、パッケージ筐体２４
およびパッケージ蓋体２６の材料は、Ｃｕ、ＣｕＷ、な
どの金属やＡｌＮやＡｌ２Ｏ３などのセラミクスが使用
される。ＭＭＩＣはパッケージ基板２２上にＡｕＳｎあ
るいはＡｇペーストなどで接着される。図３はこの発明
に係るキャパシタの平面図、図４は図３のＩＶ−ＩＶ断
面の断面図である。図３のキャパシタは例えばＭＭＩＣ
１０を示す回路図である図１のＡ部に相当するものであ
る。

【００２１】図３および図４において、４０はこの発明
に係るキャパシタ、４２は半絶縁性のＧａＡｓ基板、４
４はバイアホールで、貫通孔４４ａと接続導体としての
Ａｕ膜４４ｂで構成されている。 Ａｕ膜４４ｂはＧａ
Ａｓ基板４２の裏面上にもうけられたＡｕのメッキ配線
４６と連続している。４８は第１のキャパシタ電極とし
ての下部電極で、下層がＴｉで上層がＡｕ（以下、Ｔｉ
／Ａｕと記載する）の蒸着膜でＧａＡｓ基板４２の表面
上に形成され、ＧａＡｓ基板４２の表面上に突出してい
るバイアホール４４のＡｕ膜４４ｂの周囲に配設されて
いる。

【００２２】下部電極４８の内周はバイアホール４４の
Ａｕ膜４４ｂと離隔して位置し、下部電極４８はバイア
ホール４４を中心とした、外周が方形で内周が円形の環
状になっている。下部電極４８は厚みをあまり厚くする
と表面の凹凸が発生するので、０．５μｍ程度の厚さで
ある。５０はキャパシタの絶縁体膜で、０．２μｍ程度
のＳｉＮ膜である。絶縁体膜５０は下部電極４８の表面
を覆って、バイアホール４４のＡｕ膜４４ｂの周囲に設
けられている。下部電極４８の内周とバイアホール４４
のＡｕ膜４４ｂの間においても介在しこれらを電気的に
絶縁している。

【００２３】５２は第２のキャパシタ電極としての上部
電極で、絶縁体膜５０の表面上に配設され、バイアホー
ル４４のＡｕ膜４４ｂと接続されてバイアホール４４を
介して接地されている。上部電極５２は絶縁体膜５０に
接触してＴｉ膜が配されたＴｉ／Ａｕ膜で、その厚さ
は、２μｍである。上部電極の表面平坦度が多少悪かっ
たとしても、特に支障を来さないので、厚く形成するこ
とができる。下部電極４８と絶縁体膜５０と上部電極５
２とでＭＩＭキャパシタを構成している。５４は配線層
で、下部電極４８と接続されている。

【００２４】次にキャパシタの製造方法の概略を説明す
る。ＧａＡｓ基板４２全面に窒化タングステン（ＷＮ）
のスパッタ膜を形成し抵抗形成を行なう。つぎにレジス
ト膜で下部電極４８のパターン形成を行ない、下部電極
材料のＴｉ／Ａｕ膜を蒸着し、リフトオフ法でレジスト
を除去し、下部電極４８を形成する。次に、ＣＶＤによ
り窒化シリコン（ＳｉＮ）で下部電極を覆いキャパシタ
の絶縁体膜５０を形成し、その後この上にレジスト膜を
形成し、パターン形成を行ない、その上にＴｉ／Ａｕ膜
を形成し、リフトオフ法で、上部電極５２を形成する。

【００２５】この後、電極形成を行なった側をワックス
でガラス基板に張り付け、ＧａＡｓ基板４２の裏面側を
研削し、ＧａＡｓ基板４２の厚みを６００μｍから２０
０μｍ程度に薄くする。次いでドライエッチングにより
ＧａＡｓ基板４２にＶ／Ｈ４４の貫通孔を開け、続けて
ＳｉＮのＶ／Ｈエッチングを行なって上部電極５２に達
する貫通孔４４ａを開口し、ＧａＡｓ基板４２の裏面側
にＡｕの裏面メッキを行ないメッキ配線４６を形成す
る。同時にＶ／Ｈ４４の貫通孔４４ａにもＡｕ膜４４ｂ
を形成する。これがキャパシタ４０の製造方法の概略で
ある。

【００２６】次にキャパシタ４０の動作に就いて説明す
る。下部電極４８には配線層５４が接続され、上部電極
５２はＶ／Ｈ４４を介してメッキ配線４６に接続され、
このメッキ配線が接地されている。下部電極４８に電圧
が印加されると、上部電極５２との間で電荷が蓄積され
キャパシタとして動作する。このキャパシタ４０におい
ては、Ｖ／Ｈ４４は上部電極５２に接続されている。上
部電極５２の表面はその平坦度が多少悪くなっても、キ
ャパシタとしての働きには特に影響を与えない。このた
めこの実施の形態では２μｍの厚みにしているが、Ｖ／
Ｈの形成に伴う機械的ストレスを上部電極５２の厚みを
厚くすることにより吸収し、この機械的ストレスによる
上部電極５２の変形を小さく抑えることができる。

【００２７】上部電極５２の変形を小さく抑えることに
よって、上部電極５２と下部電極４８の間に介在し、薄
くてもろい材料で構成されている絶縁体膜５０のクラッ
クの発生を抑制することができる。これによりキャパシ
タの致命的な不良である短絡（ＭＩＭショート）が防止
でき、キャパシタの信頼性が向上する。またＶ／Ｈ４４
のＡｕ膜４４ｂも従来のように薄い下部電極に接続する
のではなく、十分な厚みのある上部電極５２と接続され
るため接続部の強度が向上し、配線層の信頼性が向上す
る。

【００２８】また、このようなキャパシタ４０を組み込
んだＭＭＩＣ１０は小型で信頼性の高い構成とすること
ができ、歩留まりよく製造することができる。さらにこ
のようなＭＭＩＣ１０を装着したパッケージ２０は、小
型で信頼性の高いパッケージとして製造することができ
る。このパッケージ２０には、キャパシタ４０を組み込
んだＭＭＩＣ１０を装着したが、半導体素子と個別に構
成したキャパシタ４０とを個別にパッケージに組み込ん
だ構成としてもよい。

【００２９】実施の形態２．この実施の形態は、実施の
形態１の下部電極の下地としてエピタキシャル層を設け
この上に金属膜の下部電極を設けたものである。図５は
この実施の形態に係るキャパシタの平面図、図６は図５
のＶＩ−ＶＩ断面の断面図である。図５および図６にお
いて６０はキャパシタ、６２はエピタキシャル層であ
る。他の構成は実施の形態１と同じで、同じ符号は同じ
ものか相当のものを示している。以下に記載する実施の
形態においても同様である。

【００３０】エピタキシャル層６２は、ＧａＡｓ基板４
２の表面にＶ／Ｈを取り巻いて形成されている。下部電
極４８はこのエピタキシャル層６２の表面上に蒸着によ
り形成される。エピタキシャル層６２の表面粗さや、平
坦度はＧａＡｓ基板４２のそれより優れているために、
下部電極４８はＧａＡｓ基板４２の表面に直接を形成す
るよりも薄い膜厚で形成することができる。

【００３１】このため、キャパシタ６０においては、下
部電極４８の表面粗さが向上し、信頼性が向上するとと
もに、絶縁体膜５０を薄くすることができ、キャパシタ
を小型化することができる。

【００３２】実施の形態３．この実施の形態は、実施の
形態１の金属膜の下部電極に変えて、ＧａＡｓ基板にｎ
⁺型半導体層を設け、これを下部電極としたものであ
る。図７はこの実施の形態に係るキャパシタの平面図、
図８は図７のＶＩＩＩ−ＶＩＩＩ断面の断面図である。
図７および図８において、６６はこの実施の形態に係る
キャパシタ、６８は下部電極としてのｎ⁺型半導体層で
ある。

【００３３】ｎ⁺型半導体層６８は、バイアホール４４
の周囲の、ＧａＡｓ基板４２の表面に配設されている。
ｎ⁺型半導体層６８の内周はバイアホール４４と離隔し
て位置している。このキャパシタ６６のｎ⁺型半導体層
６８は、ＧａＡｓ基板４２表面にエピタキシャル層とし
て先に形成して、不要な領域をＨ⁺あるいはＢ⁺のイオン
注入により絶縁化したものである。あるいはＧａＡｓ基
板４２表面の必要な領域にＳｉイオンを注入しｎ⁺型半
導体層としてもよい。ｎ⁺型半導体層６８は配線層５４
と接続されて下部電極となっている。

【００３４】このｎ⁺型半導体層６８を下部電極とした
場合、表面の粗さや平坦度は、金属蒸着膜に比べて格段
に向上し、特にエピタキシャル層を使用した場合はさら
に表面の状態がよくなる。このため、キャパシタ容量の
バラツキが少なくなり、信頼性も向上する。さらに絶縁
体膜５０を薄くすることが可能となるためキャパシタの
小型化が可能となる。

【００３５】実施の形態４．この実施の形態は、実施の
形態１の金属膜の下部電極及び上部電極に、電極の外周
から内周に達する切欠を設けて、レジスト膜のリフトオ
フを行ないやすくするとともに、この切欠に対応するＧ
ａＡｓ基板表面に抵抗体を配設し、この抵抗体とキャパ
シタとを並列に接続し接地したものである。図９はこの
実施の形態に係るキャパシタの平面図、図１０は図９の
Ｘ−Ｘ断面の断面図である。

【００３６】図９および図１０において、７０はこの実
施の形態に係るキャパシタ、７２は下部電極４８の切
欠、７４は上部電極５２の切欠、７６は抵抗体膜であ
る。実施の形態１では、下部電極４８はＶ／Ｈ４４を中
心とした、外周が方形で内周が円形の環状をしているの
で、切欠７２を形成することにより、外周が方形の
“Ｃ”形となる。

【００３７】下部配線４８を形成する際の蒸着リフトオ
フプロセスを用いる場合、実施の形態１のように、環状
に閉じた形状ではリフトオフが困難になる場合があっ
て、キャパシタとして構成できなくなり、歩留まりが悪
くなることが有ったが、下部電極４８にこのような切欠
７２を設けることにより、環状に閉じた形状においても
リフトオフが容易となるので、製品の歩留まりを高める
ことができる。またこの下部電極４８は、実施の形態１
と同様に、配線層５４と接続されている。

【００３８】抵抗体膜７６は、下部電極４８の切欠７２
に対応して、ＧａＡｓ基板４２の表面上に配線抵抗とし
て設けられている。抵抗体膜７６は下部電極４８とは切
欠７２のところでは接触しないように離隔されている。
そして抵抗体膜７６の一端はＶ／Ｈ４４のＡｕ膜４４ｂ
と接続され、他の一端は配線層５４と接続されている。
この実施の形態では配線抵抗としたが、このほかにエピ
タキシャル抵抗や注入抵抗で形成してもよい。

【００３９】絶縁体膜５０は下部電極４８の切欠７２に
おいても、特に切欠かれていないので、抵抗体膜７６を
覆うとともに下部電極４８と抵抗体膜７６との間に介在
し、これらを電気的に絶縁している。

【００４０】絶縁体膜７６上に形成される上部電極５２
は、製造工程上必ずしも下部電極４８の切欠７２に対応
して、切欠７４を設ける必要はないが、切欠７４を設け
なかった場合に、抵抗体膜７６を形成すると、抵抗体膜
７６と上部電極５２との間で不要な容量を持つようにな
り、インピーダンスを増加させることとなるので、上部
電極５２にも、外周からＶ／Ｈ４４のＡｕ膜４４ｂに達
し、下部電極４８の切欠７２よりも幅の広い切欠７４を
設けている。

【００４１】この上部電極５２は実施の形態１と同様に
Ｖ／Ｈ４４を介して接地される。したがって上部電極５
２と絶縁体膜５０と下部電極４８とで構成されるＭＩＭ
キャパシタと抵抗体膜７６とが並列接続され、一端がＶ
／Ｈ４４を介して接地された構成となっている。この構
成は実施の形態１の図１のＢ部に相当するものである。
このように構成することによりキャパシタとこれと並列
接続された抵抗とを接地する回路構成を、コンパクトに
配置することができる。

【００４２】実施の形態５．この実施の形態は、ＧａＡ
ｓ基板の表面にｎ⁺型半導体層を設けこれをキャパシタ
の下部電極とし、この上に絶縁体膜および上部電極を設
けキャパシタを構成するとともに、Ｖ／Ｈをこの下部電
極直下に形成したものである。図１１はこの実施の形態
に係るキャパシタの平面図、図１２は図１１のＸＩＩ−
ＸＩＩ断面の断面図である。図１１および図１２におい
て、８０はこの実施の形態に係るキャパシタ、８２は下
部電極としてのｎ⁺型半導体層である。

【００４３】この実施の形態５が実施の形態３と相異す
る点は、実施の形態３が上部電極５２にＶ／Ｈ４４を接
続するのに対して、この実施の形態５では下部電極とし
てのｎ⁺型半導体層８２にＶ／Ｈ４４を接続する点であ
る。ｎ⁺型半導体層８２はエピタキシャル形成したＳｉ
ドープしたＡｌＧａＡｓ層を用いる。このＡｌＧａＡｓ
層の上にさらにｎ⁺ＧａＡｓ層をエピタキシャル形成す
ることにより、エピ抵抗を更に下げることができる。Ｖ
／Ｈ４４はｎ⁺型半導体層８２の直下に配設されて、Ｖ
／Ｈ４４のＡｕ膜４４ｂはｎ⁺型半導体層８２と接続さ
れる。

【００４４】Ｖ／Ｈ４４はＧａＡｓ基板４２の裏面側か
らエッチングにより形成し、ｎ⁺型半導体層８２がＡｌ
ＧａＡｓ層で形成されているので、ｎ⁺型半導体層８２
はエッチング停止層として働く。ｎ⁺型半導体層８２の
表面上に絶縁体膜５０が形成され、この絶縁体膜５０の
表面上に上部電極５２が形成され、キャパシタ８０が構
成される。このキャパシタ８０においては、下層電極と
してエピタキシャル形成されたｎ⁺型半導体層８２を用
いているので、金属蒸着膜に比べて表面粗さや表面平坦
度がより優れているため、キャパシタのバラツキが少な
くまた信頼性が向上する。

【００４５】またＭＭＩＣの場合、チップ内に作り込む
ＦＥＴ能動素子とエピタキシャル層をキャパシタと共用
することが必要となる。例えばＨＥＭＴ構造のエピタキ
シャル層を用いた場合、下層からＡｌＧａＡｓ／ＩｎＧ
ａＡｓ／ＡｌＧａＡｓ／ｎ⁺ＧａＡｓ構造となっている
ので、ＡｌＧａＡｓでエッチング停止層を兼ねることが
できる。このキャパシタを用いたＭＭＩＣの信頼性を向
上させることができる。

【００４６】

【発明の効果】この発明に係るキャパシタ及び半導体装
置は以上に説明したような構成を備えているので、以下
のような効果を有する。この発明に係るキャパシタにお
いては、第１、第２の主面を貫通する貫通孔を有する半
絶縁性の半導体基板と、この半導体基板の貫通孔の周囲
の第１の主面に配設され、貫通孔から離隔した内周を有
する第１のキャパシタ電極と、この第１のキャパシタ電
極の表面上の、貫通孔の周囲に配設された誘電体膜と、
この誘電体膜を介して第１のキャパシタ電極と対向して
配設された第２のキャパシタ電極と、この第２のキャパ
シタ電極と接続され、貫通孔を介して第２のキャパシタ
電極を第２の主面側に接続する接続導体と、を備えたも
ので、Ｖ／Ｈの形成による機械的ストレスを第２のキャ
パシタ電極で受けて、誘電体膜の変形を少なくすること
ができる。延いては信頼性の高いキャパシタを構成でき
る。

【００４７】さらに、第１のキャパシタ電極を第１の主
面上に配設された金属膜としたもので、キャパシタを簡
単な構成とすることができる。延いては安価なキャパシ
タを構成できる。

【００４８】さらに、半導体基板と第１のキャパシタ電
極との間にエピタキシャル層をさらに備えたもので、エ
ピタキシャル層の表面の平坦度が高く、第１のキャパシ
タ電極を薄く形成でき、第１のキャパシタ電極の平坦度
も高く構成でき、誘電体膜も薄くすることができる。延
いては小型で回路設計の自由度の高いキャパシタを構成
することができる。

【００４９】さらに、第１のキャパシタ電極にその外周
から貫通孔に達する切欠をもうけたもので、第１のキャ
パシタ電極を形成する際のパターンのリフトオフの容易
な構成とすることができる。延いては歩留まりの高いキ
ャパシタを構成することができる。

【００５０】さらに、第１のキャパシタ電極の切欠に対
応する切欠を第２のキャパシタ電極に配設するととも
に、これらの切欠に対応する第１の主面上に一端が第１
のキャパシタ電極と接続され他端が接続導体と接続され
た抵抗体をさらに配設したもので、所望のインピーダン
スを有するキャパシタとこのキャパシタに並列接続され
た抵抗とをコンパクトに配置することができる。延いて
は高周波回路装置の小型化を図ることができる。

【００５１】また、さらに、第１のキャパシタ電極を第
１の主面に配設された導電性を有する半導体層としたも
ので、キャパシタの高さを低くできるとともに、第１の
キャパシタ電極の表面の平坦度がよくなり、誘電体膜の
厚みを薄くすることができる。延いては小型のキャパシ
タを構成できる。

【００５２】また、第１、第２の主面を有する半絶縁性
の半導体基板と、この半導体基板の第１の主面に配設さ
れた導電性エピタキシャル成長層の第１のキャパシタ電
極と、この第１のキャパシタ電極の表面上に配設された
誘電体層と、この誘電体層を介して第１のキャパシタ電
極と対向して配設された第２のキャパシタ電極と、半導
体基板の第２の主面から第１のキャパシタ電極に達する
孔部と、第２のキャパシタ電極と接続され、孔部を介し
て第２のキャパシタ電極を第２の主面側に接続する接続
導体と、を備えたもので、第１のキャパシタ電極の表面
の平坦度がよくなり、誘電体膜の厚みを薄くすることが
できる。延いては信頼性が高く小型のキャパシタを構成
できる。

【００５３】またこの発明に係る半導体装置は、請求項
１ないし７のいずれか１項に記載のキャパシタと、この
キャパシタと電気的に接続された半導体素子と、を備え
たもので、小型で信頼性の高い半導体装置を構成するこ
とができる。

【図面の簡単な説明】

【図１】 この発明に係るキャパシタを使用したＭＭＩ
Ｃの回路図である。

【図２】 この発明に係る半導体装置の断面図である。

【図３】 この発明に係るキャパシタの平面図である。

【図４】 図３のＩＶ−ＩＶ断面の断面図である。

【図５】 この発明に係るキャパシタの平面図である。

【図６】 図５のＶＩ−ＶＩ断面の断面図である。

【図７】 この発明に係るキャパシタの平面図である。

【図８】 図７のＶＩＩＩ−ＶＩＩＩ断面の断面図であ
る。

【図９】 この発明に係るキャパシタの平面図である。

【図１０】 図９のＸ−Ｘ断面の断面図である。

【図１１】 この発明に係るキャパシタの平面図であ
る。

【図１２】 図１１のＸＩＩ−ＸＩＩ断面の断面図であ
る。

【図１３】 従来のＭＩＭキャパシタの平面図である。

【図１４】 図１３のＸＩＶ−ＸＩＶ断面の断面図であ
る。

【図１５】 従来のＭＩＭキャパシタの平面図である。

【図１６】 図１５のＸＶＩ−ＸＶＩ断面の断面図であ
る。

【符号の説明】

１２ 半導体素子、４２ 半導体基板、４４ａ 貫通
孔、４４ｂ Ａｕ膜、４８，６８，８２ 下部電極、５
０ 絶縁体膜、５２ 上部電極、６２ エピタキシャル
層、７２，７４ 切欠、７６ 抵抗体膜。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E082 AA01 AB03 BB05 BC38 BC39 BC40 DD02 DD11 EE05 EE18 EE23 EE37 FG03 FG22 FG26 HH03 HH06 HH07 JJ12 JJ15 JJ21 KK01 LL02

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１、第２の主面を貫通する貫通孔を有
   する半絶縁性の半導体基板と、 この半導体基板の貫通孔の周囲の上記第１の主面に配設
   され、貫通孔から離隔した内周を有する第１のキャパシ
   タ電極と、 この第１のキャパシタ電極の表面上の、上記貫通孔の周
   囲に配設された誘電体膜と、 この誘電体膜を介して上記第１のキャパシタ電極と対向
   して配設された第２のキャパシタ電極と、 この第２のキャパシタ電極と接続され、上記貫通孔を介
   して上記第２のキャパシタ電極を第２の主面側に接続す
   る接続導体と、を備えたキャパシタ。
2. 【請求項２】 第１のキャパシタ電極が第１の主面上に
   配設された金属膜であることを特徴とする請求項１記載
   のキャパシタ。
3. 【請求項３】 半導体基板と第１のキャパシタ電極との
   間にエピタキシャル層をさらに備えたことを特徴とする
   請求項２記載のキャパシタ。
4. 【請求項４】 第１のキャパシタ電極がその外周から貫
   通孔に達する切欠を有することを特徴とする請求項２ま
   たは３に記載のキャパシタ。
5. 【請求項５】 第１のキャパシタ電極の切欠に対応する
   切欠が第２のキャパシタ電極に配設されるとともに、こ
   れらの切欠に対応する第１の主面上に一端が第１のキャ
   パシタ電極と接続され他端が接続導体と接続された抵抗
   体がさらに配設されたことを特徴とする請求項４記載の
   キャパシタ。
6. 【請求項６】 第１のキャパシタ電極が第１の主面に配
   設された導電性を有する半導体層であることを特徴とす
   る請求項１記載のキャパシタ。
7. 【請求項７】 第１、第２の主面を有する半絶縁性の半
   導体基板と、 この半導体基板の第１の主面に配設された導電性エピタ
   キシャル成長層の第１のキャパシタ電極と、 この第１のキャパシタ電極の表面上に配設された誘電体
   層と、 この誘電体層を介して上記第１のキャパシタ電極と対向
   して配設された第２のキャパシタ電極と、 半導体基板の上記第２の主面から上記第１のキャパシタ
   電極に達する孔部と、 上記第２のキャパシタ電極と接続され、上記孔部を介し
   て第２のキャパシタ電極を上記第２の主面側に接続する
   接続導体と、を備えたキャパシタ。
8. 【請求項８】 請求項１ないし７のいずれか１項に記載
   のキャパシタと、 このキャパシタと電気的に接続された半導体素子と、を
   備えた半導体装置。